KR100849178B1 - 이종금속전극 커패시터를 갖는 반도체소자 및 그 제조방법 - Google Patents

이종금속전극 커패시터를 갖는 반도체소자 및 그 제조방법 Download PDF

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Abstract

이종금속전극(binary metal electrode) 커패시터를 갖는 반도체소자를 제공한다. 이 소자는 제 1 전극 및 상기 제 1 전극과 중첩되는 제 2 전극을 구비한다. 상기 제 1 전극은 실린더 형 도전성 패턴 및 상기 도전성 패턴의 내벽을 덮는 항산화 패턴을 갖는다. 상기 항산화 패턴은 티타늄 알루미늄 질화막(TiAlN)과 같이 알루미늄을 함유하는 이종금속 전극일 수 있다. 상기 제 1 전극 및 상기 제 2 전극 사이에 커패시터 유전막이 개재된다. 상기 커패시터 유전막은 전면 유전막 및 부분 유전막을 갖는다. 상기 부분 유전막은 상기 전면 유전막 및 상기 항산화 패턴 사이에 배치된 알루미늄 산화막(AlO)일 수 있다. 상기 제 1 전극은 트랜지스터의 소스/드레인 영역에 전기적으로 접속될 수 있다.

Description

이종금속전극 커패시터를 갖는 반도체소자 및 그 제조방법{Semiconductor device having binary metal electrode capacitor and method of fabricating the same}
도 1은 본 발명의 실시 예에 따른 이종금속전극(binary metal electrode) 커패시터를 갖는 반도체소자를 설명하기 위한 단면도이다.
도 2 내지 도 7은 본 발명의 실시 예에 따른 이종금속전극 커패시터를 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
**도면의 주요부분에 대한 부호의 설명**
51 : 기판
52 : 활성영역
53 : 소자분리막
55 : 게이트전극
57 : 소스/드레인 영역
63 : 층간절연막
64 : 비트 플러그
65 : 비트라인
67 : 매립 콘택 플러그(buried contact plug)
68 : 식각저지막
69 : 몰딩막
70 : 스토리지 노드 홀
71 : 오믹 콘택(ohmic contact)층
73 : 도전막 73' : 도전성 패턴
74 : 항산화막 74' : 항산화 패턴
75 : 희생막
77 : 제 1 전극
79 : 부분 유전막
80 : 전면 유전막
81 : 커패시터 유전막
83 : 제 2 전극
IW : 제 1 전극의 내벽 OW : 제 1 전극의 외벽
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 이종금속전극을 사용하는 커패시터, 상기 커패시터를 구비하는 반도체소자 및 그 제조방법에 관한 것이다.
디램(DRAM;Dynamic Random Access Memory)과 같은 반도체소자들은 커패시터 및 트랜지스터와 같은 개별소자들(discrete devices)을 구비한다. 상기 반도체소자들의 고집적화를 위하여 상기 개별소자들을 기하학적으로 배치하는 기술이 연구되고 있다. 또한, 상기 커패시터의 고집적화에는 상대적으로 높은 정전용량 및 낮은 누설전류 특성이 요구된다.
상기 커패시터는 서로 중첩되는 하부전극 및 상부전극, 그리고 상기 상/하부 전극들 사이에 개재된 커패시터 유전막으로 구성된다. 상기 커패시터의 정전용량은 상기 상/하부 전극들 사이의 중첩된 면적에 비례하고, 상기 상/하부 전극들의 전기저항에 반비례하며, 상기 커패시터 유전막의 등가 산화막 두께(Equivalent Oxide Thickness)에 반비례한다. 이에 따라, 실린더(cylinder)형 MIM(metal-insulator-metal) 커패시터가 제안된 바 있다.
상기 실린더 형 MIM커패시터는 상기 상/하부 전극들 사이의 중첩된 면적을 상대적으로 증가시키기 위하여 실린더(cylinder) 구조의 하부전극을 사용하고, 상기 상/하부 전극들의 전기저항을 감소시키기 위하여 상기 상/하부 전극들을 금속막으로 형성한다. 특히, 상기 하부 전극을 티타늄 질화막(TiN)으로 형성하는 기술이 상기 MIM 캐패시터에 적용되고 있다. 상기 티타늄 질화막으로 형성된 하부 전극은 비저항이 작고 공핍층에 의한 기생 커패시턴스 발생을 억제하기 때문에 전기적 신뢰성이 우수한 것으로 보고된바 있다.
종래의 상기 티타늄 질화막을 사용하여 상기 실린더 형 MIM커패시터를 제조하는 방법은, 티타늄 질화막으로 실린더 형 하부전극을 형성하고, 상기 실린더 형 하부전극 상에 커패시터 유전막을 형성하고, 상기 커패시터 유전막 상에 상부전극을 형성하는 것을 포함한다.
그런데 상기 커패시터 유전막을 형성하는 공정은 산소(O2) 또는 오존(O3)과 같은 산화제(oxidant)를 사용한다. 상기 산화제(oxidant)는 상기 티타늄 질화막과 반응하여 상기 하부전극 및 상기 커패시터 유전막 사이의 계면에 티타늄 산질화막(TiON)과 같은 기생산화막을 형성한다. 상기 티타늄 산질화막(TiON)과 같은 상기 기생산화막은 도전성을 갖는다.
이에 더하여, 상기 실린더 형 하부전극의 내부에는 상기 산화제(oxidant)의 공급이 상대적으로 원활하지 못하다. 이에 따라, 상기 실린더 형 하부전극의 내부에는 상대적으로 얇고 불균일한 커패시터 유전막이 형성된다. 결과적으로, 상기 도전성 기생산화막 및 상기 얇고 불균일한 커패시터 유전막은 상기 실린더 형 MIM커패시터의 누설전류 증가 및 신뢰성 저하를 유발한다.
MIM 커패시터를 제조하는 다른 방법이 미국특허 제6,881,642B2호에 "금속질화물 전극을 갖는 MIM 커패시터의 형성방법(Method of forming a MIM capacitor with metal nitride electrode)"이라는 제목으로 바세리 등(Basceri et al.)에 의해 개시된 바 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 높은 정전용량 및 낮은 누설전류 특성을 얻을 수 있는 커패시터를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 높은 정전용량 및 낮은 누설전류 특성을 얻을 수 있는 커패시터를 구비하는 반도체소자를 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 높은 정전용량 및 낮은 누설전류 특성을 얻을 수 있는 커패시터를 구비하는 반도체소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 이종금속 전극(binary metal electrode)을 사용하는 커패시터를 제공한다. 상기 커패시터는 제 1 전극 및 상기 제 1 전극과 중첩되는 제 2 전극을 구비한다. 상기 제 1 전극은 도전성 패턴 및 상기 도전성 패턴과 접촉된 항산화 패턴을 갖는다. 상기 제 1 전극 및 상기 제 2 전극 사이에 커패시터 유전막이 개재된다. 상기 커패시터 유전막은 전면 유전막 및 부분 유전막을 갖는다. 상기 전면 유전막은 상기 제 1 전극 및 상기 제 2 전극 사이에 배치된다. 상기 부분 유전막은 상기 전면 유전막 및 상기 항산화 패턴 사이에 배치된다.
본 발명의 몇몇 실시 예에 있어서, 상기 도전성 패턴은 티타늄 질화막(TiN) 일 수 있다. 또한, 상기 도전성 패턴은 실린더 구조, 또는 오목한 구조를 구비할 수 있다. 이 경우에, 상기 항산화 패턴은 상기 도전성 패턴의 내벽을 덮을 수 있다. 이에 더하여, 상기 전면 유전막은 상기 제 1 전극의 내벽 및 외벽을 덮을 수 있다.
다른 실시 예에 있어서, 상기 항산화 패턴은 알루미늄을 함유하는 이종금속 전극(binary metal electrode)일 수 있다. 이 경우에, 상기 항산화 패턴은 티타늄 알루미늄 질화막(TiAlN)일 수 있다. 상기 부분 유전막은 알루미늄 산화막(AlO)일 수 있다.
또 다른 실시 예에 있어서, 상기 전면 유전막은 알루미늄 산화막(AlO)보다 크거나 같은 유전율을 갖는 물질막을 구비할 수 있다. 상기 전면 유전막은 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 알루미늄 산화막(AlO), 티타늄 산화막(TiO), 및 이들의 조합막으로 이루어진 고유전막(high-k dielectric) 그룹에서 선택된 하나를 구비할 수 있다.
또 다른 실시 예에 있어서, 상기 제 2 전극은 티타늄 질화막(TiN) 또는 티타늄 알루미늄 질화막(TiAlN)을 구비할 수 있다.
또한, 본 발명은, 이종금속전극 커패시터를 갖는 반도체소자를 제공한다. 이 소자는 제 1 전극 및 상기 제 1 전극과 중첩되는 제 2 전극을 구비한다. 상기 제 1 전극은 도전성 패턴 및 상기 도전성 패턴과 접촉된 항산화 패턴을 갖는다. 상기 제 1 전극 및 상기 제 2 전극 사이에 커패시터 유전막이 개재된다. 상기 커패시터 유전막은 전면 유전막 및 부분 유전막을 갖는다. 상기 전면 유전막은 상기 제 1 전극 및 상기 제 2 전극 사이에 배치된다. 상기 부분 유전막은 상기 전면 유전막 및 상기 항산화 패턴 사이에 배치된다. 상기 제 1 전극과 전기적으로 접속된 트랜지스터의 소스/드레인 영역이 제공된다.
몇몇 실시 예에 있어서, 상기 항산화 패턴은 알루미늄을 함유하는 이종금속 전극(binary metal electrode)일 수 있다. 이 경우에, 상기 항산화 패턴은 티타늄 알루미늄 질화막(TiAlN)일 수 있다. 상기 부분 유전막은 알루미늄 산화막(AlO)일 수 있다.
다른 실시 예에 있어서, 상기 제 1 전극 및 상기 소스/드레인 영역 사이에 층간절연막이 배치될 수 있다. 상기 제 1 전극 및 상기 소스/드레인 영역 사이에 상기 층간절연막을 관통하는 콘택 플러그가 배치될 수 있다. 상기 도전성 패턴 및 상기 콘택 플러그 사이에 오믹 콘택(ohmic contact)층이 제공될 수 있다. 상기 오믹 콘택(ohmic contact)층은 티타늄 실리사이드막(TiSi)일 수 있다.
이에 더하여, 본 발명은, 이종금속전극 커패시터를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 기판 상에 제 1 전극을 형성하는 것을 포함한다. 상기 제 1 전극은 도전성 패턴 및 상기 도전성 패턴과 접촉된 항산화 패턴을 갖는다. 상기 제 1 전극을 덮는 커패시터 유전막을 형성한다. 상기 커패시터 유전막은 상기 제 1 전극을 덮는 전면 유전막 및 상기 전면 유전막과 상기 항산화 패턴 사이의 부분 유전막을 갖는다. 상기 제 1 전극과 중첩되는 제 2 전극을 형성한다.
몇몇 실시 예에 있어서, 상기 도전성 패턴은 실린더 구조, 또는 오목한 구조로 형성할 수 있다. 상기 항산화 패턴은 상기 도전성 패턴의 내벽을 덮도록 형성할 수 있다.
다른 실시 예에 있어서, 상기 항산화 패턴은 알루미늄을 함유하는 이종금속 전극(binary metal electrode)으로 형성할 수 있다. 상기 항산화 패턴은 티타늄 알루미늄 질화막(TiAlN)으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 항산화 패턴의 표면을 산화시키어 알루미늄 산화막(AlO)으로 이루어진 상기 부분 유전막을 형성할 수 있다. 상기 부분 유전막은 상기 항산화 패턴의 표면에 산소(O2)를 플로우(flow)시키는 방법, 오존(O3)을 플로우(flow)시키는 방법, 또는 급속 열 산화(rapid thermal oxidation)법을 사용하여 형성할 수 있다. 상기 부분 유전막 및 상기 도전성 패턴 상에 상기 전면 유전막을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 항산화 패턴 및 상기 도전성 패턴 상에 상기 전면 유전막을 형성한 후에, 상기 항산화 패턴의 표면을 산화시키어 알루미늄 산화막(AlO)으로 이루어진 상기 부분 유전막을 형성할 수도 있다.
또 다른 실시 예에 있어서, 상기 기판 상에 상기 제 1 전극과 전기적으로 접속된 트랜지스터의 소스/드레인 영역을 형성할 수 있다. 상기 소스/드레인 영역 및 상기 제 1 전극 사이에 층간절연막을 형성할 수 있다. 상기 층간절연막을 관통하고 상기 소스/드레인 영역 및 상기 제 1 전극에 접촉되는 콘택 플러그를 형성할 수 있다. 상기 도전성 패턴 및 상기 콘택 플러그 사이에 오믹 콘택(ohmic contact)층을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
먼저, 도 1을 참조하여 본 발명의 실시 예에 따른 이종금속전극(binary metal electrode) 커패시터를 갖는 반도체소자를 설명하기로 한다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체소자는 층간절연막(63) 상에 배치된 제 1 전극(77) 및 상기 제 1 전극(77)과 중첩되는 제 2 전극(83)을 구비할 수 있다.
상기 층간절연막(63)은 실리콘산화막일 수 있다. 상기 층간절연막(63)은 식각 저지막(68)으로 덮일 수 있다. 상기 식각 저지막(68)은 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)일 수 있다. 상기 층간절연막(63) 내에 상기 층간절연막(63)을 관통하는 매립 콘택 플러그(buried contact plug; 67)가 배치될 수 있다. 상기 제 1 전극(77)은 상기 매립 콘택 플러그(67)에 접촉될 수 있다. 상기 매립 콘택 플러그(67)는 폴리실리콘막일 수 있다.
상기 매립 콘택 플러그(67) 및 상기 제 1 전극(77) 사이에 티타늄 실리사이드막(71)이 제공될 수 있다. 상기 티타늄 실리사이드막(71)은 상기 매립 콘택 플러그(67)의 상부표면을 덮을 수 있다. 상기 티타늄 실리사이드막(71)은 상기 매립 콘택 플러그(67) 및 상기 제 1 전극(77) 사이의 콘택 저항을 개선시키는 오믹 콘택(ohmic contact) 층의 역할을 할 수 있다. 본 발명의 다른 실시 예에서, 상기 티타늄 실리사이드막(71)은 다른 금속 실리사이드막일 수도 있다.
상기 제 1 전극(77)은 도전성 패턴(73') 및 상기 도전성 패턴(73')과 접촉된 항산화 패턴(74')을 구비할 수 있다. 상기 제 1 전극(77)은 디램(DRAM)의 스토리지 노드(storage node) 역할을 할 수 있다.
상기 도전성 패턴(73')은 실린더(cylinder) 구조, 또는 오목한 구조일 수 있다. 상기 도전성 패턴(73')은 티타늄 질화막(TiN)과 같은 금속 질화막일 수 있다. 상기 티타늄 질화막(TiN)은 높은 기계적 강도 및 우수한 전기 전도성을 갖는다. 즉, 상기 도전성 패턴(73')이 큰 종횡비(high aspect ratio)를 갖는 실린더(cylinder) 구조로 제작될지라도 물리적인 파손 또는 변형에 견딜 수 있다. 상기 도전성 패턴(73')은 상기 티타늄 실리사이드막(71)과 접촉될 수 있다. 이에 따라, 상기 도전성 패턴(73')은 상기 매립 콘택 플러그(67)에 전기적으로 접속될 수 있다.
상기 항산화 패턴(74')은 상기 도전성 패턴(73')의 내벽을 덮을 수 있다. 상기 항산화 패턴(74')은 알루미늄을 함유하는 이종금속 전극(binary metal electrode)일 수 있다. 이 경우에, 상기 항산화 패턴(74')은 티타늄 알루미늄 질화 막(TiAlN)일 수 있다. 상기 티타늄 알루미늄 질화막(TiAlN)은 상기 티타늄 질화막(TiN)에 비하여 열적 안정성(thermal stability)이 높으며 산화 저항성(oxidation resistance)이 크다. 즉, 상기 티타늄 알루미늄 질화막(TiAlN)은 상기 제 1 전극(77)의 내부에 티타늄 산질화막(TiON)과 같은 도전성 기생산화막이 형성되는 것을 방지해주는 역할을 할 수 있다.
상술한 바와 같이, 상기 제 1 전극(77)은 실린더(cylinder) 구조 또는 오목한 구조를 갖도록 배치될 수 있다. 상기 제 1 전극(77)의 내벽(IW)은 상기 항산화 패턴(74')의 표면일 수 있으며, 상기 제 1 전극(77)의 외벽(OW)은 상기 도전성 패턴(73')의 표면일 수 있다.
상기 제 2 전극(83)은 티타늄 질화막(TiN) 또는 티타늄 알루미늄 질화막(TiAlN)과 같은 도전막일 수 있다. 상기 제 2 전극(83)은 상기 제 1 전극(77)의 상기 내벽(IW) 및 상기 외벽(OW)을 덮을 수 있다.
상기 제 1 전극(77) 및 상기 제 2 전극(83) 사이에 커패시터 유전막(81)이 개재될 수 있다. 상기 커패시터 유전막(81)은 전면 유전막(80) 및 부분 유전막(79)을 구비할 수 있다.
상기 전면 유전막(80)은 상기 제 1 전극(77) 및 상기 제 2 전극(83) 사이에 배치될 수 있다. 상기 전면 유전막(80)은 상기 제 1 전극(77)의 상기 내벽(IW) 및 상기 외벽(OW)을 덮을 수 있다. 또한, 상기 전면 유전막(80)은 상기 식각 저지막(68)을 덮을 수 있다. 상기 전면 유전막(80)은 알루미늄 산화막(AlO)보다 크거나 같은 유전율을 갖는 물질막일 수 있다. 상기 전면 유전막은 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 알루미늄 산화막(AlO), 티타늄 산화막(TiO), 및 이들의 조합막으로 이루어진 고유전막(high-k dielectric) 그룹에서 선택된 하나일 수 있다.
상기 부분 유전막(79)은 상기 전면 유전막(80) 및 상기 항산화 패턴(74') 사이에 배치될 수 있다. 즉, 상기 부분 유전막(79)은 상기 항산화 패턴(74')의 표면을 덮을 수 있다. 상기 부분 유전막(79)은 상기 항산화 패턴(74')에 함유된 알루미늄이 산화되어 이루어진 절연막일 수 있다. 상기 부분 유전막(79)은 0.1 nm 내지 1 nm 의 두께를 갖는 매우 얇은 박막일 수 있다. 그러나 상기 부분 유전막(79)은 상기 제 1 전극(77) 내부의 하부 코너영역(C)을 치밀하게 덮을 수 있다. 상기 부분 유전막(79)은 알루미늄 산화막(AlO)일 수 있다. 상기 알루미늄 산화막(AlO)은 실리콘산화막보다 높은 유전율을 갖는다.
상기 제 1 전극(77), 상기 커패시터 유전막(81) 및 상기 제 2 전극(83)은 커패시터를 구성할 수 있다. 상기 제 1 전극(77)은 상기 커패시터의 하부전극 역할을 할 수 있으며, 상기 제 2 전극(83)은 상기 커패시터의 상부전극 역할을 할 수 있다.
상기 매립 콘택 플러그(67)의 일단은 트랜지스터의 소스/드레인 영역에 접촉될 수 있다. 즉, 상기 제 1 전극(77)은 상기 티타늄 실리사이드막(71) 및 상기 매립 콘택 플러그(67)를 통하여 상기 트랜지스터의 상기 소스/드레인 영역에 전기적으로 접속될 수 있다.
상술한 바와 같이, 상기 제 1 전극(77)은 상기 실린더(cylinder) 형 도전성 패턴(73') 및 상기 실린더 형 도전성 패턴(73')의 내부를 덮는 상기 항산화 패 턴(74')을 구비할 수 있다. 상기 항산화 패턴(74')의 표면은 상기 부분 유전막(79)으로 덮일 수 있다. 상기 부분 유전막(79)은 상기 항산화 패턴(74')에 함유된 알루미늄이 산화되어 이루어진 알루미늄 산화막(AlO)일 수 있다. 이에 따라, 상기 부분 유전막(79)은 상기 제 1 전극(77) 내부의 하부 코너영역(C)을 치밀하게 덮을 수 있다. 즉, 상기 제 1 전극(77)이 높은 종횡비(high aspect ratio)를 갖는 실린더(cylinder) 구조일지라도 상기 부분 유전막(79)은 상기 제 1 전극(77) 내부의 하부 코너영역(C)을 치밀하게 덮을 수 있다. 상기 부분 유전막(79) 및 상기 전면 유전막(80)은 상기 커패시터 유전막(81)을 구성할 수 있다.
그러므로 본 발명의 실시 예에 따르면, 높은 정전용량 및 종래에 비하여 현저히 낮은 누설전류 특성을 보이는 커패시터를 구비하는 반도체소자를 구현할 수 있다.
이제 도 2 내지 도 7을 참조하여 본 발명의 실시 예에 따른 이종금속전극 커패시터를 갖는 반도체소자의 제조방법을 설명하기로 한다.
도 2를 참조하면, 기판(51)에 소자 분리막(53)을 형성할 수 있다. 상기 기판(51)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체기판일 수 있다. 상기 소자 분리막(53)은 통상의 STI(Shallow trench isolation) 공정으로 진행할 수 있다. 상기 소자 분리막(53)은 고밀도 플라스마 산화막(HDP oxide)과 같은 절연막으로 형성할 수 있다. 상기 소자 분리막(53)에 의해 활성 영역(52)이 한정될 수 있다.
상기 소자 분리막(53)이 형성된 기판(51) 상에 절연된 게이트전극(55)을 형 성할 수 있다. 상기 게이트전극(55)은 폴리실리콘막, 금속 실리사이드막, 또는 이들의 적층막으로 형성할 수 있다.
상기 게이트 전극(55)을 이온 주입 마스크로 사용하여 상기 활성영역(52) 내로 불순물 이온들을 주입하여 소스/드레인 영역들(57)을 형성할 수 있다. 상기 소스/드레인 영역들(57)은 상기 활성영역(52)과 다른 도전형의 불순물이온들을 주입하는 것이 바람직하다. 예를 들면, 상기 활성영역(52)에는 p형 불순물이온들이 주입되어 있을 수 있다. 이 경우에, 상기 소스/드레인 영역들(57)에는 고농도의 n형 불순물이온들을 주입할 수 있다. 상기 소스/드레인 영역들(57), 상기 활성영역(52) 및 상기 게이트 전극(55)은 모스 트랜지스터를 구성할 수 있다.
상기 소스/드레인 영역들(57)을 갖는 기판(51) 상에 층간 절연막(63)을 형성할 수 있다. 상기 층간 절연막(63)은 실리콘산화막으로 형성할 수 있다. 상기 층간 절연막(63) 내에 비트 플러그(64) 및 비트라인(65)을 형성할 수 있다. 상기 비트라인(65) 및 상기 비트 플러그(64)는 폴리실리콘막 또는 텅스텐막과 같은 도전성 물질막으로 형성할 수 있다. 상기 비트라인(65)은 상기 비트 플러그(64)를 통하여 상기 소스/드레인 영역들(57) 중 하나에 전기적으로 접속될 수 있다.
상기 층간 절연막(63)을 패터닝하여 상기 소스/드레인 영역들(57) 중 다른 하나를 노출시키는 콘택홀을 형성할 수 있다. 상기 층간 절연막(63) 상에 상기 콘택홀을 채우는 도전막을 형성할 수 있다. 상기 도전막을 화학 기계적 연마 공정 등을 사용하여 평탄화시키어 상기 층간 절연막(63) 상부표면을 노출시킨다. 이에 따라, 상기 콘택홀 내에 매립 콘택 플러그(buried contact plug; 67)가 형성될 수 있 다. 상기 매립 콘택 플러그(67)는 폴리실리콘막으로 형성할 수 있다.
도 3을 참조하면, 상기 매립 콘택 플러그(67) 및 상기 층간 절연막(63) 상에 식각 저지막(68)을 형성할 수 있다. 상기 식각 저지막(68)은 실리콘산질화막(SiON) 또는 실리콘질화막(SiN)으로 형성할 수 있다.
상기 식각 저지막(68) 상에 몰딩막(69)을 형성할 수 있다. 상기 몰딩막(69)은 상기 식각 저지막(68)에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 몰딩막(69)은 PE-TEOS(plasma enhanced tetraethylorthosilicate) 산화막, BPSG막, 또는 PSG막과 같은 실리콘 산화막으로 형성할 수 있다.
상기 몰딩막(69) 및 상기 식각 저지막(68)을 패터닝하여 상기 매립 콘택 플러그(67)를 노출시키는 스토리지 노드 홀(70)을 형성할 수 있다.
상기 스토리지 노드 홀(70)을 갖는 기판(51) 상에 티타늄막을 형성할 수 있다. 상기 티타늄막은 화학 기상 증착(CVD) 기술을 사용하여 증착할 수 있다. 상기 티타늄막을 증착하는 동안 상기 매립 콘택 플러그(67)의 표면에 티타늄 실리사이드막(71)이 형성될 수 있다. 상기 티타늄 실리사이드막(71)은 상기 티타늄막 및 상기 매립 콘택 플러그(67)의 상호반응에 의해 형성될 수 있다.
상기 티타늄 실리사이드막(71)은 상기 매립 콘택 플러그(67) 및 후속 공정에서 형성되는 제 1 전극 사이의 콘택 저항을 개선시키는 오믹 콘택(ohmic contact) 층의 역할을 할 수 있다. 상기 티타늄 실리사이드막(71)은 상기 티타늄막을 형성한 후에 암모니아 플라즈마(NH3 Plasma) 분위기 하에서 실시되는 열처리 공정에 의해 형성될 수도 있다. 이어서, 반응하지 않은 티타늄막을 제거하여 상기 티타늄 실리사이드막(71)을 노출시킬 수 있다. 그러나 상기 티타늄 실리사이드막(71)을 노출시키는 공정은 생략될 수 있다.
또한, 상기 티타늄 실리사이드막(71)은 다른 금속 실리사이드막으로 형성할 수도 있다.
도 4를 참조하면, 상기 티타늄 실리사이드막(71)을 갖는 기판(51) 상에 도전막(73)을 형성할 수 있다. 상기 도전막(73)은 티타늄 질화막(TiN)과 같은 금속 질화막으로 형성할 수 있다. 상기 티타늄 질화막(TiN)은 높은 기계적 강도 및 우수한 전기 전도성을 갖는다. 상기 도전막(73)은 상기 티타늄 실리사이드막(71)과 접촉될 수 있다. 이에 따라, 상기 도전막(73)은 상기 매립 콘택 플러그(67)에 전기적으로 접속될 수 있다.
상기 도전막(73) 상에 항산화막(74)을 형성할 수 있다. 상기 항산화막(74)은 알루미늄을 함유하는 이종금속(binary metal)막으로 형성할 수 있다. 예를 들면, 상기 항산화막(74)은 티타늄 알루미늄 질화막(TiAlN)으로 형성할 수 있다. 상기 티타늄 알루미늄 질화막(TiAlN)은 상기 티타늄 질화막(TiN)에 비하여 열적 안정성(thermal stability)이 높으며 산화 저항성(oxidation resistance)이 크다.
상기 도전막(73) 및 상기 항산화막(74)은 화학기상증착(chemical vapor deposition) 방법, 화학기상증착(chemical vapor deposition) 방법과 질화처리방법 의 조합, 또는 원자층증착(atomic layer deposition) 방법에 의하여 형성할 수 있다.
상기 도전막(73) 및 상기 항산화막(74)은 상기 스토리지 노드 홀(70)의 내부를 균일하게 덮도록 형성할 수 있다. 상기 항산화막(74)을 갖는 기판(51) 상에 상기 스토리지 노드 홀(70)을 채우는 희생막(75)을 형성할 수 있다. 상기 희생막(75)은 상기 몰딩막(69)과 동일한 물질막으로 형성할 수 있다.
도 5를 참조하면, 상기 희생막(75), 상기 항산화막(74) 및 상기 도전막(73)을 평탄화하여 상기 몰딩막(69)을 노출시킬 수 있다. 상기 평탄화에는 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정이 적용될 수 있다. 그 결과, 도전성 패턴(73') 및 항산화 패턴(74')이 형성될 수 있다.
상기 도전성 패턴(73') 및 상기 항산화 패턴(74')은 제 1 전극(77)을 구성할 수 있다. 이 경우에, 상기 도전성 패턴(73')은 실린더(cylinder) 구조를 갖도록 형성될 수 있다. 상기 항산화 패턴(74')은 상기 실린더 형 도전성 패턴(73')의 내부를 덮도록 형성될 수 있다. 상기 제 1 전극(77)은 디램(DRAM)의 스토리지 노드(storage node) 역할을 할 수 있다.
본 발명의 다른 실시 예에 있어서, 상기 도전성 패턴(73')은 오목한 구조를 갖도록 형성할 수 있다. 이 경우에, 상기 항산화 패턴(74')은 상기 도전성 패턴(73')의 오목한 표면을 덮도록 형성될 수 있다.
이어서, 상기 몰딩막(69) 및 상기 희생막(75)을 제거하여 상기 제 1 전 극(77)을 노출시킬 수 있다. 상기 몰딩막(69) 및 상기 희생막(75)의 제거는 습식 세정 공정 또는 건식식각 공정과 같은 등방성식각 공정을 이용하여 수행할 수 있다. 그 결과, 상기 제 1 전극(77)은 실린더(cylinder) 구조 또는 오목한 구조를 갖도록 형성될 수 있다. 상기 제 1 전극(77)의 내벽(IW)에는 상기 항산화 패턴(74')이 노출될 수 있으며, 상기 제 1 전극(77)의 외벽(OW)에는 상기 도전성 패턴(73')이 노출될 수 있다.
상기 제 1 전극(77)의 구조 및 크기는 상기 몰딩막(69)의 두께 및 상기 스토리지 노드 홀(70)의 직경에 의하여 결정될 수 있다. 예를 들어, 상기 몰딩막(69)을 두껍게 형성할 경우, 상기 제 1 전극(77)은 높은 종횡비(high aspect ratio)를 갖도록 형성될 수 있다.
상기 도전성 패턴(73')은 티타늄 질화막(TiN)과 같은 금속 질화막으로 형성될 수 있다. 상기 티타늄 질화막(TiN)은 높은 기계적 강도 및 우수한 전기 전도성을 갖는다. 즉, 상기 도전성 패턴(73')이 높은 종횡비(high aspect ratio)를 갖는 실린더(cylinder) 구조로 제작될지라도 물리적인 파손 또는 변형에 견딜 수 있다.
상기 항산화 패턴(74')은 상기 티타늄 알루미늄 질화막(TiAlN)과 같이 알루미늄을 함유하는 이종금속(binary metal)막으로 형성될 수 있다. 상기 티타늄 알루미늄 질화막(TiAlN)은 상기 티타늄 질화막(TiN)에 비하여 열적 안정성(thermal stability)이 높으며 산화 저항성(oxidation resistance)이 크다. 이에 따라, 상기 제 1 전극(77)의 내벽(IW)에는 티타늄 산질화막(TiON)과 같은 도전성 기생산화막의 형성이 억제될 수 있다.
도 6을 참조하면, 상기 항산화 패턴(74')의 노출된 표면을 산화시키어 부분 유전막(79)을 형성할 수 있다. 상기 부분 유전막(79)은 상기 항산화 패턴(74')의 노출된 표면에 산소(O2)를 플로우(flow)시키는 방법, 오존(O3)을 플로우(flow)시키는 방법, 또는 급속 열 산화(rapid thermal oxidation) 법을 이용하여 형성할 수 있다.
상기 항산화 패턴(74')이 상기 티타늄 알루미늄 질화막(TiAlN)인 경우, 상기 부분 유전막(79)은 알루미늄 산화막(AlO)으로 형성될 수 있다. 이 경우에, 상기 알루미늄 산화막(AlO)은 상기 항산화 패턴(74')에 함유된 상기 알루미늄이 산화되어 형성될 수 있다. 이에 따라, 상기 부분 유전막(79)은 상기 제 1 전극(77) 내부의 하부 코너영역(C)을 치밀하게 덮을 수 있다. 또한, 상기 부분 유전막(79)은 0.1 nm 내지 1 nm 의 두께를 갖는 매우 얇은 박막으로 형성될 수 있다. 상기 알루미늄 산화막(AlO)은 우수한 절연특성을 구비하며 실리콘산화막보다 높은 유전율을 보인다.
그런데 상기 부분 유전막(79)을 형성하는 것은 후속되는 전면 유전막 형성 공정 후에 수행될 수도 있다.
도 7을 참조하면, 상기 제 1 전극(77) 및 상기 식각 저지막(68)을 덮는 전면 유전막(80)을 형성할 수 있다. 상기 전면 유전막(80)은 상기 제 1 전극(77)의 외벽(OW) 및 상기 부분 유전막(79)을 덮을 수 있다. 상기 전면 유전막(80)은 상기 알루미늄 산화막(AlO)보다 크거나 같은 유전율을 갖는 물질막으로 형성할 수 있다. 상기 전면 유전막(80)은 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 알루미늄 산 화막(AlO), 티타늄 산화막(TiO), 및 이들의 조합막으로 이루어진 고유전막(high-k dielectric) 그룹에서 선택된 하나로 형성할 수 있다. 예를 들면, 상기 전면 유전막(80)은 원자층증착(atomic layer deposition) 방법에 의하여 형성할 수 있다.
상기 부분 유전막(79) 및 상기 전면 유전막(80)은 커패시터 유전막(81)을 구성할 수 있다.
상기 커패시터 유전막(81)을 갖는 기판(51) 상에 제 2 전극(83)을 형성할 수 있다. 상기 제 2 전극(83)은 상기 제 1 전극(77)에 중첩될 수 있다. 즉, 상기 제 2 전극(83)은 상기 제 1 전극(77)의 상기 내벽(IW) 및 상기 외벽(OW)을 덮을 수 있다. 상기 제 2 전극(83)은 티타늄 질화막(TiN) 또는 티타늄 알루미늄 질화막(TiAlN)과 같은 금속막으로 형성할 수 있다.
본 발명의 다른 실시 예에 있어서, 상기 부분 유전막(79)은 상기 전면 유전막(80)을 형성한 후에 형성할 수도 있다. 구체적으로, 상기 몰딩막(69) 및 상기 희생막(75)을 제거하여 상기 제 1 전극(77)을 노출시킨 후, 상기 전면 유전막(80)을 형성할 수 있다. 이어서, 플라스마 산화(plasma oxidation) 방법 또는 급속 열 산화(rapid thermal oxidation) 법을 이용하여 상기 전면 유전막(80) 및 상기 항산화 패턴(74') 사이의 계면에 상기 부분 유전막(79)을 형성할 수 있다.
한편, 상기 도전성 패턴(73')이 상기 티타늄 질화막(TiN)인 경우, 상기 부분 유전막(79) 및 상기 전면 유전막(80)을 형성하는 동안 상기 도전성 패턴(73')의 표면에 티타늄 산질화막(TiON)과 같은 기생산화막이 형성될 수 있다. 즉, 상기 제 1 전극(77)의 상기 외벽(OW)에 상기 기생산화막이 형성될 수 있다. 그러나 상기 티타 늄 산질화막(TiON)은 도전성을 갖는다. 또한, 상기 제 1 전극(77)의 상기 외벽(OW)은 상기 내벽(IW)에 비하여 상대적으로 두껍고 균일한 상기 전면 유전막(80)이 형성될 수 있다. 반면, 상기 제 1 전극(77)의 상기 내벽(IW)에는 상기 외벽(OW)에 비하여 상대적으로 얇고 불균일한 상기 전면 유전막(80)이 형성될 수 있다. 그러나 상기 제 1 전극(77)의 상기 내벽(IW)에는 상기 부분 유전막(79)으로 인하여 상기 커패시터 유전막(81)의 충분한 등가 산화막 두께(Equivalent Oxide Thickness)를 확보할 수 있다.
상기 제 1 전극(77), 상기 커패시터 유전막(81) 및 상기 제 2 전극(83)은 커패시터를 구성할 수 있다. 상기 도전성 패턴(73')은 상기 티타늄 실리사이드막(71) 및 상기 매립 콘택 플러그(67)를 통하여 상기 트랜지스터의 상기 소스/드레인 영역(57)에 전기적으로 접속될 수 있다. 즉, 상기 커패시터는 상기 트랜지스터에 전기적으로 접속될 수 있다.
상술한 바와 같이, 상기 제 1 전극(77)은 상기 도전성 패턴(73') 및 상기 항산화 패턴(74')을 갖도록 형성할 수 있다. 상기 도전성 패턴(73')은 실린더(cylinder) 구조를 갖도록 형성될 수 있으며, 상기 항산화 패턴(74')은 상기 실린더 형 도전성 패턴(73')의 내부를 덮도록 형성될 수 있다. 상기 항산화 패턴(74')에 함유된 알루미늄을 산화시키어 알루미늄 산화막(AlO)으로 이루어진 상기 부분 유전막(79)을 형성한다. 이에 따라, 상기 제 1 전극(77)이 높은 종횡비(high aspect ratio)를 갖는 실린더(cylinder) 구조일지라도 상기 부분 유전막(79)은 상기 제 1 전극(77) 내부의 하부 코너영역(C)을 치밀하게 덮을 수 있다. 상기 알루미 늄 산화막(AlO)은 실리콘 산화막보다 높은 유전율을 갖는다. 결과적으로, 종래에 비하여 현저히 낮은 누설전류 특성을 갖는 커패시터를 형성할 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 커패시터의 상부 레벨에 트랜지스터 또는 다른 스위칭 소자가 배치된 반도체소자 및 그 제조방법에도 적용될 수 있다.
상술한 바와 같이 본 발명에 따르면, 서로 중첩되는 제 1 및 제 2 전극들과 이들 사이에 개재된 커패시터 유전막이 제공된다. 상기 제 1 전극은 실린더(cylinder) 형 도전성 패턴 및 상기 실린더 형 도전성 패턴의 내부를 덮는 항산화 패턴을 구비할 수 있다. 상기 항산화 패턴은 티타늄 알루미늄 질화막(TiAlN)과 같이 알루미늄을 함유하는 이종금속 전극(binary metal electrode)일 수 있다. 상기 커패시터 유전막은 전면 유전막 및 부분 유전막을 갖는다. 상기 부분 유전막은 상기 항산화 패턴에 함유된 알루미늄이 산화되어 이루어진 알루미늄 산화막(AlO)일 수 있다. 즉, 상기 제 1 전극이 높은 종횡비(high aspect ratio)를 갖는 실린더(cylinder) 구조일지라도 상기 부분 유전막은 상기 제 1 전극 내부의 하부 코너영역을 치밀하게 덮을 수 있다. 이에 따라, 높은 정전용량 및 종래에 비하여 현저히 낮은 누설전류 특성을 보이는 커패시터 및 상기 커패시터를 구비하는 반도체소자를 구현할 수 있다.

Claims (34)

  1. 도전성 패턴 및 상기 도전성 패턴과 접촉된 항산화 패턴을 구비하되, 상기 도전성 패턴은 실린더 구조 또는 오목한 구조를 갖고, 상기 항산화 패턴은 상기 도전성 패턴의 내벽을 덮는 제 1 전극;
    상기 제 1 전극과 중첩되는 제 2 전극; 및
    상기 제 1 전극 및 상기 제 2 전극 사이에 개재되고 전면 유전막 및 부분 유전막을 갖는 커패시터 유전막을 포함하되, 상기 전면 유전막은 상기 제 1 전극 및 상기 제 2 전극 사이에 개재되고, 상기 부분 유전막은 상기 전면 유전막 및 상기 항산화 패턴 사이에 배치된 커패시터.
  2. 제 1 항에 있어서,
    상기 도전성 패턴은 티타늄 질화막(TiN)인 것을 특징으로 하는 커패시터.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 전면 유전막은 상기 제 1 전극의 내벽 및 외벽을 덮는 것을 특징으로 하는 커패시터.
  6. 제 1 항에 있어서,
    상기 항산화 패턴은 알루미늄을 함유하는 이종금속 전극(binary metal electrode)인 것을 특징으로 하는 커패시터.
  7. 제 6 항에 있어서,
    상기 항산화 패턴은 티타늄 알루미늄 질화막(TiAlN)인 것을 특징으로 하는 커패시터.
  8. 제 6 항에 있어서,
    상기 부분 유전막은 알루미늄 산화막(AlO)인 것을 특징으로 하는 커패시터.
  9. 제 1 항에 있어서,
    상기 전면 유전막은 알루미늄 산화막(AlO)보다 크거나 같은 유전율을 갖는 물질막을 구비하는 것을 특징으로 하는 커패시터.
  10. 제 9 항에 있어서,
    상기 전면 유전막은 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 알루미늄 산화막(AlO), 티타늄 산화막(TiO), 및 이들의 조합막으로 이루어진 고유전막(high-k dielectric) 그룹에서 선택된 하나를 구비하는 것을 특징으로 하는 커패시터.
  11. 제 1 항에 있어서,
    상기 제 2 전극은 티타늄 질화막(TiN) 또는 티타늄 알루미늄 질화막(TiAlN)을 구비하는 것을 특징으로 하는 커패시터.
  12. 도전성 패턴 및 상기 도전성 패턴과 접촉된 항산화 패턴을 구비하되, 상기 도전성 패턴은 실린더 구조 또는 오목한 구조를 갖고, 상기 항산화 패턴은 상기 도전성 패턴의 내벽을 덮는 제 1 전극;
    상기 제 1 전극과 중첩되는 제 2 전극;
    상기 제 1 전극 및 상기 제 2 전극 사이에 개재되되, 전면 유전막 및 부분 유전막을 갖는 커패시터 유전막; 및
    상기 제 1 전극과 전기적으로 접속된 트랜지스터의 소스/드레인 영역을 포함하되, 상기 전면 유전막은 상기 제 1 전극 및 상기 제 2 전극 사이에 개재되고, 상기 부분 유전막은 상기 전면 유전막 및 상기 항산화 패턴 사이에 배치된 반도체소자.
  13. 제 12 항에 있어서,
    상기 도전성 패턴은 티타늄 질화막(TiN)인 것을 특징으로 하는 반도체소자.
  14. 삭제
  15. 삭제
  16. 제 12 항에 있어서,
    상기 전면 유전막은 상기 제 1 전극의 내벽 및 외벽을 덮는 것을 특징으로 하는 반도체소자.
  17. 제 12 항에 있어서,
    상기 항산화 패턴은 알루미늄을 함유하는 이종금속 전극(binary metal electrode)인 것을 특징으로 하는 반도체소자.
  18. 제 17 항에 있어서,
    상기 항산화 패턴은 티타늄 알루미늄 질화막(TiAlN)인 것을 특징으로 하는 반도체소자.
  19. 제 17 항에 있어서,
    상기 부분 유전막은 알루미늄 산화막(AlO)인 것을 특징으로 하는 반도체소자.
  20. 제 12 항에 있어서,
    상기 전면 유전막은 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 알루미늄 산화막(AlO), 티타늄 산화막(TiO), 및 이들의 조합막으로 이루어진 고유전막(high-k dielectric) 그룹에서 선택된 하나를 구비하는 것을 특징으로 하는 반도체소자.
  21. 제 12 항에 있어서,
    상기 제 1 전극 및 상기 소스/드레인 영역 사이에 배치된 층간절연막; 및
    상기 층간절연막을 관통하고 상기 제 1 전극 및 상기 소스/드레인 영역 사이에 배치된 콘택 플러그를 더 포함하는 반도체소자.
  22. 제 21 항에 있어서,
    상기 도전성 패턴 및 상기 콘택 플러그 사이에 배치된 오믹 콘택(ohmic contact) 층을 더 포함하는 반도체소자.
  23. 제 22 항에 있어서,
    상기 오믹 콘택(ohmic contact) 층은 티타늄 실리사이드막(TiSi)인 것을 특징으로 하는 반도체소자.
  24. 기판 상에 도전성 패턴 및 상기 도전성 패턴과 접촉된 항산화 패턴을 갖는 제 1 전극을 형성하되, 상기 도전성 패턴은 실린더 구조 또는 오목한 구조를 갖고, 상기 항산화 패턴은 상기 도전성 패턴의 내벽을 덮고,
    상기 제 1 전극을 덮는 커패시터 유전막을 형성하되, 상기 커패시터 유전막은 상기 제 1 전극을 덮는 전면 유전막 및 상기 전면 유전막과 상기 항산화 패턴 사이의 부분 유전막을 갖고,
    상기 제 1 전극과 중첩되는 제 2 전극을 형성하는 것을 포함하는 반도체소자의 형성방법.
  25. 삭제
  26. 삭제
  27. 제 24 항에 있어서,
    상기 항산화 패턴은 알루미늄을 함유하는 이종금속 전극(binary metal electrode)으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  28. 제 27 항에 있어서,
    상기 항산화 패턴은 티타늄 알루미늄 질화막(TiAlN)으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  29. 제 27 항에 있어서,
    상기 커패시터 유전막을 형성하는 것은,
    상기 항산화 패턴의 표면을 산화시키어 알루미늄 산화막(AlO)으로 이루어진 상기 부분 유전막을 형성하고,
    상기 부분 유전막 및 상기 도전성 패턴 상에 상기 전면 유전막을 형성하는 것을 포함하는 반도체소자의 형성방법.
  30. 제 29 항에 있어서,
    상기 항산화 패턴의 표면을 산화시키는 것은,
    상기 항산화 패턴의 표면에 산소(O2)를 플로우(flow)시키는 방법, 오존(O3)을 플로우(flow)시키는 방법, 또는 급속 열 산화(rapid thermal oxidation) 법을 수행하는 것을 포함하는 반도체소자의 형성방법.
  31. 제 27 항에 있어서,
    상기 커패시터 유전막을 형성하는 것은,
    상기 항산화 패턴 및 상기 도전성 패턴 상에 상기 전면 유전막을 형성하고,
    상기 항산화 패턴의 표면을 산화시키어 알루미늄 산화막(AlO)으로 이루어진 상기 부분 유전막을 형성하는 것을 포함하는 반도체소자의 형성방법.
  32. 제 24 항에 있어서,
    상기 전면 유전막은 알루미늄 산화막(AlO)보다 크거나 같은 유전율을 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  33. 제 24 항에 있어서,
    상기 기판 상에 상기 제 1 전극과 전기적으로 접속된 트랜지스터의 소스/드레인 영역을 형성하고,
    상기 소스/드레인 영역 및 상기 제 1 전극 사이에 층간절연막을 형성하고,
    상기 층간절연막을 관통하고 상기 소스/드레인 영역 및 상기 제 1 전극에 접 촉되는 콘택 플러그를 형성하는 것을 더 포함하는 반도체소자의 형성방법.
  34. 제 33 항에 있어서,
    상기 도전성 패턴 및 상기 콘택 플러그 사이에 오믹 콘택(ohmic contact) 층을 형성하는 것을 더 포함하는 반도체소자의 형성방법.
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