KR100688493B1 - 폴리실리콘 콘택 플러그를 갖는 금속-절연막-금속캐패시터 및 그 제조방법 - Google Patents

폴리실리콘 콘택 플러그를 갖는 금속-절연막-금속캐패시터 및 그 제조방법 Download PDF

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Abstract

콘택 저항 및 누설 전류의 증대없이 기존의 폴리실리콘 콘택 플러그를 사용하면서, 하부 전극을 금속막으로 형성하는 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 MIM 캐패시터는, 반도체 기판 상에 형성되는 층간 절연막과, 상기 층간 절연막의 소정 부분에 형성되는 폴리실리콘으로 된 콘택 플러그와, 상기 콘택 플러그와 전기적으로 연결되는 바닥부, 바닥부로부터 수직으로 연장되는 측벽부를 포함하는 실린더 형상의 하부 전극과, 상기 하부 전극의 바닥부와 콘택 플러그 사이에 개재되는 전이 금속 실리사이드막을 포함한다. 이때, 상기 측벽부 및 바닥부의 표면은 질소를 포함하는 전이 금속막으로 구성되고, 상기 측벽부의 두께가 바닥부의 두께보다 두껍게 형성된다.
MIM, 폴리실리콘 콘택 플러그, 전이 금속막, TiN, 실리사이드

Description

폴리실리콘 콘택 플러그를 갖는 금속-절연막-금속 캐패시터 및 그 제조방법{Metal-insulator-metal capacitor having poly-silicon contact plug and method for manufacturing the same}
도 1은 본 발명의 실시예 1에 따른 MIM 캐패시터의 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예 1에 따른 MIM 캐패시터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 3은 본 발명의 실시예 1에 따라 형성된 MIM 캐패시터의 하부 전극을 보여주는 SEM(scanning electron microscope) 사진이다.
도 4는 본 발명의 실시예 2에 따른 MIM 캐패시터의 단면도이다.
도 5a 및 도 5b는 본 발명의 실시예 2에 따른 MIM 캐패시터의 제조방법을 설명하기 위한 단면도이다.
도 6 및 도 7은 본 발명에 따른 MIM 캐패시터의 누설 전류 특성을 보여주는 그래프이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 110 : 층간 절연막
120 : 콘택 플러그 130 : 에치 스톱퍼
140 : 몰드 산화막 150 : 제 1 질소 포함 전이 금속막
155 : 스페이서 160 : 전이 금속막
165 : 상변이된 질소 포함 전이 금속막
170 : 전이 금속 실리사이드막 180 : 제 2 질소 포함 전이 금속막
200, 210 : 하부 전극
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 폴리실리콘 콘택 플러그를 갖는 금속-절연막-금속(metal-insulator-metal: 이하, MIM) 캐패시터 및 그 제조방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가함에 따라, 캐패시터는 낮은 누설 전류를 보유하면서, 유전막의 등가 산화막(equivalent oxide: Tox)의 두께를 감소시켜야만 높은 용량을 확보할 수 있다. 그러나, 종래의 MIS(metal-insulator-silicon) 구조의 캐패시터의 경우, 폴리실리콘막으로 된 하부 전극은 공기중에서 쉽게 산화되어 표면에 자연 산화막이 발생될 수 있다. 이로 인하여, 유전막의 등가 산화막의 두께가 증대되고, 하부 전극과 유전막의 접촉 계면에서 누설 전류가 발생된다. 이러한 문제점을 해결하기 위하여, 종래에는 폴리실리콘 보다 높은 일함수를 갖는 금속막 예를 들어, TiN, TaN 또는 W등으로 하부 전극을 형성하는 방식이 제안되었다. 이러한 금속 물질로 하부 전극을 형성하면, 등가 산화막의 두께를 줄일 수 있고, 누설 전류의 증대를 방지할 수 있다.
한편, 캐패시터의 하부 전극은 콘택 플러그에 의하여 모스 트랜지스터의 소오스(또는 소오스와 콘택된 패드)와 전기적으로 연결되고 있는데, 이들 콘택 플러그는 일반적으로 도핑된 폴리실리콘막으로 형성되고 있다. 폴리실리콘 콘택 플러그 상에 상기와 같이 금속으로 된 하부 전극을 형성하면, 하부 전극과 콘택 플러그 사이에 오믹 콘택(ohmic contact)이 존재하지 않아 콘택 저항이 증대된다. 또한, 상기 폴리실리콘 콘택 플러그 역시 공정중 표면에 자연 산화가 발생되어, 등가 산화막의 두께를 증대시키는 또 다른 원인이 된다. 이에 따라, 콘택 플러그 역시 금속 물질로 교체가 요구되고 있다.
그러나, 금속 콘택 플러그를 적용하는 방식은 기존의 폴리실리콘 플러그를 제작하는 방식과는 다른 방식으로 수행되고 있고, 이러한 금속 콘택 플러그를 제작하기 위하여는 새로운 추가 장비의 도입이 요구된다.
더욱이, 폴리실리콘 콘택 플러그는 반도체 메모리 소자의 신호 지연의 역할을 하는 레지스터(resistor)를 동시에 형성할 수 있었다. 하지만, 상기와 같이 금속 물질로 콘택 플러그를 형성하게 되면, 콘택 플러그를 형성하는 공정과 레지스터를 형성하는 공정을 개별적으로 진행하여야 하므로, 공정이 번거러워지고, 추가의 포토리소그라피 공정이 요구되는 단점이 있다.
따라서, 본 발명의 기술적 과제는 콘택 저항 및 누설 전류의 증대없이 기존의 폴리실리콘 콘택 플러그를 사용하면서, 하부 전극을 금속막으로 형성하는 MIM 캐패시터를 제공하는 것이다.
또한, 본 발명의 다른 기술적 과제는 공정을 단순화할 수 있는 MIM 캐패시터 의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여 본 발명의 일견지에 따른 MIM 캐패시터는, 반도체 기판 상에 형성되는 층간 절연막과, 상기 층간 절연막의 소정 부분에 형성되는 폴리실리콘으로 된 콘택 플러그와, 상기 콘택 플러그와 전기적으로 연결되는 바닥부, 바닥부로부터 수직으로 연장되는 측벽부를 포함하는 실린더 형상의 하부 전극과, 상기 하부 전극의 바닥부와 콘택 플러그 사이에 개재되는 전이 금속 실리사이드막을 포함한다. 이때, 상기 측벽부 및 바닥부의 표면은 질소를 포함하는 전이 금속막으로 구성되고, 상기 측벽부의 두께가 바닥부의 두께보다 두껍게 형성된다.
또한, 본 발명의 다른 실시예에 따른 MIM 캐패시터는, 반도체 기판 상에 형성되는 층간 절연막과, 상기 층간 절연막의 소정 부분에 형성되는 폴리실리콘으로 된 콘택 플러그와, 상기 콘택 플러그와 전기적으로 연결되는 바닥부, 바닥부로부터 수직으로 연장되는 측벽부를 포함하는 실린더 형상의 하부 전극, 및 상기 하부 전극의 바닥부와 콘택 플러그 사이에 개재되는 전이 금속 실리사이드막을 포함한다. 이때, 상기 하부 전극의 측벽부는 제 1 질소 포함 전이 금속막으로 된 스페이서와, 상기 스페이서 표면에 형성되는 전이 금속막 및 상기 전이 금속막 표면에 형성되는 제 2 질소 포함 전이 금속막으로 구성되고, 상기 바닥부는 상기 측벽부의 제 2 질소 포함 전이 금속막으로부터 연장되는 질소 포함 전이 금속막으로 구성된다. 또한, 상기 측벽부의 전이 금속막과 상기 전이 금속 실리사이드의 전이 금속 성분은 서로 동일하다.
상기 제 1 질소 포함 전이 금속막 및 상기 제 2 질소 포함 전이 금속막은 동일한 물질이거나, 서로 상이한 물질일 수 있고, 상기 제 1 및 제 2 질소 포함 전이 금속막은 TiN, TaN, WN 및 CoN 중 선택되는 하나일 수 있다. 또한, 상기 전이 금속막은 상기 제 1 및/또는 제 2 질소 포함 전이 금속막내의 전이 금속 성분과 동일할 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 MIM 캐패시터는, 반도체 기판상에 형성되는 층간 절연막과, 상기 층간 절연막의 소정 부분에 형성되는 폴리실리콘으로 된 콘택 플러그와, 상기 콘택 플러그와 전기적으로 연결되는 바닥부, 바닥부로부터 수직으로 연장되는 측벽부를 포함하는 실린더 형상의 하부 전극과, 상기 하부 전극의 바닥부와 콘택 플러그 사이에 개재되는 전이 금속 실리사이드막을 포함한다. 이때, 상기 하부 전극의 측벽부는 제 1 질소 포함 전이 금속막으로 된 스페이서와, 상기 스페이서 표면에 순차적으로 형성되는 제 2 및 제 3 질소 포함 전이 금속막으로 구성되고, 상기 바닥부는 상기 측벽부의 제 3 질소 포함 전이 금속막으로부터 연장되는 질소 포함 전이 금속막으로 구성된다. 아울러, 상기 제 2 질소 포함 전이 금속막의 전이 금속 성분과 상기 전이 금속 실리사이드의 전이 금속 성분은 서로 동일하다.
상기 제 1 내지 제 3 질소 포함 전이 금속막 모두 동일한 물질이거나, 다른 물질일 수 있으며, TiN, TaN, WN 및 CoN 중 선택되는 하나일 수 있다.
또한, 본 발명의 다른 견지에 따른 MIM 캐패시터의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 층간 절연막을 형성한다음, 상기 층간 절연막의 소정 부분에 폴리실리콘막으로 콘택 플러그를 형성한다. 그후, 상기 콘택 플러그 및 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 순차적으로 적층하고 나서, 상기 콘택 플러그 표면이 노출되도록 몰드 산화막 및 에치 스톱퍼를 식각하여 하부 전극 영역을 형성한다. 그후, 상기 하부 전극 영역에, 표면이 질소 포함 전이 금속막으로 구성되며 측벽에 비해 바닥부의 두께가 얇은 실린더 형상의 하부 전극을 형성한다. 이어서, 상기 몰드 산화막을 제거한다.
또한, 본 발명의 다른 실시예에 따른 MIM 캐패시터의 제조방법은, 반도체 기판상에 층간 절연막을 형성하고나서, 상기 층간 절연막의 소정 부분에 폴리실리콘막으로 콘택 플러그를 형성한다. 그후에, 상기 콘택 플러그 및 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 순차적으로 적층한다음, 상기 콘택 플러그 표면이 노출되도록 몰드 산화막 및 에치 스톱퍼를 식각하여 하부 전극 영역을 형성한다. 다음, 상기 하부 전극 영역의 양측벽에 제 1 질소 포함 전이 금속막으로 된 스페이서를 형성하고, 상기 스페이서가 형성된 하부 전극 영역 표면 및 몰드 산화막 상부에, 전이 금속막을 실리콘과 반응하는 온도 이상에서 증착하여, 증착과 동시에 노출된 콘택 플러그 표면에 전이 금속 실리사이드막을 형성한다. 상기 전이 금속막 및 상기 전이 금속 실리사이드막 표면에 제 2 질소 포함 전이 금속막을 증착한 후, 상기 하부 전극 영역이 충전되도록 희생층을 형성하고, 상기 제 2 질소 포함 전이 금속막 및 전이 금속막을 상기 몰드 산화막이 노출되도록 평탄화하여, 하부 전극을 형성한다. 그후에, 상기 몰드 산화막 및 희생층을 제거한다.
상기 스페이서를 형성하는 단계는, 상기 하부 전극 영역 및 몰드 산화막 상부에 제 1 질소 포함 전이 금속막을 500 내지 700℃의 온도에서 CVD 방식으로 증착하는 단계, 및 상기 제 1 질소 포함 전이 금속막을 비등방성 건식 식각하는 단계를 포함한다.
또한, 상기 스페이서를 형성하는 단계는, 상기 하부 전극 영역 및 몰드 산화막 상부에 제 1 질소 포함 전이 금속막을 300 내지 600℃의 온도에서 ALD 방식으로 증착하는 단계, 및 상기 제 1 질소 포함 전이 금속막을 비등방성 건식 식각하는 단계를 포함한다.
이때, 상기 전이 금속막은 500 내지 700℃의 온도에서 CVD 방식으로 형성할 수 있다. 상기 전이 금속막을 증착하는 단계와, 상기 제 2 질소 포함 전이 금속막을 증착하는 단계는 인시튜로 진행함이 바람직하다.
상기 제 1 및 제 2 질소 포함 전이 금속막은 TiN, TaN, WN 및 CoN 중 선택되는 하나일 수 있고, 상기 전이 금속막은 Ti, Ta, W 및 Co 중 선택되는 하나일 수 있다.
또한, 본 발명의 또 다른 실시예에 의한 MIM 캐패시터의 제조방법은, 반도체 기판상에 층간 절연막을 형성하고나서, 상기 층간 절연막의 소정 부분에 폴리실리콘막으로 콘택 플러그를 형성한다. 그후에, 상기 콘택 플러그 및 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 순차적으로 적층한다음, 상기 콘택 플러그 표면이 노출되도록 몰드 산화막 및 에치 스톱퍼를 식각하여 하부 전극 영역을 형성한다. 이어서, 상기 하부 전극 영역의 양측벽에 제 1 질소 포함 전이 금속막으로 된 스페이서를 형성한 후, 상기 스페이서가 형성된 하부 전극 영역 표면 및 몰드 산화막 상부에, 전이 금속막을 실리콘과 반응하는 온도 이상에서 증착하여, 증착과 동시에 노출된 콘택 플러그 표면에 전이 금속 실리사이드막을 형성한다. 다음, 상기 전이 금속막을 질소 포함 전이 금속막으로 상변이시키고, 상기 상변이된 질소 포함 전이 금속막 및 상기 전이 금속 실리사이드막 표면에 제 2 질소 포함 전이 금속막을 증착한다. 상기 하부 전극 영역이 충전되도록 희생층을 형성한 후, 상기 제 2 질소 포함 전이 금속막 및 전이 금속막을 상기 몰드 산화막 표면이 노출되도록 평탄화하여, 하부 전극을 형성한다. 끝으로 상기 몰드 산화막 및 희생층을 제거한다.
상기 전이 금속막을 상변이시키는 단계는, 상기 전이 금속막을 질소 포함 가스 분위기에서 열처리하거나 플라즈마 처리하는 것이다.
상기 제 2 질소 포함 전이 금속막을 증착하는 단계와, 상기 전이 금속막을 증착하는 단계는 익스 시튜로 진행함이 바람직하다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 MIM 캐패시터의 단면도이고, 도 2a 내지 도 2d는 본 발명의 실시예 1에 따른 MIM 캐패시터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 1을 참조하여 MIM 캐패시터를 설명하면, 반도체 기판(100), 예를 들어, 모스 트랜지스터(도시되지 않음), 콘택 패드(도시되지 않음), 비트 라인(도시되지 않음) 및 절연막(도시되지 않음)이 형성되어 있는 실리콘 기판상에 층간 절연막(110)이 형성되어 있다. 층간 절연막(110)의 소정 부분에 모스 트랜지스터(도시되지 않음)의 소오스와 전기적으로 연결된 콘택 플러그(120)가 형성되어 있다. 이때, 콘택 플러그(120)는 도핑된 폴리실리콘막으로 형성된다.
콘택 플러그(120)와 콘택되도록 층간 절연막(110) 상에 하부 전극(혹은 스토리지 노드 전극:200)이 형성되어 있다. 이러한 하부 전극(200)은 콘택 플러그(120)와 대응되는 바닥부(B) 및 바닥부(B)로 부터 수직으로 연장된 측벽부(A)를 포함하는 실린더 또는 콘케이브 형상을 갖는다. 상기 하부 전극(200)은 자연 산화막이 발생되지 않도록 금속 물질로 형성되며, 바람직하게는, 하부 전극(200)의 측벽부(A)의 내,외측 표면은 산소와 반응성이 낮은 금속막, 예를 들어, 질소 성분을 포함하는 전이 금속막으로 형성된다.
보다 자세하게는, 하부 전극(200)의 측벽부(A)는 스페이서 형태의 제 1 질소 포함 전이 금속막(155), 전이 금속막(160) 및 제 2 질소 포함 전이 금속막(180)으로 구성된다. 하부 전극(200)의 바닥부(B)는 질소 포함 전이 금속막(180)으로 구성되며, 바닥부(B)를 구성하는 질소 포함 전이 금속막(180)은 상기 측벽부(A)의 제 2 질소 포함 전이 금속막(180)으로부터 연장된다. 이때, 상기 제 1 질소 포함 금속막(155) 및 제 2 질소 포함 전이 금속막(180)은 TiN, WN, TaN 및 CoN 중 선택되는 하나일 수 있고, 전이 금속막(160)은 Ti, W, Ta 및 Co 중 선택되는 하나일 수 있다. 이러한 제 1 질소 포함 전이 금속막(155), 전이 금속막(160) 및 제 2 질소 포함 전이 금속막(180)으로 구성되는 하부 전극(200)의 측벽부(A)의 총 두께는 250 내지 350Å임이 바람직하고, 제 1 질소 포함 전이 금속막(155), 전이 금속막(160) 및 제 2 질소 포함 전이 금속막(180) 각각의 두께는 80 내지 120Å일 수 있다. 여기서, 제 1 및 제 2 질소 포함 전이 금속막(155,180)은 서로 동일한 물질 또는 상이한 물질일 수 있다. 또한, 전이 금속막(160)은 상기 제 1 및/또는 제 2 질소 포함 전이 금속막(155,180)내의 전이 금속 성분과 동일하거나 상이할 수 있다.
이때, 실린더의 측벽부(A)의 내외측 표면 및 바닥부(B)는 질소를 포함하지 않는 단일의 전이 금속막으로 형성할 수도 있으나, 상기 단일의 전이 금속막은 산소와 쉽게 반응하여 자연 산화막을 유발할 수 있으므로, 측벽부(A)의 내외측 표면 및 바닥부(B) 즉, 하부 전극(200)의 표면을 산소와 반응성이 낮은 질소 포함 전이 금속막으로 구성하는 것이 바람직하다.
하부 전극(200)과 콘택 플러그(120)의 접합 계면에 오믹 콘택층으로서 전이 금속 실리사이드막(170)이 개재된다. 전이 금속 실리사이드막(170)내의 전이 금속 성분은 상기 측벽부(A)의 전이 금속막(160)과 동일한 성분이다. 예를 들어, 상기 전이 금속막(160)이 Ti막인 경우, 상기 하부 전극(200)과 콘택 플러그(120) 사이에 개재되는 전이 금속 실리사이드막(170)은 TiSi2 막이 된다.
이러한 하부 전극(200) 양측의 층간 절연막(110) 상부에 에치 스톱퍼(130)가 형성되어 있으며, 에치 스톱퍼(130)는 예를 들어 실리콘 질화막(Si3N4)일 수 있다.
도면에는 도시되지 않았지만, 하부 전극(200) 및 에치 스톱퍼(130) 표면에 고유전막 및 상부 전극이 형성되어, MIM 캐패시터를 완성한다.
이와같은 MIM 캐패시터의 하부 전극은 다음과 같은 방법으로 제조된다.
먼저, 도 2a를 참조하여, 반도체 기판(100) 상부에 층간 절연막(110)을 소정 두께로 증착한다. 이때, 반도체 기판(100)은 상술한 바와 같이, 게이트 및 소오스/드레인으로 구성된 모스 트랜지스터(도시되지 않음), 소오스/드레인과 콘택되는 콘택 패드(도시되지 않음), 비트 라인 및 절연막이 형성되어 있을 수 있다. 층간 절연막(110)은 예를 들어 실리콘 산화막일 수 있다.
소오스와 콘택되는 콘택 패드(도시되지 않음)가 노출되도록 층간 절연막(110)을 소정 부분 식각하여, 콘택홀(도시되지 않음)을 형성한다. 그후, 콘택홀이 내부가 충전되도록 도핑된 폴리실리콘막을 증착한다음, 층간 절연막(110)의 표면이 노출되도록 도핑된 폴리실리콘막을 화학적 기계적 연마 또는 에치백 등과 같이 평탄화 공정을 실시하여, 폴리실리콘막으로 된 콘택 플러그(120)를 형성한다.
층간 절연막(110) 및 콘택 플러그(120) 상부에 에치 스톱퍼(130) 및 몰드 산화막(140)을 순차적으로 증착한다. 에치 스톱퍼(130)는 몰드 산화막(140) 및 층간 절연막(110)과 식각 선택비가 상이한 막으로서, 예를 들어 실리콘 질화막이 이용될 수 있으며, 몰드 산화막(140)은 습식 케미컬에 의하여 쉽게 제거될 수 있는 산화막, 예를 들어, CVD(chemical vapor deposition) 산화막 또는 SOG(spin on glass) 막일 수 있다.
그후, 콘택 플러그(120) 및 그 주변부가 노출되도록, 몰드 산화막(140) 및 에치 스톱퍼(130)를 식각하여, 전극 영역(S)을 한정한다. 전극 영역(S) 및 몰드 산화막(140) 표면에 제 1 질소 포함 전이 금속막(150)을 증착한다. 제 1 질소 포함 전이 금속막(150)은 예를 들어, TiN, WN, TaN 또는 CoN이 이용될 수 있고, 본 실시예에서는 예를 들어, TiN막을 이용하였다. 제 1 질소 포함 전이 금속막(150)은 500 내지 700℃의 온도에서 CVD 방식으로 형성하거나, 300 내지 600℃의 온도에서 ALD(atomic layer deposition) 방식으로 형성할 수 있다. 이러한 제 1 질소 포함 전이 금속막(150)은 예를 들어 80 내지 120Å 두께로 형성한다.
도 2b에 도시된 바와 같이, 제 1 질소 포함 전이 금속막(150)을 몰드 산화막(140) 표면 및 콘택 플러그(120)의 표면이 노출되도록 비등방성 건식 식각한다. 이에 따라, 전극 영역(S)의 양측벽에 스페이서 형태의 제 1 질소 포함 전이 금속막(155)이 형성된다. 상기 건식 식각 공정시 상기 제 1 질소 포함 전이 금속막(155)은 상부 부분이 일부 제거될 수 있어, 상기 몰드 산화막(140)의 높이(두께) 보다 낮은 높이를 가질 수 있다.
도 2c에서와 같이, 몰드 산화막(140) 상부 및 전극 영역(S) 즉, 스페이서(155) 및 콘택 플러그(120) 표면에 전이 금속막(160)을 약 80 내지 100Å 두께로 증착한다. 전이 금속막(160)은 예를 들어, Ti, W, Ta 또는 Co막일 수 있고, 이들 막은 600 내지 700℃의 온도에서 CVD, 바람직하게는 PECVD(plasma enhanced chemical vapor deposition) 방식 또는 MOCVD(metal organic chemical vapor deposition) 방식으로 형성할 수 있다. 이때, 전이 금속막(160)은 실리콘과 반응되는 온도인 600℃ 이상의 온도에서 증착되는 경우, 전이 금속막(160)의 증착과 동시에 전이 금속막(160)과 폴리실리콘 콘택 플러그(120) 표면이 반응되어, 콘택 플러그(120) 표면에 전이 금속 실리사이드막(170)이 형성된다. 그후, 추가적으로 전이 금속 실리사이드막(170)의 저항을 보다 낮추기 위하여 추가적인 RTN(rapid thermal nitridation) 공정을 진행할 수 있다. 본 실시예에서는 예를 들어, 전이 금속막(160)을 Ti막을 사용하였으며, 600 내지 700℃ 온도에서 Ti막(160)을 증착하므로써, 상기 Ti막 증착과 동시에 콘택 플러그(120) 표면에 전이 금속 실리사이드막(TiSi2막)이 형성된다. 결과적으로, 도 2c에 도시된 바와 같이, 콘택 플러그(120) 상부에 형성되었던 전이 금속막(160)은 폴리실리콘으로 된 콘택 플러그(120)와 대부분 반응되어, 상기 콘택 플러그(120) 상부에는 전이 금속 실리사이드막(170) 만이 남게 될 수 있다.
한편, 전이 금속막(160)은 400 내지 600℃의 온도에서 증착될 수 있으며, 이러한 경우, 추가의 열처리 공정을 실시하여, 콘택 플러그(120) 상부에 전이 금속 실리사이드막(170)을 형성할 수 있다.
다음, 도 2d를 참조하여, 전이 금속막(160) 및 전이 금속 실리사이드막(170) 상부에 제 2 질소 포함 전이 금속막(180)을 증착한다. 제 2 질소 포함 전이 금속막(180)은 상기 제 1 질소 포함 전이 금속막(150)과 마찬가지로, TiN, WN, TaN 또는 CoN이 이용될 수 있고, 제 1 질소 포함 전이 금속막(150)과 동일한 물질이든지 다른 물질로 형성될 수 있다. 본 실시예에서는 제 2 질소 포함 전이 금속막(180)으로 예를 들어, TiN막을 이용하였다. 이때, 제 2 질소 포함 전이 금속막(180)은 650 내지 750℃의 온도에서 CVD 방식 또는 PECVD 방식으로 형성할 수 있으며, 상기 전이 금속막(160)을 600℃ 이상에서 증착한 경우에는 상기 제 2 질소 포함 전이 금속막(180)을 전이 금속막(160)과 인시튜(in-situ)로 형성할 수 있다. 한편, 전이 금속막을 600℃ 이하에서 증착하는 경우, 전이 금속막(160)과 제 2 질소 포함 전이 금속막(180)은 익스시튜(ex-situ)로 진행하여야 한다. 이러한 제 2 질소 포함 전이 금속막(180)은 예를 들어 80 내지 120Å 두께로 형성할 수 있다.
그 다음, 제 2 질소 포함 전이 금속막(180) 상부에 상기 전극 영역(S)이 충분히 매립되도록 희생층(190)을 증착한다. 희생층(190)은 예를 들어 상기 몰드 산화막(140)과 습식 식각율이 유사한 실리콘 산화막일 수 있다.
이어서, 재차 도 1을 참조하여, 희생층(190), 제 2 질소 포함 전이 금속막(180) 및 전이 금속막(160)을 화학적 기계적 연마 또는 에치백과 같은 평탄화 공정을 진행하여, 스페이서(155), 전이 금속막(160) 및 제 2 질소 포함 전이 금속막(180)으로 구성되는 실린더 형태의 하부 전극(200)을 형성한다. 그후, 결과물을 실리콘 산화막을 제거하기 위한 습식 케미컬에 침지하여, 희생층(190) 및 몰드 산화막(140)을 제거한다. 그후, 도면에는 도시되지 않았지만, 고유전막 및 상부 전극을 순차적으로 형성한다.
이와 같은 방식으로 형성된 MIM 캐패시터의 SEM(scanning electron microscope) 사진이 도 3에 도시되어 있다. 본 사진은 전이 금속 실리사이드막(170)을 실리콘 산화막 식각 케미컬에 의하여 제거한 상태를 보여주는 것으로, 도 3에 의하면, 하부 전극(200)과 폴리실리콘 콘택 플러그(120) 사이에 공간(171)이 존재하며, 이 공간(171)은 전이 금속 실리사이드막(170)이 형성되었던 영역을 나타낸다. 즉, 상기 도면에 의하면, 콘택 플러그(120)와 하부 전극(200) 사이에 전이 금속 실리사이드막(170)이 형성되었음을 알 수 있으며, 전이 금속 실리사이드막(170)에 의하여 콘택 플러그(120)와 하부 전극(200)이 오믹 콘택됨을 알 수 있다.
이와 같은 본 발명의 MIM 캐패시터의 하부 전극은, 콘택 플러그(120)가 도핑된 폴리실리콘막으로 형성되고, 하부 전극(200)이 질소 성분을 포함하는 전이 금속막을 포함하도록 형성되는 한편, 콘택 플러그(120)와 하부 전극(200) 사이에 전이 금속 실리사이드막(170)이 형성된다. 이에따라, MIM 캐패시터에서 폴리실리콘 콘택 플러그(120)를 적용하더라도, 하부 전극(200)과 콘택 플러그(120) 사이에 전이 금속 실리사이드막(170)이 개재되어 있어, 오믹 콘택을 이룰 수 있고, 전기적 접촉이 용이해진다. 이에 따라, 접촉 저항 및 계면 누설 전류를 낮출 수 있으며, 새로운 공정 및 장비의 도입을 하지 않아도 되므로 제조 비용을 줄일 수 있다.
또한, 하부 전극(200)을 질소를 포함하는 전이 금속으로 형성함에 따라, 자연 산화막 발생이 감소되어, 이후 형성될 유전막(도시되지 않음)의 등가 산화막 두께 및 누설 전류를 감소시킬 수 있다.
더욱이, 질소 포함 전이 금속막, 예를 들어 TiN막의 경우, 절연막 상부에 증착될 때, 표면이 거칠게 형성되는 단점이 있다. 이때, 본 실시예에서는 제 2 질소 포함 전이 금속막(180)이 전이 금속막(160) 표면에 증착되므로, 실린더 내부가 매끈한 표면을 갖게 된다. 이에따라, 누설 전류를 한층 더 방지할 수 있다.
(실시예 2)
도 4는 본 발명의 실시예 2에 따른 MIM 캐패시터의 단면도이고, 도 5a 및 도 5b는 본 발명의 실시예 2에 따른 MIM 캐패시터의 제조방법을 설명하기 위한 단면도이다. 본 실시예는 상기 실시예 1과 하부 전극 구조가 일부 상이할 뿐 그 밖의 부분은 모두 동일하다. 그러므로, 발명을 명료화하기 위하여 본 실시예에서는 하부 전극에 대하여만 설명한다.
도 4에 도시된 바와 같이, 콘택 플러그(120)와 콘택되도록 층간 절연막(110) 상부에 금속으로 측벽부(A) 및 바닥부(B)를 갖는 하부 전극(210)이 형성된다. 이때, 하부 전극(210)의 측벽부(A) 및 바닥부(B)는 산소와 반응성이 적은 질소 포함 전이 금속막, 예를 들어 TiN, WN, TaN 또는 CoN으로 형성될 수 있다. 아울러, 하부 전극(210)의 측벽부(A)는 단일의 질소 포함 전이 금속막으로 형성되거나, 다층의 질소 포함 전이 금속막으로 형성될 수 있고, 바닥부(B)는 단일의 질소 포함 전이 금속막으로 형성될 수 있다.
이때, 하부 전극(210)의 측벽부(A)의 두께(x1)는 바닥부(B)의 두께(x2)보다 두껍게 형성된다. 예를 들어, 측벽부(A)의 두께(x1)은 바닥부(B)의 두께(x2)보다 약 3배 정도 두꺼울 수 있다. 또한, 상기 실시예와 마찬가지로, 폴리실리콘 콘택 플러그(120)와 하부 전극(210)의 바닥부(B) 사이에 오믹 콘택층으로서 전이 금속 실리사이드막(170)이 개재된다.
이러한 MIM 캐패시터의 하부 전극의 제조방법은 다음과 같다. 여기서, 본 실시예는 상기한 실시예 1에서 스페이서 형태의 제 1 질소 포함 전이 금속막(155)을 형성하는 단계까지는 동일하며, 그 이후의 공정에 대하여 설명한다.
도 5a를 참조하여, 스페이서 형태의 제 1 질소 포함 전이 금속막(155)이 형성된 하부 전극 영역(S) 및 몰드 산화막(140) 상부에 전이 금속막(160)을 약 80 내지 100Å 두께로 증착한다. 전이 금속막(160)은 실시예 1과 마찬가지로 Ti, W, Ta 또는 Co막일 수 있고, 이들 막은 600 내지 700℃의 온도에서 CVD 또는 PECVD 방식으로 형성할 수 있다. 이때, 전이 금속막(160)은 상술한 바와 같이 실리콘과 반응하는 온도인 600℃ 이상의 온도에서 증착하여, 전이 금속막(160)의 증착과 동시에 전이 금속막(160)과 폴리실리콘 콘택 플러그(120)를 반응시킨다. 이에 따라, 콘택 플러그(120) 표면에 전이 금속 실리사이드막(170)이 형성된다.
그후, 전이 금속막(160)을 질화시키기 위하여 질소 포함 가스 분위기, 예를 들어, N2 또는 NH3 가스 분위기에서 열처리 또는 플라즈마 처리를 실시한다. 상기 질화 공정은 약 10 내지 50초간 진행될 수 있다. 여기서, 미설명 부호 300은 질화 처리를 나타낸다.
이러한 전이 금속막(160)의 질화 처리에 의하여, 도 5b에 도시된 바와 같이 상기 전이 금속막(160)은 질소 포함 전이 금속막으로 상전이된다. 여기서, 도면 부호 165는 상전이된 질소 포함 전이 금속막을 나타낸다.
그후, 상전이된 질소 포함 전이 금속막(165) 상부에 제 2 질소 포함 전이 금속막(180)을 증착한다. 이때, 제 2 질소 포함 전이 금속막(180)은 제 1 질소 포함 전이 금속막(150)과 동일한 물질이거나 상이한 물질일 수 있으며, 상기 상전이된 질소 포함 전이 금속막(165)과 동일하거나 상이한 물질일 수 있다.
이때, 제 2 질소 포함 전이 금속막(180)을 형성하는 단계와, 전이 금속막을 상변이시키는 단계는 익스 시튜 또는 인시튜로 진행할 수 있다. 그후, 도면에는 도시되지 않았지만, 하부 전극 영역(S)이 충분히 충진되도록 희생층(도시되지 않음)을 형성한다.
다음 재차 도 4에서와 같이, 제 2 질소 포함 전이 금속막(180) 및 상전이된 질소 포함 전이 금속막(165)을 화학적 기계적 연마 또는 에치백 방식으로 평탄화하여, 하부 전극(210)을 형성한다. 그후, 희생층(도시되지 않음) 및 몰드 산화막(140)을 공지의 습식 식각 방식으로 제거한다.
이와같이, 전이 금속막(160)을 증착하여, 폴리실리콘 콘택 플러그(120) 표면에 전이 금속 실리사이드막(120)을 형성한다음, 전이 금속막(160)을 질화하여도, 동일한 효과를 발휘할 수 있다.
다음의 표는 본 발명의 캐패시터와 종래 기술에 따른 캐패시터의 캐패시턴스 및 Cmin/Cmax(Cmin:최소 캐패시턴스,Cmax:최대 캐패시턴스)를 보여준다. 본 발명의 제 1 내지 제 4 샘플은 실시예 1 또는 실시예 2에 따른 하부 전극, 75Å 두께의 하프늄 산화막(HfO)으로 된 유전막 및 TiN 상부 전극으로 구성된 캐패시터들이다. 또한, 본 발명의 제 1 샘플(sample)은 상기와 같이 캐패시터를 완성한 후, 열처리를 진행하지 않은 상태이고, 제 2 샘플은 상기와 같이 캐패시터를 완성한 후, O2 분위기에서 플라즈마 처리를 진행한 상태이고, 제 3 샘플은 상기와 같이 캐패시터를 완성한 후, O2 분위기에서 플라즈마 처리 및 NH3 분위기에서 플라즈마 처리를 순차적으로 진행한 상태이고, 제 4 샘플은 캐패시터를 완성한 후, NH3 분위기에서 플라즈마 처리 및 O2 분위기에서 플라즈마 처리를 순차적으로 진행한 상태이다. 또한, 종래 기술에 따른 캐패시터는 폴리실리콘 콘택 플러그와 접촉되는 TiN 하부 전극, 하프늄 산화막 및 TiN 상부 전극으로 구성되는 캐패시터들이다.
(표)
캐패시턴스(fF/Cell) Cmin/Cmax(%)
본 발명의 제 1 샘플 32.14 98.9
본 발명의 제 2 샘플 31.31 94.8
본 발명의 제 3 샘플 30.62 97.1
본 발명의 제 4 샘플 31.49 97.3
종래 기술 29.04 98.7

상기 표에 의하면, 본 발명의 제 1 내지 제 4 샘플은 종래 기술에 비해 캐패시턴스가 우수하며, Cmin/Cmax 역시 크게 차이가 나지 않는 것을 알 수 있다.
또한, 도 6은 본 발명의 MIM 캐패시터(제 1 샘플) 및 종래 기술에 따른 MIM 캐패시터의 누설 전류를 나타낸 그래프이다. 도 6에 의하면, 본원 발명의 MIM 캐패시터의 경우가 종래 기술에 따른 MIM 캐패시터에 비해 누설 전류가 낮은 수준임을 알 수 있다.
또한, 도 7은 본원 발명의 MIM 캐패시터(제 1 내지 제 4 샘플)의 누설 전류를 나타낸 그래프이다. 도 7에 의하면, 본원 발명의 제 1 내지 제 4 샘플에 따른 MIM 캐패시터의 누설 전류가 종래 기술에 따른 MIM 캐패시터의 누설 전류(도 6 참조)와 비교해서 보다 안정적임을 알 수 있다. 더욱이, 제 3 샘플 및 제 4 샘플과 같이, O2 분위기에서의 플라즈마 처리 및 NH3 분위기에서의 플라즈마 처리를 혼용하였을때, 누설 전류가 보다 안정적이었다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 폴리실리콘으로 된 콘택 플러그와 금속으로 된 하부 전극의 계면에 전이 금속 실리사이드막을 개재하여, 오믹 콘택이 이루어지도록 한다. 이때, 하부 전극은 바닥부 및 측벽부를 포함하면서 표면이 질소 포함 전이 금속막으로 형성되어 있다.
이에따라, 콘택 플러그와 하부 전극 사이에 접촉 특성이 개선되어 접촉 저항을 낮출 수 있고 누설 전류를 방지할 수 있다. 또한, 기존의 폴리실리콘 콘택 플러그 공정 및 장비를 그대로 도입할 수 있으므로, 제조 비용의 증가를 방지할 수 있다.
또한, 하부 전극의 표면을 산소와 반응성이 낮은 질소 포함 전이 금속막으로 형성함에 따라, 자연 산화막 발생이 감소되어, 등가 산화막 두께 및 누설 전류를 감소시킬 수 있다.
아울러, 폴리실리콘 콘택 플러그는 디램 소자의 레지스터를 제작하는 공정과 동시에 진행될 수 있기 때문에, 공정을 간소화할 수 있다.
또한, 측벽부 내측에 형성되는 제 2 질소 포함 전이 금속막이 전이 금속막(혹은 질소 포함 전이 금속막) 표면에 형성됨에 따라, 표면이 거칠게 증착되는 문제를 해결할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (51)

  1. 반도체 기판;
    상기 반도체 기판상에 형성되는 층간 절연막;
    상기 층간 절연막의 소정 부분에 형성되는 폴리실리콘으로 된 콘택 플러그;
    상기 콘택 플러그와 전기적으로 연결되는 바닥부, 및 상기 바닥부의 양단으로 부터 수직으로 연장되는 측벽부를 포함하는 하부 전극; 및
    상기 하부 전극의 바닥부와 콘택 플러그 사이에 개재되는 전이 금속 실리사이드막을 포함하며,
    상기 측벽부 및 바닥부의 표면은 제 1 질소 포함 전이 금속막으로 구성되고, 상기 측벽부의 두께가 바닥부의 두께보다 두꺼운 것을 특징으로 하는 MIM 캐패시터.
  2. 제 1 항에 있어서, 상기 측벽부는 상기 제 1 질소 포함 전이 금속막의 내측 표면에 형성되는 전이 금속막, 및 상기 전이 금속막의 내측 표면에 형성되는 제 2 질소 포함 전이 금속막을 더 포함하는 것을 특징으로 하는 MIM 캐패시터.
  3. 제 2 항에 있어서, 상기 제 1 질소 포함 전이 금속막 및 상기 제 2 질소 포함 전이 금속막은 동일한 물질인 것을 특징으로 하는 MIM 캐패시터.
  4. 제 2 항에 있어서, 상기 제 1 질소 포함 전이 금속막 및 제 2 질소 포함 전이 금속막은 서로 상이한 물질인 것을 특징으로 하는 MIM 캐패시터.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 제 1 및 제 2 질소 포함 전이 금속막은 TiN, TaN, WN 및 CoN 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
  6. 제 2 항에 있어서, 상기 측벽부의 전이 금속막과 상기 전이 금속 실리사이드막의 전이 금속 성분은 서로 동일한 것을 특징으로 하는 MIM 캐패시터.
  7. 제 2 항에 있어서, 상기 전이 금속막은 적어도 상기 제 1 또는 제 2 질소 포함 전이 금속막의 전이 금속 성분과 동일한 것을 특징으로 하는 MIM 캐패시터.
  8. 제 1 항에 있어서, 상기 하부 전극의 측벽부는,
    상기 제 1 질소 포함 전이 금속막의 내측 표면에 순차적으로 형성된 상변이된 질소 포함 전이 금속막 및 제 2 질소 포함 전이 금속막을 더 포함하는 것을 특징으로 하는 MIM 캐패시터.
  9. 제 8 항에 있어서, 상기 제 1 질소 포함 전이 금속막, 상변이된 질소 포함 전이 금속막 및 제 2 질소 포함 전이 금속막 모두 동일한 물질인 것을 특징으로 하는 MIM 캐패시터.
  10. 제 8 항에 있어서, 상기 제 1 질소 포함 전이 금속막, 상변이된 질소 포함 전이 금속막 및 제 2 질소 포함 전이 금속막은 각각 서로 다른 물질인 것을 특징으로 하는 MIM 캐패시터.
  11. 제 9 항 또는 제 10 항에 있어서, 상기 제 1 및 제 2 질소 포함 전이 금속막은 TiN, TaN, WN 및 CoN 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
  12. 제 8 항에 있어서, 상기 측벽부의 제 2 질소 포함 전이 금속막의 전이 금속 성분과 상기 전이 금속 실리사이드막의 전이 금속 성분과 동일한 것을 특징으로 하는 MIM 캐패시터.
  13. 반도체 기판;
    상기 반도체 기판상에 형성되는 층간 절연막;
    상기 층간 절연막의 소정 부분에 형성되는 폴리실리콘으로 된 콘택 플러그;
    상기 콘택 플러그와 전기적으로 연결되는 바닥부, 바닥부로부터 수직으로 연장되는 측벽부를 포함하는 실린더 형상의 하부 전극; 및
    상기 하부 전극의 바닥부와 콘택 플러그 사이에 개재되는 전이 금속 실리사이드막을 포함하며,
    상기 하부 전극의 측벽부는 스페이서 형태로 된 제 1 질소 포함 전이 금속막과, 상기 제 1 질소 포함 전이 금속막의 내측 표면에 형성되는 전이 금속막, 및 상기 전이 금속막의 내측 표면에 형성되는 제 2 질소 포함 전이 금속막으로 구성되고,
    상기 바닥부는 상기 측벽부의 제 2 질소 포함 전이 금속막으로부터 연장되는 질소 포함 전이 금속막으로 구성되며,
    상기 측벽부의 전이 금속막과 상기 전이 금속 실리사이드의 전이 금속 성분은 서로 동일한 것을 특징으로 하는 MIM 캐패시터.
  14. 제 13 항에 있어서, 상기 제 1 질소 포함 전이 금속막 및 상기 제 2 질소 포함 전이 금속막은 동일한 물질인 것을 특징으로 하는 MIM 캐패시터.
  15. 제 13 항에 있어서, 상기 제 1 질소 포함 전이 금속막 및 제 2 질소 포함 전이 금속막은 서로 상이한 물질인 것을 특징으로 하는 MIM 캐패시터.
  16. 제 13 항에 있어서, 상기 제 1 및 제 2 질소 포함 전이 금속막은 TiN, TaN, WN 및 CoN 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
  17. 제 13 항에 있어서, 상기 전이 금속막은 상기 제 1 또는 제 2 질소 포함 전이 금속막내의 전이 금속 성분과 동일한 것을 특징으로 하는 MIM 캐패시터.
  18. 반도체 기판;
    상기 반도체 기판상에 형성되는 층간 절연막;
    상기 층간 절연막의 소정 부분에 형성되는 폴리실리콘으로 된 콘택 플러그;
    상기 콘택 플러그와 전기적으로 연결되는 바닥부, 바닥부로부터 수직으로 연장되는 측벽부를 포함하는 하부 전극; 및
    상기 하부 전극의 바닥부와 콘택 플러그 사이에 개재되는 전이 금속 실리사이드막을 포함하며,
    상기 하부 전극의 측벽부는 제 1 질소 포함 전이 금속막으로 된 스페이서와, 상기 스페이서 표면에 순차적으로 형성되는 제 2 및 제 3 질소 포함 전이 금속막으로 구성되고,
    상기 바닥부는 상기 측벽부의 제 3 질소 포함 전이 금속막으로부터 연장되는 질소 포함 전이 금속막으로 구성되며,
    상기 제 2 질소 포함 전이 금속막의 전이 금속 성분과 상기 전이 금속 실리사이드의 전이 금속 성분은 서로 동일한 것을 특징으로 하는 MIM 캐패시터.
  19. 제 18 항에 있어서, 상기 제 1 내지 제 3 질소 포함 전이 금속막 모두 동일한 물질인 것을 특징으로 하는 MIM 캐패시터.
  20. 제 18 항에 있어서, 상기 제 1 내지 제 3 질소 포함 전이 금속막은 서로 다른 물질인 것을 특징으로 하는 MIM 캐패시터.
  21. 제 18 항에 있어서, 상기 제 1 내지 제 3 질소 포함 전이 금속막은 TiN, TaN, WN 및 CoN 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
  22. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 소정 부분에 폴리실리콘막으로 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그 및 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 순차적으로 적층하는 단계;
    상기 콘택 플러그 표면이 노출되도록 몰드 산화막 및 에치 스톱퍼를 식각하여 하부 전극 영역을 형성하는 단계; 및
    상기 하부 전극 영역에, 바닥부 및 바닥부로부터 연장되는 측벽부를 포함하며 그 표면이 질소 포함 전이 금속막으로 구성되고 측벽에 비해 바닥부의 두께가 얇은 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  23. 제 22 항에 있어서, 상기 하부 전극을 형성하는 단계는,
    상기 하부 전극 영역의 양측벽에 제 1 질소 포함 전이 금속막으로 된 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 하부 전극 영역 표면 및 몰드 산화막 상부에 전이 금속막을 증착하여 노출된 콘택 플러그 표면에 전이 금속 실리사이드막을 형성하는 단계;
    상기 전이 금속막 및 상기 전이 금속 실리사이드막 표면에 제 2 질소 포함 전이 금속막을 증착하는 단계; 및
    상기 제 2 질소 포함 전이 금속막 및 전이 금속막을 상기 몰드 산화막 표면이 노출되도록 평탄화하여, 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  24. 제 23 항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 하부 전극 영역 및 몰드 산화막 상부에 제 1 질소 포함 전이 금속막을 500 내지 700℃의 온도에서 CVD 방식으로 증착하는 단계; 및
    상기 제 1 질소 포함 전이 금속막을 비등방성 건식 식각하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  25. 제 23 항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 하부 전극 영역 및 몰드 산화막 상부에 제 1 질소 포함 전이 금속막을 300 내지 600℃의 온도에서 ALD 방식으로 증착하는 단계; 및
    상기 제 1 질소 포함 전이 금속막을 비등방성 건식 식각하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  26. 제 23 항에 있어서, 상기 전이 금속막은 500 내지 700℃의 온도에서 CVD 방식으로 형성하여, 상기 전이 금속막 증착과 동시에 상기 폴리실리콘 콘택 플러그 표면에 전이 금속 실리사이드막을 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  27. 제 24 항에 있어서, 상기 전이 금속막을 증착하는 단계와, 상기 제 2 질소 포함 전이 금속막을 증착하는 단계 사이에, 상기 전이 금속막을 질소 포함 전이 금속막으로 상변이시키는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  28. 제 27 항에 있어서, 상기 전이 금속막을 상변이시키는 단계는,
    상기 전이 금속막을 질소 포함 가스 분위기에서 열처리하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  29. 제 27 항에 있어서, 상기 전이 금속막을 상변이시키는 단계는,
    상기 전이 금속막을 질소 포함 가스 분위기에서 플라즈마 처리하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  30. 제 27 항에 있어서, 상기 제 2 질소 포함 전이 금속막을 증착하는 단계와, 상기 전이 금속막을 상변이시키는 단계는 인 시튜로 진행하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  31. 제 27 항에 있어서, 상기 제 2 질소 포함 전이 금속막을 증착하는 단계와, 상기 전이 금속막을 상변이시키는 단계는 익스 시튜로 진행하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  32. 제 23 항에 있어서, 상기 전이 금속막을 증착하는 단계와, 상기 제 2 질소 포함 전이 금속막을 증착하는 단계는 인 시튜로 진행하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  33. 제 27 항에 있어서, 상기 전이 금속막을 증착하는 단계와, 제 2 질소 포함 전이 금속막을 증착하는 단계는 익스 시튜로 진행하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  34. 제 23 항에 있어서, 상기 제 1 및 제 2 질소 포함 전이 금속막은 TiN, TaN, WN 및 CoN 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  35. 제 23 항에 있어서, 상기 전이 금속막은 Ti, Ta, W 및 Co 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  36. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 소정 부분에 폴리실리콘막으로 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그 및 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 순차적으로 적층하는 단계;
    상기 콘택 플러그 표면이 노출되도록 몰드 산화막 및 에치 스톱퍼를 식각하여 하부 전극 영역을 형성하는 단계;
    상기 하부 전극 영역의 양측벽에 제 1 질소 포함 전이 금속막으로 된 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 하부 전극 영역 표면 및 몰드 산화막 상부에, 전이 금속막을 실리콘과 반응하는 온도 이상에서 증착하여, 증착과 동시에 노출된 콘택 플러그 표면에 전이 금속 실리사이드막을 형성하는 단계; 및
    상기 전이 금속막 및 상기 전이 금속 실리사이드막 표면에 제 2 질소 포함 전이 금속막을 증착하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  37. 제 36 항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 하부 전극 영역 및 몰드 산화막 상부에 제 1 질소 포함 전이 금속막을 500 내지 700℃의 온도에서 CVD 방식으로 증착하는 단계; 및
    상기 제 1 질소 포함 전이 금속막을 비등방성 건식 식각하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  38. 제 36 항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 하부 전극 영역 및 몰드 산화막 상부에 제 1 질소 포함 전이 금속막을 300 내지 600℃의 온도에서 ALD 방식으로 증착하는 단계; 및
    상기 제 1 질소 포함 전이 금속막을 비등방성 건식 식각하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  39. 제 36 항에 있어서, 상기 전이 금속막은 600 내지 700℃의 온도에서 CVD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  40. 제 36 항에 있어서, 상기 전이 금속막을 증착하는 단계와, 상기 제 2 질소 포함 전이 금속막을 증착하는 단계는 인시튜로 진행하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  41. 제 36 항에 있어서, 상기 제 1 및 제 2 질소 포함 전이 금속막은 TiN, TaN, WN 및 CoN 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  42. 제 36 항에 있어서, 상기 전이 금속막은 Ti, Ta, W 및 Co 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  43. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 소정 부분에 폴리실리콘막으로 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그 및 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 순차적으로 적층하는 단계;
    상기 콘택 플러그 표면이 노출되도록 몰드 산화막 및 에치 스톱퍼를 식각하여 하부 전극 영역을 형성하는 단계;
    상기 하부 전극 영역의 양측벽에 제 1 질소 포함 전이 금속막으로 된 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 하부 전극 영역 표면 및 몰드 산화막 상부에, 전이 금속막을 실리콘과 반응하는 온도 이상에서 증착하여, 증착과 동시에 노출된 콘택 플러그 표면에 전이 금속 실리사이드막을 형성하는 단계;
    상기 전이 금속막을 질소 포함 전이 금속막으로 상변이시키는 단계; 및
    상기 상변이된 질소 포함 전이 금속막 및 상기 전이 금속 실리사이드막 표면 에 제 2 질소 포함 전이 금속막을 증착하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  44. 제 43 항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 하부 전극 영역 및 몰드 산화막 상부에 제 1 질소 포함 전이 금속막을 500 내지 700℃의 온도에서 CVD 방식으로 증착하는 단계; 및
    상기 제 1 질소 포함 전이 금속막을 비등방성 건식 식각하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  45. 제 43 항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 하부 전극 영역 및 몰드 산화막 상부에 제 1 질소 포함 전이 금속막을 300 내지 600℃의 온도에서 ALD 방식으로 증착하는 단계; 및
    상기 제 1 질소 포함 전이 금속막을 비등방성 건식 식각하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  46. 제 43 항에 있어서, 상기 전이 금속막은 600 내지 700℃의 온도에서 CVD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  47. 제 43 항에 있어서, 상기 전이 금속막을 상변이시키는 단계는,
    상기 전이 금속막을 질소 포함 가스 분위기에서 열처리하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  48. 제 43 항에 있어서, 상기 전이 금속막을 상변이시키는 단계는,
    상기 전이 금속막을 질소 포함 가스 분위기에서 플라즈마 처리하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  49. 제 43 항에 있어서, 상기 제 2 질소 포함 전이 금속막을 증착하는 단계와, 상기 전이 금속막을 증착하는 단계는 익스 시튜로 진행하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  50. 제 43 항에 있어서, 상기 제 1 및 제 2 질소 포함 전이 금속막은 TiN, TaN, WN 및 CoN 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  51. 제 43 항에 있어서, 상기 전이 금속막은 Ti, Ta, W 및 Co 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
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