JP2003051549A - Ｆｅｏｌキャパシタおよびその製造方法 - Google Patents

Ｆｅｏｌキャパシタおよびその製造方法

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electrode
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Douglas A Buchanan
ダグラス・エイ・ブキャナン
Eduard A Cartier
エデュアルド・エイ・カルティエ
Douglas D Coolbaugh
ダグラス・ディー・クールボー
Evgeni P Gousev
エフゲニ・ピー・ゴウセフ
Harald F Okorn-Schmidt
ハラルド・エフ・オコーン−シュミット
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Abstract

(57)【要約】 【課題】 誘電率ｋが約８超の高誘電率（high-k) 誘電
体をキャパシタ構造体中に組み込むことのできる、ポリ
シリコン−ポリシリコン型キャパシタやＭＩＳ型キャパ
シタなどのＦＥＯＬキャパシタとその製造方法を提供す
る。 【解決手段】 まず、Ｓｉ含有基板１０中に下部電極１
２をイオン打ち込みで形成する。次いで、下部電極１２
の少なくとも一部の上に誘電率が約８．０超の高誘電率
誘電体１４を形成する。次いで、高誘電率誘電体１４上
にバイポーラ・デバイスの真性ベース・ポリシリコン層
から成る被ドープＳｉ含有電極１６を形成する。以上の
工程を経て、ＭＩＳ型キャパシタが得られる。本発明に
係る方法によれば、直列抵抗の小さな上部電極と下部電
極を備え単位面積当りの容量値の大きな、高周波応答特
性の良好なＦＥＯＬキャパシタが得られる。本発明に係
る方法によれば、チップ・サイズを大幅に削減すること
ができる。特に、大面積のキャパシタが使われるアナロ
グおよび混合信号の用途において、チップ・サイズを大
幅に削減することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、Ｓｉ含有電極と誘電率が８．０超の高誘電率
（すなわちhigh-k）誘電体材料とを備えたポリシリコン
−ポリシリコン（すなわちポリ−ポリ）型キャパシタや
ＭＩＳ（metal-insulator-silicon:金属−絶縁物−シリ
コン) 型キャパシタなどのＦＥＯＬ（front-end-of the
line)キャパシタに関する。また、本発明は、デバイス
の単位面積当りの容量値を最適化することのできる、本
発明に係るＦＥＯＬキャパシタの製造方法も提供する。
この最適化によって、半導体チップのサイズを大幅に縮
小することが可能になる。
【０００２】
【従来の技術】高密度回路では、ＤＲＡＭ（動的ランダ
ム・アクセス・メモリ）中のキャパシタ、トランジスタ
のゲート誘電体、デカップリング・キャパシタなどに誘
電体材料を用いている。これらの構造体中の誘電体は、
通常、二酸化シリコン（すなわちＳｉＯ2)、窒化シリコ
ン（すなわちＳｉ3 Ｎ4)、あるいは、これらの組み合わ
せである。これらの誘電体の比誘電率（すなわちｋ）
は、約８．０以下である。（以下、慣例に従い、比誘電
率を単に誘電率という。）
【０００３】キャパシタの場合、開発の主眼は、直列抵
抗の小さな上部電極と下部電極を備え単位面積当りの容
量値の大きなデバイスを形成して高周波に対する応答性
を高める点に置かれる。単位面積当りの容量値の大きな
デバイスを形成するには、（約２０ｎｍ以下の）薄い誘
電体材料を使う必要がある。しかし、既存の薄い低誘電
率（low-k)誘電体は、デバイスの漏れ電流を招くので、
今日のデバイスに使用するのは望ましくない。さらに、
ＣＶＤ（chemical vapor deposition:化学気相堆積) 堆
積あるいは熱形成する低誘電率の誘電体が薄くなるのに
つれて、信頼性制約に適合するのがますます困難になり
つつある。したがって、既存の低誘電率誘電体に代わ
り、上述した漏れ電流問題を起こさない誘電体が、半導
体産業界で引き続き求められている。
【０００４】ポリ−ポリ型キャパシタやＭＩＳ型キャパ
シタなどのＦＥＯＬキャパシタの場合、（誘電率〔ｋ〕
が約８超の）高誘電率（high-k) 誘電体をキャパシタ構
造に組み込むのは、困難である。なぜなら、シリコン含
有電極に高誘電率誘電体をを堆積するには、（通常、６
００°Ｃ超の）高い堆積温度を必要とするからである。
そのような高い堆積温度では、シリコン層中に界面層が
形成されるので、デバイス性能が低下する。さらに、粒
界漏れ電流経路が形成されるとともに障壁高さが低くな
るので、デバイスの信頼性がきわめて低くなる。
【０００５】従来技術の上述した難点に鑑（かんが）
み、直列抵抗の小さな上部電極と下部電極を備え単位面
積当りの容量値の大きなＦＥＯＬキャパシタの製造方法
が求められている。さらに、従来技術のＦＥＯＬキャパ
シタと比べて信頼性、漏れ電流、および安定性が改善さ
れた、薄い高誘電率誘電体を備えたＦＥＯＬキャパシタ
を開発することが求められている。
【０００６】
【発明が解決しようとする課題】本発明の目的は、直列
抵抗の小さな上部電極と下部電極を備え単位面積当りの
容量値が大きく高周波応答特性が良好な、ポリ−ポリ型
キャパシタやＭＩＳ型キャパシタなどのＦＥＯＬキャパ
シタを提供することである。
【０００７】本発明の他の目的は、漏れ電流問題やデバ
イスの不信頼性を引き起こさない、薄い高誘電率誘電体
を備えたＦＥＯＬキャパシタを提供することである。
【０００８】本発明の他の目的は、既存のＢｉＣＭＯＳ
（バイポーラ型相補性金属−酸化物−半導体）プロセス
・スキームにおいて実現するのが容易な方法を用いてＦ
ＥＯＬキャパシタを提供することである。
【０００９】本発明の他の目的は、大面積のキャパシタ
が使われるアナログおよび混合信号の用途において特に
重要な、チップ・サイズの大幅削減を実現できる方法を
用いてＦＥＯＬキャパシタを提供することである。
【００１０】
【課題を解決するための手段】本発明の上記目的および
他の目的ならびに利点を得るには、次に示す２つの方法
を用いる。これら２つの方法は、Ｓｉ含有下部電極上へ
の高誘電率誘電体の形成、および、（約１×１０19原子
／ｃｍ3 以上の）高濃度にドープしたＳｉ含有上部電極
の形成を含んでいる。
【００１１】具体的には、本発明の一側面において、
（ａ）Ｓｉ含有基板中に下部電極をイオン打ち込みする
工程と、（ｂ）前記下部電極の少なくとも一部の上に誘
電率が約８．０超の高誘電率（high-k) 誘電体を形成す
る工程と、（ｃ）前記高誘電率誘電体上にバイポーラ・
デバイスの真性ベース・ポリシリコン層から成る被ドー
プＳｉ含有電極を形成する工程を備えたＢｉＣＭＯＳま
たはＣＭＯＳ集積化方式を用いてＭＩＳ型キャパシタを
提供する。
【００１２】上記方法によってバイポーラ・デバイスと
ともに集積化するＭＩＳ型キャパシタは、Ｓｉ含有基板
の表面にイオン打ち込みされた下部電極と、前記イオン
打ち込みされた下部電極の一部の上に形成された誘電率
が約８超の高誘電率誘電体と、前記高誘電率誘電体上に
形成された被ドープＳｉ含有電極とを備え、前記被ドー
プＳｉ含有電極が、バイポーラ・デバイスの真性ベース
・ポリシリコン層から成るように構成する。
【００１３】本発明の別の側面は、（ａ）少なくとも分
離領域上にベース・ポリシリコン層を形成する工程と、
（ｂ）分離領域の少なくとも一部の上に誘電率が約８．
０超の高誘電率誘電体を形成する工程と、（ｃ）前記高
誘電率誘電体上にバイポーラ・デバイスの真性ベース・
ポリシリコン層から成る被ドープＳｉ含有電極を形成す
る工程を備えたＢｉＣＭＯＳプロセス・スキームを用い
てポリ−ポリ型キャパシタを製造する方法に関する。
【００１４】上記の諸工程によって得られるポリ−ポリ
型キャパシタは、Ｓｉ含有基板中に存在する分離領域上
に形成された下部ポリシリコン電極と、前記イオン打ち
込みされた下部電極の一部の上に形成された誘電率が約
８超の高誘電率誘電体と、前記高誘電率誘電体上に形成
された被ドープＳｉ含有電極とを備え、前記被ドープＳ
ｉ含有電極が、バイポーラ・デバイスの真性ベース・ポ
リシリコン層から成る構成を有する。
【００１５】上述した本発明の両側面において、Ｓｉ含
有の上部電極は、バイポーラ・デバイスの真性ベース・
ポリシリコン層でもあるが、ポリＳｉＧｅを用いて形成
してもよい。
【００１６】
【発明の実施の形態】以下、高誘電率（high-k) 誘電体
を備えたＦＥＯＬキャパシタを提供する本発明を、図面
を参照して詳細に説明する。留意点を挙げると、図面に
おいて、同一のおよび／または対応する構成要素には、
同一の参照番号が付してある。（「Ａおよび／または
Ｂ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）さら
に留意点を挙げると、図面には、デバイスの、ＦＥＯＬ
キャパシタを形成すべき部分だけが示してある。説明を
簡易にするために、バイポーラ・デバイス領域とデバイ
ス・トランジスタを含む領域は示してない。しかし、当
業者が容易に気付くように、図示するキャパシタ領域に
隣接する領域に、バイポーラ・デバイスとデバイス・ト
ランジスタが形成されている。
【００１７】まず、本発明に係るＭＩＳ型キャパシタ構
造体の形成を説明する図１〜図５を参照する。具体的に
は、図１は、Ｓｉ含有基板１０の表面に下部電極１２を
形成したのちのＳｉ含有基板１０の一部（すなわちＦＥ
ＯＬキャパシタを形成すべきデバイス領域）を示す図で
ある。図１に示す構造体は当業者にとって周知の既存の
材料から成るとともに、同構造体を形成するのに既存の
ＢｉＣＭＯＳまたはＣＭＯＳ工程を用いている。
【００１８】Ｓｉ含有基板１０としては、任意のＳｉ含
有半導体材料を用いるうる。たとえば、Ｓｉ、ＳｉＧ
ｅ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅ、ポリシリコン、ＳＯ
Ｉ（シリコン・オン・インシュレータ）、あるいは、こ
れらの組み合わせ、たとえば、Ｓｉ基板上に形成したポ
リシリコン層などを用いうる。好ましいＳｉ含有基板
は、Ｓｉ基板とポリシリコン基板である。Ｓｉ含有基板
には、その中に形成した様々な能動デバイスおよび／ま
たは様々な分離領域を備えうる。説明を簡明にするため
に、図１には能動デバイスおよび／または分離領域は示
してないけれども、参照番号１０によってそれらが含ま
れることを意味している。Ｓｉ含有基板は、その上に形
成するデバイスの型に応じてｐ型またはｎ型になる。
【００１９】図１に示す実施形態では、Ｓｉ含有基板１
０中への下部電極１２の形成は、大ドーズ量のリーチス
ルー領域形成用のイオン打ち込みプロセスを用いて行な
う。このイオン打ち込みプロセスは、通常、ＢｉＣＭＯ
Ｓプロセスでバイポーラ構造のリーチスルー領域を形成
するのに使用するものである。このイオン打ち込みプロ
セスに続けて、既存の活性化アニール・プロセスを実行
する。あるいは、活性化アニール・プロセスは、本発明
に係る方法のもっと後方の段階でを実行してもよい。活
性化アニール・プロセスにおいては、キャパシタの下部
電極と上部電極、および、構造中に存在する他のすべて
の拡散領域を１回のアニール工程で活性化する。たった
１回のアニール工程を用いてすべての打ち込み領域を活
性化することは、本発明ではきわめて好ましい。なぜな
ら、これにより、プロセス全体のサーマル・バジェット
（ウェーハに加える温度の時間積分値）を小さくできる
からである。
【００２０】大ドーズ量のリーチスルー領域形成用イオ
ン打ち込みは、約１×１０19原子／ｃｍ3 のドーパント
濃度の高濃度領域を形成しうるドーズ量でｎ型またはｐ
型のドーパントを打ち込むことにより行なう。このイオ
ン打ち込みプロセスで使う条件は、通常のものであり、
当業者にとって周知である。
【００２１】上述したように、イオン打ち込みプロセス
に続けて、イオン打ち込み領域に活性化アニール・プロ
セスを施す。この活性化アニール・プロセスは、通常、
Ｈｅ、Ａｒ、Ｎ2 などの不活性ガス中、または、形成ガ
ス中で実行する。この活性化アニール・プロセスは、既
存のＲＴＡ（rapid thermal annealing:急速熱処理)ま
たは既存のファーネス（炉）アニールを用いて実行す
る。その際、単一の温度、または、様々な立ち上がり立
ち下がり温度サイクルのどちらを用いてもよい。再度強
調すると、この活性化アニール工程は、上部電極の形成
後に実行してもよい。
【００２２】次に、図２に示すように、下部電極１２の
少なくとも一部の上に高誘電率誘電体１４を形成する。
ここで用いる「高誘電率誘電体」なる用語は、誘電率が
８超、好ましくは１０〜５０である誘電体を指してい
る。留意点を挙げると、ここで示すすべての誘電率は、
真空中の誘電率に対する比誘電率のことである。ただ
し、これと異なる旨の記載がある場合はこの限りではな
い。
【００２３】本発明では、次に示すように極めて多様な
高誘電率誘電体を用いることができる（しかし、これら
に限定されない）。すなわち、２元金属酸化物、たとえ
ば、ＴｉＯ2 、Ｔａ2 Ｏ5 、Ａｌ2 Ｏ3 、Ｙ2 Ｏ3 、Ｚ
ｒＯ2 、ＨｆＯ2 、Ｇｄ2 Ｏ 3 、Ｌａ2 Ｏ3 、および、
これら２元金属酸化物のケイ酸塩、アルミン酸塩、オキ
シナイトライド、ならびに、ペロブスカイト型酸化物、
である。また、ここでは、このような高誘電率誘電体の
組み合わせおよび／または多層構造も考慮に入れてい
る。ペロブスカイト型酸化物は、結晶であっても非晶質
であってもよい。
【００２４】高誘電率誘電体として本発明で使用しうる
ペロブスカイト型酸化物には、たとえば、次に示すもの
がある（ただし、これらに限定されない）。すなわち、
チタン酸塩系材料（すなわち、チタン酸バリウム、チタ
ン酸ストロンチウム、チタン酸バリウム・ストロンチウ
ム、チタン酸鉛、チタン酸鉛亜鉛、チタン酸鉛ランタン
亜鉛、チタン酸バリウム亜鉛、および、チタン酸バリウ
ム・ランタン）、ニオブ酸塩系材料またはタンタル酸塩
系材料（たとえば、ニオブ酸鉛マグネシウム、ニオブ酸
リチウム、タンタル酸リチウム、ニオブ酸カリウム、タ
ンタル酸ストロンチウム・アルミニウム、および、ニオ
ブ酸カリウム・タンタル）、タングステン青銅系材料
（たとえば、ニオブ酸バリウム・ストロンチウム、ニオ
ブ酸鉛バリウム、および、ニオブ酸バリウム・チタ
ン）、ならびに、二分子層ペロブスカイト系材料（たと
えば、タンタル酸ストロンチウム・ビスマス、および、
チタン酸ビスマス）である。
【００２５】上述した様々な高誘電率誘電体のうちで
は、２元酸化物すなわちアルミン酸塩の高誘電率誘電体
材料が好ましい。本発明で用いる最も好ましい２元酸化
物は、Ａｌ2 Ｏ3 である。
【００２６】本発明の高誘電率誘電体は、次に示す（し
かし、これらに限定されない）任意の既存の堆積プロセ
スを用いて形成する。すなわち、ＬＰＣＶＤ（low-pres
surechemical vapor deposition: 減圧ＣＶＤ〔化学気
相堆積〕）、ＡＬＣＶＤ（atomic layer CVD: 原子層Ｃ
ＶＤ）、ＲＴＣＶＤ（rapid thermal CVD:急速熱ＣＶ
Ｄ）、プラズマ支援ＣＶＤ、ＰＶＤ（Phisical vapor d
eposition:物理気相堆積）、スパッタリング、めっき、
蒸着、化学分解堆積（chemical solution depositio
n）、その他同様の堆積プロセスである。本発明の一部
の実施形態では、高誘電率誘電体をシリコン上に直接に
堆積している。高誘電率誘電体は、ＳｉＯ2 などの酸化
物、Ｓｉ3 Ｎ4 などの窒化物、または、これらの組み合
わせから成る（約２ｎｍ以下の）層間超薄膜上に堆積す
ることもできる。これらの実施形態では、高誘電率誘電
体の堆積を６００°Ｃ以下の温度で実行するのがきわめ
て望ましい。
【００２７】本発明で用いる高誘電率誘電体の物理的な
厚さは、誘電率と同誘電体を形成する堆積プロセスとに
よって変化しうる。しかし、通常、本発明で用いる高誘
電率誘電体の物理的な厚さは、約５〜約１００ｎｍであ
り、約１０〜約４０ｎｍがきわめて望ましい。
【００２８】本発明の一部の実施形態では、高誘電率誘
電体の堆積工程に続けて堆積後アニールを施して高誘電
率誘電体層の特性を改善している。この堆積後アニール
としては、既存のファーネス・アニールとＲＴＡの両者
を用いることができる。
【００２９】高誘電率誘電体の堆積に続けて、任意実行
事項として、既存のリソグラフィとエッチングを用いて
高誘電率誘電体材料をパターニングしてもよい。リソグ
ラフィ工程には、フォトレジストの塗布、フォトレジス
トのパターニング、および、パターンの現像が含まれ
る。エッチング工程には、ＲＩＥ（reactive-ion etchi
ng: 反応性イオン・エッチング）、イオン・ビーム・エ
ッチング、プラズマ・エッチングなど既存の任意のドラ
イ・エッチングを用いることができる。留意点を挙げる
と、このパターニング工程は、本発明の後方の工程、す
なわち上部電極形成後の工程で実行してもよい。
【００３０】パターニングした（または未パターニング
の）高誘電率誘電体１４の形成に続けて、高誘電率誘電
体１４上に上部電極（ここでは被ドープＳｉ含有電極と
も呼ぶ）１６を形成する。本発明によると、上部電極１
６（図３参照）は、ポリＳｉＧｅを含みうる高濃度にド
ープしたポリシリコン層から成る。「高濃度にドープし
た」なる用語は、約１×１０19原子／ｃｍ3 以上の（ｎ
型またはｐ型の）ドーパント濃度を指している。高ドー
パント濃度にするのは、上部電極の直列抵抗を最小化す
るためである。留意点を挙げると、上部電極１６は、隣
接するバイポーラ・デバイスの真性ベース層と同じ材料
から成る。
【００３１】上部電極１６の形成は、既存の堆積プロセ
スに続けてイオン打ち込みすることにより行なうか、あ
るいは、インサイチュ（in-situ:その場）ドーピング堆
積プロセスによって行なう。ドープした上部電極１６の
形成に続けて、形成した構造体を上述した条件を用いて
アニールする。上部電極１６の厚さは、変化しうるもの
であり、本発明にとって重要ではない。
【００３２】デバイスの活性化に続けて、上部電極１６
と高誘電率誘電体１４を、任意実行事項として、上述し
たパターニング・プロセス、すなわち、リソグラフィと
エッチングを用いてパターニングする。本発明の一部の
実施形態では、エッチングの前に、形成中の構造体に対
してアモルファス（非晶質）化工程を実行する。このア
モルファス化工程には、イオン打ち込みなど既存のプロ
セスを用いる。
【００３３】図４は、本発明の別の実施形態を示す図で
ある。この実施形態では、パターニングした高誘電率誘
電体１４とパターニングした上部電極１６の露出した側
壁に任意形成のスペーサ１８を形成する。任意形成のス
ペーサ１８は、酸化物または窒化物などの絶縁材料から
成り、当業者にとって周知の既存のプロセスを用いて形
成する。任意形成のスペーサ１８を形成する際に、本発
明では、たとえば、ＲＴＣＶＤを用いる。
【００３４】本発明では、高誘電率誘電体１４の下およ
び／または上に拡散障壁層２０を形成することも考慮し
ている。すなわち、下部電極１２上および／または高誘
電率誘電体１４上に任意形成の拡散障壁層２０を形成す
る。図５は、下部電極１２上および／または高誘電率誘
電体１４上に拡散障壁層２０を形成した実施形態を示す
図である。留意点を挙げると、図５に示す構造体は、パ
ターニング後のものである。
【００３５】任意形成の拡散障壁層２０は、酸化物、窒
化物、または、オキシナイトライドから成る。任意形成
の拡散障壁層２０を形成した場合、その厚さは、約０．
５〜約２ｎｍである。任意形成の拡散障壁層２０の形成
は、堆積、熱酸化、窒化、または、オキシナイトライド
化など既存のプロセスを用いて行なう。任意形成の拡散
障壁層２０を形成する際に本発明で用いうる好適な堆積
プロセスを次に示す（しかし、それらに限定されな
い）。すなわち、ＣＶＤ、ＲＴＣＶＤ、ＰＥＣＶＤ（pl
asma enhanced CVD:プラズマ増強ＣＶＤ）、その他同様
の堆積プロセスである。本発明に係るＭＩＳ型キャパシ
タ中に任意形成の拡散障壁層を設けると、キャパシタ構
造体の界面の品質、熱安定性、および、拡散障壁特性が
改善される。
【００３６】次に、図６〜図１０を参照する。図６〜図
１０は、本発明のポリ−ポリ型キャパシタを形成する際
に用いる基本製造工程を示す図である。本発明に係るプ
ロセスでは、まず、Ｓｉ含有基板１０中に形成した分離
領域２２の少なくとも一部の上に下部電極１２を形成す
る。この結果、図６に示す構造体が得られる。
【００３７】図６に示す構造体を形成するには、当業者
にとって周知の既存の材料と製造工程を用いる。たとえ
ば、分離領域２２には、ＬＯＣＯＳ分離領域を用いても
よいしトレンチ分離領域を用いてもよい。本発明でＬＯ
ＣＯＳ分離領域を用いる場合、ＬＯＣＯＳ分離領域を形
成する際に、既存の、シリコンの局所酸化を用いる。本
発明でトレンチ分離領域を用いる場合には、次に示す製
造工程を用いてトレンチ分離領域を形成する。すなわ
ち、 （１）Ｓｉ含有基板中にリソグラフィとエッチングを用
いてトレンチを形成する。 （２）酸化物などの誘電体裏地材料で当該トレンチの裏
地付けを行なう。 （３）裏地付けを行なったトレンチをＴＥＯＳ（tetrae
thylorthosilicate:テトラエチルオルソシリケート）な
どのトレンチ誘電体材料で充填（じゅうてん）する。要
すれば、充填したトレンチは、当業者にとって周知の既
存のプロセスを用いて緻（ち）密化してもよい。また、
ＣＭＰ（chemical-mechanical polishing:化学的機械的
研磨）など既存の平坦化プロセスを用いてもよい。
【００３８】バイポーラ・デバイスのベース・ポリシリ
コン層から成る、ポリ−ポリ型キャパシタの下部電極１
２は、ＣＶＤ、プラズマ支援ＣＶＤ、スパッタリング、
蒸着、化学分解堆積、その他同様の堆積プロセスを用い
て形成する。本発明の一実施形態では、下部電極１２は
ポリＳｉＧｅから成る。次いで、キャパシタ領域のベー
ス・ポリシリコン層を、既存のソース／ドレイン・イオ
ン打ち込みプロセスを用い、当業者に周知の打ち込み条
件でドープする。留意点を挙げると、このイオン打ち込
みは、バイポーラ・デバイスを形成したあとで行なう。
【００３９】上述した既存の活性化アニール・プロセス
を実行したのち、下部電極１２の少なくとも一部の上に
高誘電率誘電体１４を形成する。これにより、図７に示
す構造体が得られる。留意点を挙げると、ポリ−ポリ型
キャパシタの高誘電率誘電体の形成には、ＭＩＳ型キャ
パシタの場合について上述した様々な材料とプロセスを
用いることができる。
【００４０】図８は、高誘電率誘電体１４上への上部電
極１６の形成と結果として得られる構造体を示す図であ
る。留意点を挙げると、ポリ−ポリ型キャパシタの上部
電極の形成は、ＭＩＳ型キャパシタの上部電極の形成方
法について上述したのと同様にして行なうことができ
る。したがって、ここでは、ポリ−ポリ型キャパシタの
上部電極の形成方法の説明は割愛する。また、ＭＩＳ型
キャパシタの場合と同様に、ポリ−ポリ型キャパシタの
上部電極にポリＳｉＧｅを用いてもよい。
【００４１】図９は、図８のポリ−ポリ型キャパシタ構
造体のパターニングしたキャパシタの露出した端面に任
意形成のスペーサ１８を設けたものの図である。ＭＩＳ
型キャパシタの場合と同様に、高誘電率誘電体１４と上
部電極１６をエッチングする前に、この実施形態でもア
モルファス化工程を行なってもよい。
【００４２】ポリ−ポリ型キャパシタでも、上述した任
意形成の拡散障壁層２０を高誘電率誘電体１４の下およ
び／または上に形成してもよい。図１０は、下部電極１
２上および高誘電率誘電体１４上に任意形成の拡散障壁
層２０を形成した構造体を示す図である。
【００４３】好適な実施形態について本発明を特に示す
とともに記述したけれども、当業者が理解しうるよう
に、本発明の本旨と範囲のうちで、形状および詳細にお
いて上述した変形および他の変形を行ないうる。したが
って、本発明は、上述したとおりの形態と詳細に限定さ
れず、特許請求の範囲の範囲内のものである。
【００４４】まとめとして以下の事項を開示する。 （１）（ａ）Ｓｉ含有基板中に下部電極をイオン打ち込
みする工程と、（ｂ）前記下部電極の少なくとも一部の
上に誘電率が約８．０超の高誘電率（high-k) 誘電体を
形成する工程と、（ｃ）前記高誘電率誘電体上にバイポ
ーラ・デバイスの真性ベース・ポリシリコン層から成る
被ドープＳｉ含有電極を形成する工程を備えた、金属−
絶縁物−シリコン（ＭＩＳ）型キャパシタの製造方法。 （２）前記工程（ａ）が、大ドーズ量のリーチスルー領
域を形成するすイオン打ち込み工程を含んでおり、この
イオン打ち込み工程が、約１×１０19原子／ｃｍ3 以上
のドーパント濃度の被ドープ領域を形成するものであ
る、上記（１）に記載の方法。 （３）前記イオン打ち込みする工程に続けて、前記下部
電極を不活性ガス中でアニールする、上記（１）に記載
の方法。 （４）前記高誘電率誘電体を、減圧ＣＶＤ、原子層ＣＶ
Ｄ、急速熱ＣＶＤ、プラズマ支援ＣＶＤ、ＰＶＤ、スパ
ッタリング、めっき、蒸着、および、化学分解堆積から
成る群から選択した堆積プロセスで形成する、上記
（１）に記載の方法。 （５）前記高誘電率誘電体が、２元金属酸化物、ケイ酸
塩、アルミン酸塩、２元金属酸化物のオキシナイトライ
ド、または、ペロブスカイト型酸化物から成る、上記
（１）に記載の方法。 （６）前記高誘電率誘電体が、２元金属酸化物、また
は、２元金属酸化物のアルミン酸塩から成る、上記
（５）に記載の方法。 （７）前記高誘電率誘電体が、Ａｌ2 Ｏ3 から成る、上
記（６）に記載の方法。 （８）前記高誘電率誘電体の厚さが、約５〜約１００ｎ
ｍである、上記（１）に記載の方法。 （９）前記高誘電率誘電体を形成する前の前記下部電極
上に、前記高誘電率誘電体上に、または、前記高誘電率
誘電体を形成する前の前記下部電極上、および、前記高
誘電率誘電体上に拡散障壁層を形成する、上記（１）に
記載の方法。 （１０）前記工程（ｃ）を実行したのち、前記高誘電率
誘電体および前記被ドープＳｉ含有電極をパターニング
する、上記（１）に記載の方法。 （１１）前記パターニングが、リソグラフィおよびエッ
チングを含む、上記（１０）に記載の方法。 （１２）前記被ドープＳｉ含有電極が、ポリＳｉＧｅか
ら成る、上記（１）に記載の方法。 （１３）前記被ドープＳｉ含有電極を、堆積およびイオ
ン打ち込み、または、インサイチュ・ドーピング堆積プ
ロセスによって形成する、上記（１）に記載の方法。 （１４）前記パターニングした高誘電率誘電体および前
記パターニングした被ドープＳｉ含有電極の露出した側
壁に、スペーサを形成する、上記（１０）に記載の方
法。 （１５）前記リソグラフィ工程に、アモルファス化工程
が続く、上記（１１）に記載の方法。 （１６）Ｓｉ含有基板の表面にイオン打ち込みされた下
部電極と、前記イオン打ち込みされた下部電極の一部の
上に形成された誘電率が約８超の高誘電率誘電体と、前
記高誘電率誘電体上に形成された被ドープＳｉ含有電極
とを備え、前記被ドープＳｉ含有電極が、バイポーラ・
デバイスの真性ベース・ポリシリコン層から成る、バイ
ポーラ・デバイスとともに集積化されたＭＩＳ型キャパ
シタ。 （１７）前記高誘電率誘電体が、２元金属酸化物、ケイ
酸塩、アルミン酸塩、２元金属酸化物のオキシナイトラ
イド、または、ペロブスカイト型酸化物から成る、上記
（１６）に記載のＭＩＳ型キャパシタ。 （１８）前記高誘電率誘電体が、２元金属酸化物、また
は、２元金属酸化物のアルミン酸塩から成る、上記（１
７）に記載のＭＩＳ型キャパシタ。 （１９）前記高誘電率誘電体が、Ａｌ2 Ｏ3 から成る、
上記（１８）に記載のＭＩＳ型キャパシタ。 （２０）前記被ドープＳｉ含有電極が、ポリＳｉＧｅか
ら成る、上記（１６）に記載のＭＩＳ型キャパシタ。 （２１）前記高誘電率誘電体および前記被ドープＳｉ含
有電極の露出したすべての側壁に、スペーサが設けられ
ている、上記（１６）に記載のＭＩＳ型キャパシタ。 （２２）前記下部電極と前記高誘電率誘電体との間に、
前記高誘電率誘電体と前記被ドープＳｉ含有電極と間
に、または、前記下部電極と前記高誘電率誘電体との
間、および、前記高誘電率誘電体と前記被ドープＳｉ含
有電極と間に、拡散障壁層が設けられている、上記（１
６）に記載のＭＩＳ型キャパシタ。 （２３）（ａ）少なくとも分離領域上にベース・ポリシ
リコン層を形成する工程と、（ｂ）分離領域の少なくと
も一部の上に誘電率が約８．０超の高誘電率誘電体を形
成する工程と、（ｃ）前記高誘電率誘電体上にバイポー
ラ・デバイスの真性ベース・ポリシリコン層から成る被
ドープＳｉ含有電極を形成する工程を備えたポリ−ポリ
型キャパシタの製造方法。 （２４）前記分離領域が、シリコン局所酸化領域、また
は、トレンチ分離領域である、上記（２３）に記載の方
法。 （２５）前記ベース・ポリシリコン層を、ＣＶＤ、プラ
ズマ支援ＣＶＤ、スパッタリング蒸着、および、化学分
解堆積から成る群から選択した堆積プロセスで形成す
る、上記（２３）に記載の方法。 （２６）前記ベース・ポリシリコン層を、イオン打ち込
みによってドープする、上記（２３）に記載の方法。 （２７）前記ベース・ポリシリコン層が、ポリＳｉＧｅ
から成る、上記（２３）に記載の方法。 （２８）前記高誘電率誘電体を、減圧ＣＶＤ、原子層Ｃ
ＶＤ、急速熱ＣＶＤ、プラズマ支援ＣＶＤ、ＰＶＤ、ス
パッタリング、めっき、蒸着、および、化学分解堆積か
ら成る群から選択した堆積プロセスで形成する、上記
（２３）に記載の方法。 （２９）前記高誘電率誘電体が、２元金属酸化物、ケイ
酸塩、アルミン酸塩、２元金属酸化物のオキシナイトラ
イド、または、ペロブスカイト型酸化物から成る、上記
（２３）に記載の方法。 （３０）前記高誘電率誘電体が、２元金属酸化物、また
は、２元金属酸化物のアルミン酸塩から成る、上記（２
９）に記載の方法。 （３１）前記高誘電率誘電体が、Ａｌ2 Ｏ3 から成る、
上記（３０）に記載の方法。 （３２）前記高誘電率誘電体の厚さが、約５〜約１００
ｎｍである、上記（２３）に記載の方法。 （３３）前記高誘電率誘電体を形成する前の前記下部電
極上に、前記高誘電率誘電体上に、または、前記高誘電
率誘電体を形成する前の前記下部電極上、および、前記
高誘電率誘電体上に拡散障壁層を形成する、上記（２
３）に記載の方法。 （３４）前記工程（ｃ）を実行したのち、前記高誘電率
誘電体および前記被ドープＳｉ含有電極をパターニング
する、上記（２３）に記載の方法。 （３５）前記パターニングが、リソグラフィおよびエッ
チングを含む、上記（３４）に記載の方法。 （３６）前記被ドープＳｉ含有電極が、ポリＳｉＧｅか
ら成る、上記（２３）に記載の方法。 （３７）前記被ドープＳｉ含有電極を、堆積およびイオ
ン打ち込み、または、インサイチュ・ドーピング堆積プ
ロセスによって形成する、上記（２３）に記載の方法。 （３８）前記パターニングした高誘電率誘電体および前
記パターニングした被ドープＳｉ含有電極の露出した側
壁に、スペーサを形成する、上記（３４）に記載の方
法。 （３９）前記リソグラフィ工程に、アモルファス化工程
が続く、上記（３５）に記載の方法。 （４０）Ｓｉ含有基板中に存在する分離領域上に形成さ
れた下部ポリシリコン電極と、前記イオン打ち込みされ
た下部電極の一部の上に形成された誘電率が約８超の高
誘電率誘電体と、前記高誘電率誘電体上に形成された被
ドープＳｉ含有電極とを備え、前記被ドープＳｉ含有電
極が、バイポーラ・デバイスの真性ベース・ポリシリコ
ン層から成る、ポリ−ポリ型キャパシタ。 （４１）前記下部ポリシリコン電極が、ポリＳｉＧｅか
ら成る、上記（４０）に記載のポリ−ポリ型キャパシ
タ。 （４２）前記高誘電率誘電体が、２元金属酸化物、ケイ
酸塩、アルミン酸塩、２元金属酸化物のオキシナイトラ
イド、または、ペロブスカイト型酸化物から成る、上記
（４０）に記載のポリ−ポリ型キャパシタ。 （４３）前記高誘電率誘電体が、２元金属酸化物、また
は、２元金属酸化物のアルミン酸塩から成る、上記（４
２）に記載のポリ−ポリ型キャパシタ。 （４４）前記高誘電率誘電体が、Ａｌ2 Ｏ3 から成る、
上記（４３）に記載のポリ−ポリ型キャパシタ。 （４５）前記被ドープＳｉ含有電極が、ポリＳｉＧｅか
ら成る、上記（４０）に記載のポリ−ポリ型キャパシ
タ。 （４６）前記高誘電率誘電体および前記被ドープＳｉ含
有電極の露出したすべての側壁に、スペーサが設けられ
ている、上記（４０）に記載のポリ−ポリ型キャパシ
タ。 （４７）前記下部電極と前記高誘電率誘電体との間に、
前記高誘電率誘電体と前記被ドープＳｉ含有電極と間
に、または、前記下部電極と前記高誘電率誘電体との
間、および、前記高誘電率誘電体と前記被ドープＳｉ含
有電極と間に、拡散障壁層が設けられている、上記（４
０）に記載のポリ−ポリ型キャパシタ。
【図面の簡単な説明】
【図１】 本発明に係るＭＩＳ型キャパシタの、製造工
程における断面図である。
【図２】 本発明に係るＭＩＳ型キャパシタの、製造工
程における断面図である。
【図３】 本発明に係るＭＩＳ型キャパシタの、製造工
程における断面図である。
【図４】 本発明に係るＭＩＳ型キャパシタの、製造工
程における断面図である。
【図５】 本発明に係るＭＩＳ型キャパシタの、製造工
程における断面図である。
【図６】 本発明に係るポリ−ポリ型キャパシタの、製
造工程における断面図である。
【図７】 本発明に係るポリ−ポリ型キャパシタの、製
造工程における断面図である。
【図８】 本発明に係るポリ−ポリ型キャパシタの、製
造工程における断面図である。
【図９】 本発明に係るポリ−ポリ型キャパシタの、製
造工程における断面図である。
【図１０】 本発明に係るポリ−ポリ型キャパシタの、
製造工程における断面図である。
【符号の説明】
１０ Ｓｉ含有基板 １２ 下部電極 １４ 高誘電率誘電体 １６ 上部電極 １８ スペーサ ２０ 拡散障壁層 ２２ 分離領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 27/06 29/73 (72)発明者 アーン・ダブリュー・バランタイン アメリカ合衆国 ニューヨーク州 12151、 ラウンド レーク、コーベル アベニュー 25 (72)発明者 ダグラス・エイ・ブキャナン アメリカ合衆国 ニューヨーク州 10567、 コートランド メイナー、イースト コー ズウエイ 10 (72)発明者 エデュアルド・エイ・カルティエ ベルギー国 ルーベン、ティーンセベスト 70、ビー3000 (72)発明者 ダグラス・ディー・クールボー アメリカ合衆国 バーモント州 05452、 エセックス ジャンクション、セージ サ ークル 21 (72)発明者 エフゲニ・ピー・ゴウセフ アメリカ合衆国 ニューヨーク州 10548、 マホパック、レイブン ロード 10 (72)発明者 ハラルド・エフ・オコーン−シュミット アメリカ合衆国 ニューヨーク州、プット ナム バレー、ウエスト アベニュー 27 Ｆターム(参考） 5F003 AZ03 BB07 BB08 BJ18 BM01 BM06 BP42 5F038 AC03 AC05 AC15 AC16 AC17 AC18 EZ02 EZ06 EZ13 EZ14 EZ15 EZ17 EZ20 5F048 AC05 AC10 BA14 BA16 BG12 BG13 CA00 CA14 5F082 BA26 BC13 CA01 CA07 EA09 EA27 EA45

Claims (47)

    【特許請求の範囲】
  1. 【請求項１】（ａ）Ｓｉ含有基板中に下部電極をイオン
    打ち込みする工程と、 （ｂ）前記下部電極の少なくとも一部の上に誘電率が約
    ８．０超の高誘電率（high-k) 誘電体を形成する工程
    と、 （ｃ）前記高誘電率誘電体上にバイポーラ・デバイスの
    真性ベース・ポリシリコン層から成る被ドープＳｉ含有
    電極を形成する工程を備えた、金属−絶縁物−シリコン
    （ＭＩＳ）型キャパシタの製造方法。
  2. 【請求項２】前記工程（ａ）が、 大ドーズ量のリーチスルー領域を形成するすイオン打ち
    込み工程を含んでおり、 このイオン打ち込み工程が、約１×１０19原子／ｃｍ3
    以上のドーパント濃度の被ドープ領域を形成するもので
    ある、請求項１に記載の方法。
  3. 【請求項３】前記イオン打ち込みする工程に続けて、前
    記下部電極を不活性ガス中でアニールする、請求項１に
    記載の方法。
  4. 【請求項４】前記高誘電率誘電体を、 減圧ＣＶＤ、原子層ＣＶＤ、急速熱ＣＶＤ、プラズマ支
    援ＣＶＤ、ＰＶＤ、スパッタリング、めっき、蒸着、お
    よび、化学分解堆積から成る群から選択した堆積プロセ
    スで形成する、請求項１に記載の方法。
  5. 【請求項５】前記高誘電率誘電体が、２元金属酸化物、
    ケイ酸塩、アルミン酸塩、２元金属酸化物のオキシナイ
    トライド、または、ペロブスカイト型酸化物から成る、
    請求項１に記載の方法。
  6. 【請求項６】前記高誘電率誘電体が、２元金属酸化物、
    または、２元金属酸化物のアルミン酸塩から成る、請求
    項５に記載の方法。
  7. 【請求項７】前記高誘電率誘電体が、Ａｌ2 Ｏ3 から成
    る、請求項６に記載の方法。
  8. 【請求項８】前記高誘電率誘電体の厚さが、約５〜約１
    ００ｎｍである、請求項１に記載の方法。
  9. 【請求項９】前記高誘電率誘電体を形成する前の前記下
    部電極上に、 前記高誘電率誘電体上に、 または、 前記高誘電率誘電体を形成する前の前記下部電極上、お
    よび、前記高誘電率誘電体上に拡散障壁層を形成する、
    請求項１に記載の方法。
  10. 【請求項１０】前記工程（ｃ）を実行したのち、 前記高誘電率誘電体および前記被ドープＳｉ含有電極を
    パターニングする、請求項１に記載の方法。
  11. 【請求項１１】前記パターニングが、リソグラフィおよ
    びエッチングを含む、請求項１０に記載の方法。
  12. 【請求項１２】前記被ドープＳｉ含有電極が、ポリＳｉ
    Ｇｅから成る、請求項１に記載の方法。
  13. 【請求項１３】前記被ドープＳｉ含有電極を、堆積およ
    びイオン打ち込み、または、インサイチュ・ドーピング
    堆積プロセスによって形成する、請求項１に記載の方
    法。
  14. 【請求項１４】前記パターニングした高誘電率誘電体お
    よび前記パターニングした被ドープＳｉ含有電極の露出
    した側壁に、スペーサを形成する、請求項１０に記載の
    方法。
  15. 【請求項１５】前記リソグラフィ工程に、アモルファス
    化工程が続く、請求項１１に記載の方法。
  16. 【請求項１６】Ｓｉ含有基板の表面にイオン打ち込みさ
    れた下部電極と、 前記イオン打ち込みされた下部電極の一部の上に形成さ
    れた誘電率が約８超の高誘電率誘電体と、 前記高誘電率誘電体上に形成された被ドープＳｉ含有電
    極とを備え、 前記被ドープＳｉ含有電極が、バイポーラ・デバイスの
    真性ベース・ポリシリコン層から成る、バイポーラ・デ
    バイスとともに集積化されたＭＩＳ型キャパシタ。
  17. 【請求項１７】前記高誘電率誘電体が、２元金属酸化
    物、ケイ酸塩、アルミン酸塩、２元金属酸化物のオキシ
    ナイトライド、または、ペロブスカイト型酸化物から成
    る、請求項１６に記載のＭＩＳ型キャパシタ。
  18. 【請求項１８】前記高誘電率誘電体が、２元金属酸化
    物、または、２元金属酸化物のアルミン酸塩から成る、
    請求項１７に記載のＭＩＳ型キャパシタ。
  19. 【請求項１９】前記高誘電率誘電体が、Ａｌ2 Ｏ3 から
    成る、請求項１８に記載のＭＩＳ型キャパシタ。
  20. 【請求項２０】前記被ドープＳｉ含有電極が、ポリＳｉ
    Ｇｅから成る、請求項１６に記載のＭＩＳ型キャパシ
    タ。
  21. 【請求項２１】前記高誘電率誘電体および前記被ドープ
    Ｓｉ含有電極の露出したすべての側壁に、スペーサが設
    けられている、請求項１６に記載のＭＩＳ型キャパシ
    タ。
  22. 【請求項２２】前記下部電極と前記高誘電率誘電体との
    間に、 前記高誘電率誘電体と前記被ドープＳｉ含有電極と間
    に、 または、 前記下部電極と前記高誘電率誘電体との間、および、前
    記高誘電率誘電体と前記被ドープＳｉ含有電極と間に、
    拡散障壁層が設けられている、請求項１６に記載のＭＩ
    Ｓ型キャパシタ。
  23. 【請求項２３】（ａ）少なくとも分離領域上にベース・
    ポリシリコン層を形成する工程と、 （ｂ）分離領域の少なくとも一部の上に誘電率が約８．
    ０超の高誘電率誘電体を形成する工程と、 （ｃ）前記高誘電率誘電体上にバイポーラ・デバイスの
    真性ベース・ポリシリコン層から成る被ドープＳｉ含有
    電極を形成する工程を備えたポリ−ポリ型キャパシタの
    製造方法。
  24. 【請求項２４】前記分離領域が、シリコン局所酸化領
    域、または、トレンチ分離領域である、請求項２３に記
    載の方法。
  25. 【請求項２５】前記ベース・ポリシリコン層を、 ＣＶＤ、プラズマ支援ＣＶＤ、スパッタリング蒸着、お
    よび、化学分解堆積から成る群から選択した堆積プロセ
    スで形成する、請求項２３に記載の方法。
  26. 【請求項２６】前記ベース・ポリシリコン層を、イオン
    打ち込みによってドープする、請求項２３に記載の方
    法。
  27. 【請求項２７】前記ベース・ポリシリコン層が、ポリＳ
    ｉＧｅから成る、請求項２３に記載の方法。
  28. 【請求項２８】前記高誘電率誘電体を、 減圧ＣＶＤ、原子層ＣＶＤ、急速熱ＣＶＤ、プラズマ支
    援ＣＶＤ、ＰＶＤ、スパッタリング、めっき、蒸着、お
    よび、化学分解堆積から成る群から選択した堆積プロセ
    スで形成する、請求項２３に記載の方法。
  29. 【請求項２９】前記高誘電率誘電体が、２元金属酸化
    物、ケイ酸塩、アルミン酸塩、２元金属酸化物のオキシ
    ナイトライド、または、ペロブスカイト型酸化物から成
    る、請求項２３に記載の方法。
  30. 【請求項３０】前記高誘電率誘電体が、２元金属酸化
    物、または、２元金属酸化物のアルミン酸塩から成る、
    請求項２９に記載の方法。
  31. 【請求項３１】前記高誘電率誘電体が、Ａｌ2 Ｏ3 から
    成る、請求項３０に記載の方法。
  32. 【請求項３２】前記高誘電率誘電体の厚さが、約５〜約
    １００ｎｍである、請求項２３に記載の方法。
  33. 【請求項３３】前記高誘電率誘電体を形成する前の前記
    下部電極上に、 前記高誘電率誘電体上に、 または、 前記高誘電率誘電体を形成する前の前記下部電極上、お
    よび、前記高誘電率誘電体上に拡散障壁層を形成する、
    請求項２３に記載の方法。
  34. 【請求項３４】前記工程（ｃ）を実行したのち、 前記高誘電率誘電体および前記被ドープＳｉ含有電極を
    パターニングする、請求項２３に記載の方法。
  35. 【請求項３５】前記パターニングが、リソグラフィおよ
    びエッチングを含む、請求項３４に記載の方法。
  36. 【請求項３６】前記被ドープＳｉ含有電極が、ポリＳｉ
    Ｇｅから成る、請求項２３に記載の方法。
  37. 【請求項３７】前記被ドープＳｉ含有電極を、堆積およ
    びイオン打ち込み、または、インサイチュ・ドーピング
    堆積プロセスによって形成する、請求項２３に記載の方
    法。
  38. 【請求項３８】前記パターニングした高誘電率誘電体お
    よび前記パターニングした被ドープＳｉ含有電極の露出
    した側壁に、スペーサを形成する、請求項３４に記載の
    方法。
  39. 【請求項３９】前記リソグラフィ工程に、アモルファス
    化工程が続く、請求項３５に記載の方法。
  40. 【請求項４０】Ｓｉ含有基板中に存在する分離領域上に
    形成された下部ポリシリコン電極と、 前記イオン打ち込みされた下部電極の一部の上に形成さ
    れた誘電率が約８超の高誘電率誘電体と、 前記高誘電率誘電体上に形成された被ドープＳｉ含有電
    極とを備え、 前記被ドープＳｉ含有電極が、バイポーラ・デバイスの
    真性ベース・ポリシリコン層から成る、ポリ−ポリ型キ
    ャパシタ。
  41. 【請求項４１】前記下部ポリシリコン電極が、ポリＳｉ
    Ｇｅから成る、請求項４０に記載のポリ−ポリ型キャパ
    シタ。
  42. 【請求項４２】前記高誘電率誘電体が、２元金属酸化
    物、ケイ酸塩、アルミン酸塩、２元金属酸化物のオキシ
    ナイトライド、または、ペロブスカイト型酸化物から成
    る、請求項４０に記載のポリ−ポリ型キャパシタ。
  43. 【請求項４３】前記高誘電率誘電体が、２元金属酸化
    物、または、２元金属酸化物のアルミン酸塩から成る、
    請求項４２に記載のポリ−ポリ型キャパシタ。
  44. 【請求項４４】前記高誘電率誘電体が、Ａｌ2 Ｏ3 から
    成る、請求項４３に記載のポリ−ポリ型キャパシタ。
  45. 【請求項４５】前記被ドープＳｉ含有電極が、ポリＳｉ
    Ｇｅから成る、請求項４０に記載のポリ−ポリ型キャパ
    シタ。
  46. 【請求項４６】前記高誘電率誘電体および前記被ドープ
    Ｓｉ含有電極の露出したすべての側壁に、スペーサが設
    けられている、請求項４０に記載のポリ−ポリ型キャパ
    シタ。
  47. 【請求項４７】前記下部電極と前記高誘電率誘電体との
    間に、 前記高誘電率誘電体と前記被ドープＳｉ含有電極と間
    に、 または、 前記下部電極と前記高誘電率誘電体との間、および、前
    記高誘電率誘電体と前記被ドープＳｉ含有電極と間に、
    拡散障壁層が設けられている、請求項４０に記載のポリ
    −ポリ型キャパシタ。
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