JP2001345434A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001345434A JP2001345434A JP2001090770A JP2001090770A JP2001345434A JP 2001345434 A JP2001345434 A JP 2001345434A JP 2001090770 A JP2001090770 A JP 2001090770A JP 2001090770 A JP2001090770 A JP 2001090770A JP 2001345434 A JP2001345434 A JP 2001345434A
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Abstract
(57)【要約】
【課題】後工程で受ける熱ストレスを緩和できる複数の
キャパシタを有する半導体装置を提供する。 【解決手段】シリコン基板１には、複数のストレージノ
ード電極１４が形成されている。複数のストレージノー
ド電極１４上には、キャパシタ絶縁膜１５が形成されて
いる。キャパシタ絶縁膜１５上には、複数のストレージ
ノード電極１４に対向するプレート電極１６が形成され
ている。このプレート電極１６の内部には、空孔１７が
形成されている。
キャパシタを有する半導体装置を提供する。 【解決手段】シリコン基板１には、複数のストレージノ
ード電極１４が形成されている。複数のストレージノー
ド電極１４上には、キャパシタ絶縁膜１５が形成されて
いる。キャパシタ絶縁膜１５上には、複数のストレージ
ノード電極１４に対向するプレート電極１６が形成され
ている。このプレート電極１６の内部には、空孔１７が
形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、スタック型キャパ
シタ等の立体構造のキャパシタを備えた半導体装置に関
する。
シタ等の立体構造のキャパシタを備えた半導体装置に関
する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化に伴
い、最小加工寸法の微細化とともにメモリセル面積の微
細化は進む一方である。それにつれて、メモリセルにお
けるキャパシタ面積は非常に小さくなってきている。
い、最小加工寸法の微細化とともにメモリセル面積の微
細化は進む一方である。それにつれて、メモリセルにお
けるキャパシタ面積は非常に小さくなってきている。
【０００３】メモリセルが小さくなると、キャパシタ容
量（蓄積容量；Ｃｓ）も小さくなってしまう。しかし、
キャパシタ容量は、センス感度やソフトエラー等の点か
らそれほど小さくできない。
量（蓄積容量；Ｃｓ）も小さくなってしまう。しかし、
キャパシタ容量は、センス感度やソフトエラー等の点か
らそれほど小さくできない。
【０００４】これを解決する方法として、キャパシタを
３次元的に形成して、小さなセル面積でキャパシタ表面
積をできるだけ大きくしてキャパシタ容量を稼ぐ方法
と、キャパシタ絶縁膜の材料として誘電率の高い材料
（いわゆるhigh−ｋ材料）を用いることの２つの方法が
検討されている。
３次元的に形成して、小さなセル面積でキャパシタ表面
積をできるだけ大きくしてキャパシタ容量を稼ぐ方法
と、キャパシタ絶縁膜の材料として誘電率の高い材料
（いわゆるhigh−ｋ材料）を用いることの２つの方法が
検討されている。
【０００５】０．１２μｍ程度のデザインルールの世代
（１ＧビットＤＲＡＭ世代相当）になってくると、複雑
な３次元形状をしたストレージノード電極（以下、ＳＮ
電極）の加工は、製造工程においてだんだん難しくなっ
てきている。したがって、キャパシタ容量を稼ぐ方法と
して、キャパシタ絶縁膜の材料にhigh−ｋ材料を用いる
方法が非常に重要になってきている。
（１ＧビットＤＲＡＭ世代相当）になってくると、複雑
な３次元形状をしたストレージノード電極（以下、ＳＮ
電極）の加工は、製造工程においてだんだん難しくなっ
てきている。したがって、キャパシタ容量を稼ぐ方法と
して、キャパシタ絶縁膜の材料にhigh−ｋ材料を用いる
方法が非常に重要になってきている。
【０００６】代表的なhigh−ｋ材料としては、Ｔａ2Ｏ5
（以下、ＴＡＯと略記）や、（Ｂａ，Ｓｒ）ＴｉＯ
3 （以下、ＢＳＴと略記）がある。この種の材料を用い
たキャパシタ絶縁膜を用いても、３次元構造のキャパシ
タの導入は必須である。３次元構造のキャパシタの一つ
として、スタック型キャパシタが知られている。
（以下、ＴＡＯと略記）や、（Ｂａ，Ｓｒ）ＴｉＯ
3 （以下、ＢＳＴと略記）がある。この種の材料を用い
たキャパシタ絶縁膜を用いても、３次元構造のキャパシ
タの導入は必須である。３次元構造のキャパシタの一つ
として、スタック型キャパシタが知られている。
【０００７】図１６に、スタック型キャパシタを採用し
たＤＲＡＭ（スタック型ＤＲＡＭ）のメモリセルの断面
図を示す。図において、１０１はシリコン基板、１０２
は素子分離領域、１０３はゲート絶縁膜、１０４はゲー
ト電極（ワード線）、１０５はソース／ドレイン領域、
１０６は層間絶縁膜、１０７はビット線、１０８はプラ
グ（ＳＮコンタクト）、１０９はバリアメタル膜（例え
ばＴｉ／ＴｉＳｉ2 膜）、１１０は３次元形状のＳＮ電
極、１１１はhigh−ｋ材料からなるキャパシタ絶縁膜
（例えば、ＢＳＴ膜）、１１２は共通電極としてのプレ
ート電極（以下、ＰＬ電極）をそれぞれ示している。
たＤＲＡＭ（スタック型ＤＲＡＭ）のメモリセルの断面
図を示す。図において、１０１はシリコン基板、１０２
は素子分離領域、１０３はゲート絶縁膜、１０４はゲー
ト電極（ワード線）、１０５はソース／ドレイン領域、
１０６は層間絶縁膜、１０７はビット線、１０８はプラ
グ（ＳＮコンタクト）、１０９はバリアメタル膜（例え
ばＴｉ／ＴｉＳｉ2 膜）、１１０は３次元形状のＳＮ電
極、１１１はhigh−ｋ材料からなるキャパシタ絶縁膜
（例えば、ＢＳＴ膜）、１１２は共通電極としてのプレ
ート電極（以下、ＰＬ電極）をそれぞれ示している。
【０００８】しかし、この種の３次元形状のＳＮ電極１
１０、high−ｋ材料からなるキャパシタ絶縁膜１１１を
有するキャパシタを形成した後の工程を考えると、後工
程の熱を伴う工程（熱工程）によって、ＳＮ電極１１
０、キャパシタ絶縁膜１１１、ＰＬ電極１１２の間に大
きな熱ストレスが発生する。その結果、これら１１０〜
１１２の間の密着性が低下するという問題が発生する。
さらに、キャパシタ絶縁膜１１１への熱ストレスによっ
て、キャパシタのリーク電流が増加したり、キャパシタ
の蓄積容量が低下するなどの問題も発生する。以上述べ
たような問題は、特にＳＮ電極１１０の形状が円筒型や
箱型の場合、ＳＮ電極１１０の側壁が薄くなるので、顕
著になると考えられる。
１０、high−ｋ材料からなるキャパシタ絶縁膜１１１を
有するキャパシタを形成した後の工程を考えると、後工
程の熱を伴う工程（熱工程）によって、ＳＮ電極１１
０、キャパシタ絶縁膜１１１、ＰＬ電極１１２の間に大
きな熱ストレスが発生する。その結果、これら１１０〜
１１２の間の密着性が低下するという問題が発生する。
さらに、キャパシタ絶縁膜１１１への熱ストレスによっ
て、キャパシタのリーク電流が増加したり、キャパシタ
の蓄積容量が低下するなどの問題も発生する。以上述べ
たような問題は、特にＳＮ電極１１０の形状が円筒型や
箱型の場合、ＳＮ電極１１０の側壁が薄くなるので、顕
著になると考えられる。
【０００９】
【発明が解決しようとする課題】上述の如く、従来の３
次元形状のＳＮ電極構造、high−ｋ材料からなるキャパ
シタ絶縁膜、共通電極としてのＰＬ電極を有するキャパ
シタは、後工程の熱工程により、ＳＮ電極、キャパシタ
絶縁膜、ＰＬ電極の間に大きな熱ストレスが発生し、そ
の結果としてこれらの間の密着性が低下したり、リーク
電流が増加したり、あるいは蓄積容量が低下するという
問題があった。
次元形状のＳＮ電極構造、high−ｋ材料からなるキャパ
シタ絶縁膜、共通電極としてのＰＬ電極を有するキャパ
シタは、後工程の熱工程により、ＳＮ電極、キャパシタ
絶縁膜、ＰＬ電極の間に大きな熱ストレスが発生し、そ
の結果としてこれらの間の密着性が低下したり、リーク
電流が増加したり、あるいは蓄積容量が低下するという
問題があった。
【００１０】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、その目的とするところは、後工程で受
ける熱ストレスを緩和できる複数のキャパシタを有する
半導体装置を提供することにある。
れたものであり、その目的とするところは、後工程で受
ける熱ストレスを緩和できる複数のキャパシタを有する
半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば下記の通
りである。
発明のうち、代表的なものの概要を説明すれば下記の通
りである。
【００１２】前記目的を達成するために、この発明に係
る第１の半導体装置は、半導体基板と、前記半導体基板
上に形成され、複数の第１電極、キャパシタ絶縁膜、及
び第２電極を有し、前記複数の第１電極と前記第２電極
との間に前記キャパシタ絶縁膜が設けられてなる複数の
キャパシタとを具備し、前記複数の第１電極及び第２電
極のうち、少なくとも一つの電極内部に空孔が形成され
ていることを特徴とする。
る第１の半導体装置は、半導体基板と、前記半導体基板
上に形成され、複数の第１電極、キャパシタ絶縁膜、及
び第２電極を有し、前記複数の第１電極と前記第２電極
との間に前記キャパシタ絶縁膜が設けられてなる複数の
キャパシタとを具備し、前記複数の第１電極及び第２電
極のうち、少なくとも一つの電極内部に空孔が形成され
ていることを特徴とする。
【００１３】また、前記目的を達成するために、この発
明に係る第２の半導体装置は、半導体基板と、前記半導
体基板に形成された複数のストレージノード電極と、前
記複数のストレージノード電極上に形成されたキャパシ
タ絶縁膜と、前記キャパシタ絶縁膜上に形成された、前
記複数のストレージノード電極に対向するプレート電極
とを具備し、前記プレート電極の内部には少なくとも一
つの空孔が形成されていることを特徴とする。
明に係る第２の半導体装置は、半導体基板と、前記半導
体基板に形成された複数のストレージノード電極と、前
記複数のストレージノード電極上に形成されたキャパシ
タ絶縁膜と、前記キャパシタ絶縁膜上に形成された、前
記複数のストレージノード電極に対向するプレート電極
とを具備し、前記プレート電極の内部には少なくとも一
つの空孔が形成されていることを特徴とする。
【００１４】また、前記目的を達成するために、この発
明に係る第３の半導体装置は、半導体基板と、前記半導
体基板上に離間して形成された複数のストレージノード
電極と、前記複数のストレージノード電極の各々の上面
及び側面に形成されたキャパシタ絶縁膜と、前記複数の
ストレージノード電極の各々の上面上及び隣接する前記
ストレージノード電極間に、前記キャパシタ絶縁膜を介
して形成されたプレート電極とを具備し、前記ストレー
ジノード電極間の前記プレート電極は空孔を有すること
を特徴とする半導体装置。
明に係る第３の半導体装置は、半導体基板と、前記半導
体基板上に離間して形成された複数のストレージノード
電極と、前記複数のストレージノード電極の各々の上面
及び側面に形成されたキャパシタ絶縁膜と、前記複数の
ストレージノード電極の各々の上面上及び隣接する前記
ストレージノード電極間に、前記キャパシタ絶縁膜を介
して形成されたプレート電極とを具備し、前記ストレー
ジノード電極間の前記プレート電極は空孔を有すること
を特徴とする半導体装置。
【００１５】前記構成を有する半導体装置によれば、電
極の内部に存在する空孔によって、電極が熱工程で受け
る熱ストレスが緩和され、その結果としてキャパシタ絶
縁膜および電極が熱工程で受ける熱ストレスも緩和され
る。これにより、後工程の熱工程において、キャパシタ
が受ける熱ストレスを効果的に緩和できる。
極の内部に存在する空孔によって、電極が熱工程で受け
る熱ストレスが緩和され、その結果としてキャパシタ絶
縁膜および電極が熱工程で受ける熱ストレスも緩和され
る。これにより、後工程の熱工程において、キャパシタ
が受ける熱ストレスを効果的に緩和できる。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記載および添付図面によって明ら
かになるであろう。
な特徴は、本明細書の記載および添付図面によって明ら
かになるであろう。
【００１７】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
実施の形態について説明する。説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【００１８】［第１の実施の形態］図１（ａ）は、本発
明の第１の実施形態に係るスタック型ＤＲＡＭのメモリ
セルの平面図である。図１（ｂ）は、同メモリセルの２
Ｂ−２Ｂ線に沿った断面図である。これらの図は、ビッ
ト線方向に平行な方向において隣接するメモリセルの概
略構成を示している。ただし、ビット線コンタクト領域
は、以下の図では省略されている。
明の第１の実施形態に係るスタック型ＤＲＡＭのメモリ
セルの平面図である。図１（ｂ）は、同メモリセルの２
Ｂ−２Ｂ線に沿った断面図である。これらの図は、ビッ
ト線方向に平行な方向において隣接するメモリセルの概
略構成を示している。ただし、ビット線コンタクト領域
は、以下の図では省略されている。
【００１９】本実施形態のスタック型ＤＲＡＭが、従来
のスタック型ＤＲＡＭと大きく異なる点は、以下の通り
である。
のスタック型ＤＲＡＭと大きく異なる点は、以下の通り
である。
【００２０】本発明のＰＬ電極１６は、熱ストレスによ
り生じる膜ストレスを緩和するために、隣接する２つの
ＳＮ電極１４で挟まれた領域に空孔１７が存在する構造
を有している。このような構造であれば、 （１）ＰＬ電極１６の内部に存在する空孔１７によっ
て、ＰＬ電極１６の熱工程で受ける熱ストレスが緩和さ
れる。その結果、high−ｋ材料からなるキャパシタ絶縁
膜１５および複数のＳＮ電極１４の熱工程で受ける熱ス
トレスも緩和される。すなわち、後工程の熱工程におい
て、キャパシタ全体が受ける熱ストレスを効果的に緩和
できる。これにより下地膜との密着性が向上し、ＳＮ電
極１４、ＰＬ電極１６の剥がれ等による不良を軽減でき
る。
り生じる膜ストレスを緩和するために、隣接する２つの
ＳＮ電極１４で挟まれた領域に空孔１７が存在する構造
を有している。このような構造であれば、 （１）ＰＬ電極１６の内部に存在する空孔１７によっ
て、ＰＬ電極１６の熱工程で受ける熱ストレスが緩和さ
れる。その結果、high−ｋ材料からなるキャパシタ絶縁
膜１５および複数のＳＮ電極１４の熱工程で受ける熱ス
トレスも緩和される。すなわち、後工程の熱工程におい
て、キャパシタ全体が受ける熱ストレスを効果的に緩和
できる。これにより下地膜との密着性が向上し、ＳＮ電
極１４、ＰＬ電極１６の剥がれ等による不良を軽減でき
る。
【００２１】（２）キャパシタ全体が受ける熱ストレス
を効果的に緩和できることから、キャパシタ絶縁膜１５
に発生するストレス全般を低減でき、キャパシタのリー
ク電流の増加を抑制できる。これにより、キャパシタの
製造歩留まりを安定させることができる。
を効果的に緩和できることから、キャパシタ絶縁膜１５
に発生するストレス全般を低減でき、キャパシタのリー
ク電流の増加を抑制できる。これにより、キャパシタの
製造歩留まりを安定させることができる。
【００２２】（３）キャパシタ全体が受ける熱ストレス
を効果的に緩和できることから、キャパシタの上に形成
した層間絶縁膜の剥がれ等を防止できる。これにより、
キャパシタの製造歩留まりを安定させることができる。
を効果的に緩和できることから、キャパシタの上に形成
した層間絶縁膜の剥がれ等を防止できる。これにより、
キャパシタの製造歩留まりを安定させることができる。
【００２３】次に、このようなＰＬ電極構造を有するＤ
ＲＡＭメモリセルの製造方法について、図２（ａ）、図
２（ｂ）、図３（ａ）、図３（ｂ）、図４（ａ）、図４
（ｂ）、図１（ａ）、及び図１（ｂ）を用いて説明す
る。図２（ａ）、図３（ａ）、図４（ａ）は図１（ａ）
に相当する平面図である。図２（ｂ）、図３（ｂ）、図
４（ｂ）は図１（ｂ）に相当する断面図である。
ＲＡＭメモリセルの製造方法について、図２（ａ）、図
２（ｂ）、図３（ａ）、図３（ｂ）、図４（ａ）、図４
（ｂ）、図１（ａ）、及び図１（ｂ）を用いて説明す
る。図２（ａ）、図３（ａ）、図４（ａ）は図１（ａ）
に相当する平面図である。図２（ｂ）、図３（ｂ）、図
４（ｂ）は図１（ｂ）に相当する断面図である。
【００２４】ここでは、メモリセル部のＭＯＳトランジ
スタにはＮチャネルのものを、周辺回路部のＭＯＳトラ
ンジスタにはＮチャネルのものを用いた場合について説
明する。なお、ＰチャネルＭＯＳトランジスタを用いた
場合も同様である。
スタにはＮチャネルのものを、周辺回路部のＭＯＳトラ
ンジスタにはＮチャネルのものを用いた場合について説
明する。なお、ＰチャネルＭＯＳトランジスタを用いた
場合も同様である。
【００２５】まず、図２（ｂ）に示すように、不純物濃
度５×１０１５ｃｍ-3程度の（１００）面のＰ型シリコ
ン半導体基板（またはＮ型シリコン半導体基板）１の
（１００）面に、Ｎチャンネルトランジスタ領域にはＰ
ウェル、Ｐチャンネルトランジスタ領域にはＮウェルを
形成する（図示せず）。
度５×１０１５ｃｍ-3程度の（１００）面のＰ型シリコ
ン半導体基板（またはＮ型シリコン半導体基板）１の
（１００）面に、Ｎチャンネルトランジスタ領域にはＰ
ウェル、Ｐチャンネルトランジスタ領域にはＮウェルを
形成する（図示せず）。
【００２６】次に、例えば、反応性イオンエッチング
（ＲＩＥ法）を用いて、シリコン基板１にトレンチ（深
さ約０．２μｍ程度）を掘る。このトレンチに素子分離
絶縁膜２を埋め込んで、ＳＴＩ（Shallow Trench Isola
tion）による素子分離を行う。
（ＲＩＥ法）を用いて、シリコン基板１にトレンチ（深
さ約０．２μｍ程度）を掘る。このトレンチに素子分離
絶縁膜２を埋め込んで、ＳＴＩ（Shallow Trench Isola
tion）による素子分離を行う。
【００２７】次に、ＭＯＳトランジスタのゲート絶縁膜
として、厚さ５０ｎｍ程度のゲート酸化膜３を形成す
る。さらに、このゲート酸化膜３上に、ゲート電極（メ
モリセル部ではワード線となる）４となる導電膜を形成
する。ここで、抵抗を小さくするために、いわゆるポリ
サイド構造のゲート電極４を形成する場合、上記導電膜
として例えば、膜厚がそれぞれ５０ｎｍ程度のポリシリ
コン膜とＷＳｉ2 膜の積層膜を形成する。また、ポリメ
タル構造のゲート電極４を形成する場合、上記導電膜と
して例えば、ポリシリコン膜とタングステン（Ｗ）／タ
ングステンナイトライド（ＷＮ）膜との積層膜を形成す
る。また、上記導電膜は、単層のポリシリコン膜でも良
い。
として、厚さ５０ｎｍ程度のゲート酸化膜３を形成す
る。さらに、このゲート酸化膜３上に、ゲート電極（メ
モリセル部ではワード線となる）４となる導電膜を形成
する。ここで、抵抗を小さくするために、いわゆるポリ
サイド構造のゲート電極４を形成する場合、上記導電膜
として例えば、膜厚がそれぞれ５０ｎｍ程度のポリシリ
コン膜とＷＳｉ2 膜の積層膜を形成する。また、ポリメ
タル構造のゲート電極４を形成する場合、上記導電膜と
して例えば、ポリシリコン膜とタングステン（Ｗ）／タ
ングステンナイトライド（ＷＮ）膜との積層膜を形成す
る。また、上記導電膜は、単層のポリシリコン膜でも良
い。
【００２８】次に、上記導電膜上に後工程の自己整合工
程時において、ゲート電極４へのエッチングストッパー
となるシリコン窒化物（Ｓｉ3Ｎ4）からなるゲートキャ
ップ層（図示せず）を形成する。次いで、上記ゲートキ
ャップ層上にレジストパターン（図示せず）を形成す
る。このレジストパターンをマスクに用いて、ゲートキ
ャップ層をエッチングする。続いて、このゲートキャッ
プ層をマスクに用いて、上記導電膜をエッチングしてゲ
ート電極４を形成する。
程時において、ゲート電極４へのエッチングストッパー
となるシリコン窒化物（Ｓｉ3Ｎ4）からなるゲートキャ
ップ層（図示せず）を形成する。次いで、上記ゲートキ
ャップ層上にレジストパターン（図示せず）を形成す
る。このレジストパターンをマスクに用いて、ゲートキ
ャップ層をエッチングする。続いて、このゲートキャッ
プ層をマスクに用いて、上記導電膜をエッチングしてゲ
ート電極４を形成する。
【００２９】次に、ゲート電極４と低不純物濃度の不純
物拡散層５（後の工程で形成）との耐圧を向上させるた
めに、例えば、１０５０℃、酸素雰囲気、１００秒程度
のＲＴＯ（Rapid Thermal Oxidation）法による急速熱
酸化を行ない、いわゆる後酸化膜（図示せず）を形成す
る。
物拡散層５（後の工程で形成）との耐圧を向上させるた
めに、例えば、１０５０℃、酸素雰囲気、１００秒程度
のＲＴＯ（Rapid Thermal Oxidation）法による急速熱
酸化を行ない、いわゆる後酸化膜（図示せず）を形成す
る。
【００３０】この後、上記レジストパターン（図示せ
ず）およびゲート電極４をマスクに用いて、イオン注入
法により、シリコン基板１の表面にｎ型不純物イオンを
導入して、ｎ型ソース／ドレイン領域５の浅くて低不純
物濃度の領域（エクステンション）を形成する。
ず）およびゲート電極４をマスクに用いて、イオン注入
法により、シリコン基板１の表面にｎ型不純物イオンを
導入して、ｎ型ソース／ドレイン領域５の浅くて低不純
物濃度の領域（エクステンション）を形成する。
【００３１】次に、前記構造上に、図示しない厚さが例
えば、２０ｎｍ程度のシリコン窒化膜（Ｓｉ3Ｎ4）をＬ
Ｐ−ＣＶＤ法により堆積する。その後、ＲＩＥ法を用い
た全面エッチングを行い、ゲート電極４の側壁部にいわ
ゆる側壁スペーサー膜（図示せず）を形成する。その
後、上記レジストパターン、側壁スペーサー膜およびゲ
ート電極４をマスクに用いて、イオン注入法により、シ
リコン基板１の表面にｎ型不純物イオンを導入して、ｎ
型ソース／ドレイン領域５の深くて高不純物濃度の領域
を形成する。ｎ型ソース／ドレイン領域５の不純物の活
性化のためのアニールは、低不純物濃度の領域と高不純
物濃度の領域の領域とをまとめて行っても良いし、ある
いは別々に行っても良い。
えば、２０ｎｍ程度のシリコン窒化膜（Ｓｉ3Ｎ4）をＬ
Ｐ−ＣＶＤ法により堆積する。その後、ＲＩＥ法を用い
た全面エッチングを行い、ゲート電極４の側壁部にいわ
ゆる側壁スペーサー膜（図示せず）を形成する。その
後、上記レジストパターン、側壁スペーサー膜およびゲ
ート電極４をマスクに用いて、イオン注入法により、シ
リコン基板１の表面にｎ型不純物イオンを導入して、ｎ
型ソース／ドレイン領域５の深くて高不純物濃度の領域
を形成する。ｎ型ソース／ドレイン領域５の不純物の活
性化のためのアニールは、低不純物濃度の領域と高不純
物濃度の領域の領域とをまとめて行っても良いし、ある
いは別々に行っても良い。
【００３２】次に、前記構造上に、再度、エッチングス
トッパーとして図示しないシリコン窒化膜（Ｓｉ3Ｎ
4膜；膜厚は例えば２０ｎｍ程度）をＬＰＣＶＤ法によ
り堆積する。次いで、層間絶縁膜６として、例えば厚さ
５００ｎｍのＢＰＳＧ膜を、ＣＶＤ法で前記構造上に堆
積する。そして、ＣＭＰ（Chemical Mechanical Polish
ing）法を用いて、ゲートキャップ層（前記シリコン窒
化膜）上の層間絶縁膜６の膜厚が１００ｎｍ程度になる
ように、全面を研磨して表面を平坦化する。このＣＭＰ
による平坦化により、基板（ウェハ）全面がほぼ全面に
渡って平坦化される。
トッパーとして図示しないシリコン窒化膜（Ｓｉ3Ｎ
4膜；膜厚は例えば２０ｎｍ程度）をＬＰＣＶＤ法によ
り堆積する。次いで、層間絶縁膜６として、例えば厚さ
５００ｎｍのＢＰＳＧ膜を、ＣＶＤ法で前記構造上に堆
積する。そして、ＣＭＰ（Chemical Mechanical Polish
ing）法を用いて、ゲートキャップ層（前記シリコン窒
化膜）上の層間絶縁膜６の膜厚が１００ｎｍ程度になる
ように、全面を研磨して表面を平坦化する。このＣＭＰ
による平坦化により、基板（ウェハ）全面がほぼ全面に
渡って平坦化される。
【００３３】次に、層間絶縁膜６上にコンタクトホール
開孔用のレジストパターン（不図示）を形成する。そし
て、上記レジストパターンをマスクにして層間絶縁膜６
をエッチングすることによって、ｎ型ソース／ドレイン
領域５と、ビット線およびＳＮ電極とのコンタクトを取
るためのコンタクトホールを層間絶縁膜６に開孔する。
開孔用のレジストパターン（不図示）を形成する。そし
て、上記レジストパターンをマスクにして層間絶縁膜６
をエッチングすることによって、ｎ型ソース／ドレイン
領域５と、ビット線およびＳＮ電極とのコンタクトを取
るためのコンタクトホールを層間絶縁膜６に開孔する。
【００３４】このコンタクトホールのエッチングは、層
間絶縁膜６に用いたＢＰＳＧ膜と上記エッチングストッ
パー（Ｓｉ3Ｎ4からなるゲートキャップ層）との間で、
エッチングレートが１０程度以上異なるような高選択比
ＲＩＥ法を用いて自己整合的に行なう。ここで前記高選
択比ＲＩＥ法とは、ＢＰＳＧ膜のエッチングレートがエ
ッチングストッパーのそれに比べて１０倍以上速いこと
をいう。このようなプロセスを採用することによって、
ゲート電極４とこの後上記コンタクトホール内を埋め込
むプラグとの間のショートを防ぐことができ、製品の歩
留まりを向上させることができる。
間絶縁膜６に用いたＢＰＳＧ膜と上記エッチングストッ
パー（Ｓｉ3Ｎ4からなるゲートキャップ層）との間で、
エッチングレートが１０程度以上異なるような高選択比
ＲＩＥ法を用いて自己整合的に行なう。ここで前記高選
択比ＲＩＥ法とは、ＢＰＳＧ膜のエッチングレートがエ
ッチングストッパーのそれに比べて１０倍以上速いこと
をいう。このようなプロセスを採用することによって、
ゲート電極４とこの後上記コンタクトホール内を埋め込
むプラグとの間のショートを防ぐことができ、製品の歩
留まりを向上させることができる。
【００３５】次に、リン（Ｐ+ ）または砒素（Ａｓ+ ）
等を不純物としてドーピングしたｎ + 型ポリシリコン膜
を、ＬＰ−ＣＶＤ法により前記構造上に堆積する。さら
に、上記コンタクトホールの外部の不要な上記ｎ+ 型ポ
リシリコン膜を、ＣＭＰ法またはＲＩＥを用いたエッチ
バック法により除去する。これにより、上記コンタクト
ホール内に、上記ｎ+ 型ポリシリコン膜からなるＳＮポ
リシリコンプラグ７を埋め込み形成する。ＳＮポリシリ
コンプラグ７はｎ型ソース／ドレイン領域５と電気的に
接続され、それぞれＳＮコンタクト部、ＢＬコンタクト
部を形成する。
等を不純物としてドーピングしたｎ + 型ポリシリコン膜
を、ＬＰ−ＣＶＤ法により前記構造上に堆積する。さら
に、上記コンタクトホールの外部の不要な上記ｎ+ 型ポ
リシリコン膜を、ＣＭＰ法またはＲＩＥを用いたエッチ
バック法により除去する。これにより、上記コンタクト
ホール内に、上記ｎ+ 型ポリシリコン膜からなるＳＮポ
リシリコンプラグ７を埋め込み形成する。ＳＮポリシリ
コンプラグ７はｎ型ソース／ドレイン領域５と電気的に
接続され、それぞれＳＮコンタクト部、ＢＬコンタクト
部を形成する。
【００３６】次に、層間絶縁膜８として、例えば厚さ３
００ｎｍ程度のＢＰＳＧ膜をＣＶＤ法により前記構造上
に堆積する。その後、層間絶縁膜８の上にＣＭＰ時のエ
ッチングストッパーとして、厚さ１００ｎｍ程度のＴＥ
ＯＳ酸化膜（図示せず）をＣＶＤ法により堆積する。
００ｎｍ程度のＢＰＳＧ膜をＣＶＤ法により前記構造上
に堆積する。その後、層間絶縁膜８の上にＣＭＰ時のエ
ッチングストッパーとして、厚さ１００ｎｍ程度のＴＥ
ＯＳ酸化膜（図示せず）をＣＶＤ法により堆積する。
【００３７】次に、層間絶縁膜８とＴＥＯＳ酸化膜の積
層絶縁膜に、ビット線を形成するためのライン状の溝
（深さ３５０ｎｍ程度）を形成する。さらに、その溝を
含むビット線コンタクトとなる領域にＳＮポリシリコン
プラグ７に達するコンタクトホール（図示せず）を上記
積層絶縁膜に開孔する。その後、ＳＮポリシリコンプラ
グ７と電気的に接続するビット線９を形成する。
層絶縁膜に、ビット線を形成するためのライン状の溝
（深さ３５０ｎｍ程度）を形成する。さらに、その溝を
含むビット線コンタクトとなる領域にＳＮポリシリコン
プラグ７に達するコンタクトホール（図示せず）を上記
積層絶縁膜に開孔する。その後、ＳＮポリシリコンプラ
グ７と電気的に接続するビット線９を形成する。
【００３８】このようなビット線９を形成するには、例
えばビット線９としてのＷ膜／ＴｉＮ膜／Ｔｉ膜等の積
層導電膜をライン状の溝に埋め込み形成するという、い
わゆる、ＣＭＰ法を用いたデュアルダマシン工程（dual
damascene工程）を用いる。
えばビット線９としてのＷ膜／ＴｉＮ膜／Ｔｉ膜等の積
層導電膜をライン状の溝に埋め込み形成するという、い
わゆる、ＣＭＰ法を用いたデュアルダマシン工程（dual
damascene工程）を用いる。
【００３９】次に、ライン状の溝中に埋め込んだビット
線９の表面を、例えば１００ｎｍ程度エッチング除去す
る。次いで、厚さ３００ｎｍ程度のシリコン窒化膜（図
示せず）を前記構造上に堆積する。その後、ＣＭＰ法や
ＣＤＥ（Chemical Dry Etching）法等により、ライン状
の溝の外部の上記シリコン窒化膜を除去する。この結
果、ビット線９の表面を除去して生じた凹部は、上記シ
リコン窒化膜で埋め込まれる。
線９の表面を、例えば１００ｎｍ程度エッチング除去す
る。次いで、厚さ３００ｎｍ程度のシリコン窒化膜（図
示せず）を前記構造上に堆積する。その後、ＣＭＰ法や
ＣＤＥ（Chemical Dry Etching）法等により、ライン状
の溝の外部の上記シリコン窒化膜を除去する。この結
果、ビット線９の表面を除去して生じた凹部は、上記シ
リコン窒化膜で埋め込まれる。
【００４０】このとき、Ｗ膜等からなる積層導電膜を埋
め込み形成する前に、周辺回路部のコンタクト領域にも
通常のリソグラフィ法とＲＩＥ法を用いて、コンタクト
ホールとメモリセル部のビット線を形成する時に用いる
ライン状の溝をあらかじめ形成しておく。このようにす
ると、ビット線コンタクトとビット線部にＷ膜等をデュ
アルダマシン工程で埋め込み形成する場合に、周辺回路
部のコンタクトにもソース／ドレイン拡散層と電気的に
接続されたコンタクトプラグ（図示せず）を同時に形成
できる。
め込み形成する前に、周辺回路部のコンタクト領域にも
通常のリソグラフィ法とＲＩＥ法を用いて、コンタクト
ホールとメモリセル部のビット線を形成する時に用いる
ライン状の溝をあらかじめ形成しておく。このようにす
ると、ビット線コンタクトとビット線部にＷ膜等をデュ
アルダマシン工程で埋め込み形成する場合に、周辺回路
部のコンタクトにもソース／ドレイン拡散層と電気的に
接続されたコンタクトプラグ（図示せず）を同時に形成
できる。
【００４１】次に、通常のリソグラフィ法とＲＩＥ法を
用いて、層間絶縁膜８にＳＮポリシリコンプラグ７に達
するコンタクトホールを開孔し、例えばＷ膜／ＴｉＮ膜
／Ｔｉ膜等の積層膜を前記構造上に堆積する。そして、
ＣＭＰ法などによりコンタクトホールの外部のＷ膜／Ｔ
ｉＮ膜／Ｔｉ膜を除去して、上記コンタクトホール内に
Ｗ膜／ＴｉＮ膜／Ｔｉ膜からなるＳＮメタルプラグ１０
（図中では一つにまとめて単層の膜で表示）を埋め込み
形成する。
用いて、層間絶縁膜８にＳＮポリシリコンプラグ７に達
するコンタクトホールを開孔し、例えばＷ膜／ＴｉＮ膜
／Ｔｉ膜等の積層膜を前記構造上に堆積する。そして、
ＣＭＰ法などによりコンタクトホールの外部のＷ膜／Ｔ
ｉＮ膜／Ｔｉ膜を除去して、上記コンタクトホール内に
Ｗ膜／ＴｉＮ膜／Ｔｉ膜からなるＳＮメタルプラグ１０
（図中では一つにまとめて単層の膜で表示）を埋め込み
形成する。
【００４２】ＳＮメタルプラグ１０は、ＳＮポリシリコ
ンプラグ７を介してソース／ドレイン拡散領域５と電気
的に接続する。上記コンタクトホールの開孔工程におい
て、ビット線９上のＳｉＮ膜（図示せず）とレジスト
（図示せず）をマスクとして用いて、所望の微細なコン
タクトホールをビット線間の微細な領域に形成するよう
にしても良い。この段階では、メモリセル部も周辺回路
部（図示せず）も平坦になっている。
ンプラグ７を介してソース／ドレイン拡散領域５と電気
的に接続する。上記コンタクトホールの開孔工程におい
て、ビット線９上のＳｉＮ膜（図示せず）とレジスト
（図示せず）をマスクとして用いて、所望の微細なコン
タクトホールをビット線間の微細な領域に形成するよう
にしても良い。この段階では、メモリセル部も周辺回路
部（図示せず）も平坦になっている。
【００４３】この後、ＳＮメタルプラグ１０の表面を、
例えば１００ｎｍ程度エッチングして除去する。その
後、その除去した部分にバリアメタル膜１１（例えばＴ
ｉＮ膜）を埋め込み形成しても良い。図には、バリアメ
タル膜１１を埋め込み形成した場合が示されている。
例えば１００ｎｍ程度エッチングして除去する。その
後、その除去した部分にバリアメタル膜１１（例えばＴ
ｉＮ膜）を埋め込み形成しても良い。図には、バリアメ
タル膜１１を埋め込み形成した場合が示されている。
【００４４】次に、図３（ａ）及び図３（ｂ）に示すよ
うに、ＳＮ電極を形成するための、ＳＮ電極形成領域が
穴となっているパターン（ＳＮ溝パターン）１３を形成
するために、例えば厚さ５０ｎｍ程度のシリコン窒化膜
１２１（Ｓｉ3Ｎ4膜）、及び厚さ４００ｎｍ程度のプラ
ズマＴＥＯＳ酸化膜１２２を前記構造上に順次堆積す
る。図中、１３ｈはＳＮ溝パターン１３の穴を示してい
る。
うに、ＳＮ電極を形成するための、ＳＮ電極形成領域が
穴となっているパターン（ＳＮ溝パターン）１３を形成
するために、例えば厚さ５０ｎｍ程度のシリコン窒化膜
１２１（Ｓｉ3Ｎ4膜）、及び厚さ４００ｎｍ程度のプラ
ズマＴＥＯＳ酸化膜１２２を前記構造上に順次堆積す
る。図中、１３ｈはＳＮ溝パターン１３の穴を示してい
る。
【００４５】次に、プラズマＴＥＯＳ酸化膜１２２上
に、ＳＮ電極形成領域が穴となってるレジストパターン
（図示せず）を形成する。そして、これをマスクにして
プラズマＴＥＯＳ酸化膜１２２、シリコン窒化膜１２１
をＲＩＥ法にて順次エッチングする。これにより、層間
絶縁膜８中に埋め込み形成されているＳＮメタルプラグ
１０上に、選択的に形成されているバリアメタル膜１１
の表面を露出させ、ＳＮ溝パターン１３を形成する。こ
の後、上記レジストパターン（図示せず）を除去する。
に、ＳＮ電極形成領域が穴となってるレジストパターン
（図示せず）を形成する。そして、これをマスクにして
プラズマＴＥＯＳ酸化膜１２２、シリコン窒化膜１２１
をＲＩＥ法にて順次エッチングする。これにより、層間
絶縁膜８中に埋め込み形成されているＳＮメタルプラグ
１０上に、選択的に形成されているバリアメタル膜１１
の表面を露出させ、ＳＮ溝パターン１３を形成する。こ
の後、上記レジストパターン（図示せず）を除去する。
【００４６】ＳＮ溝パターン１３の側壁は、基板表面に
対して若干の順テーパー形状となる傾向にある。なお、
エッチング条件を調整して、前記側壁がほぼ垂直になる
ように形成しても良い。前記順テーパー形状とは、図３
（ｂ）に示すように、隣接するプラズマＴＥＯＳ酸化膜
１２２間の間隔がバリアメタル膜１１に近接する側で狭
く、バリアメタル膜１１から離れるに従って広くなるこ
とをさす。
対して若干の順テーパー形状となる傾向にある。なお、
エッチング条件を調整して、前記側壁がほぼ垂直になる
ように形成しても良い。前記順テーパー形状とは、図３
（ｂ）に示すように、隣接するプラズマＴＥＯＳ酸化膜
１２２間の間隔がバリアメタル膜１１に近接する側で狭
く、バリアメタル膜１１から離れるに従って広くなるこ
とをさす。
【００４７】次に、ＳＮ電極１４としての例えば厚さ４
００ｎｍ程度のＲｕ膜を、前記構造上にＣＶＤ法により
堆積する。その後、ＳＮ溝パターン１３の穴の外部のＲ
ｕ膜を、例えばＣＭＰ法またはエッチバック法を用いて
除去し、表面を平坦化する。その結果、ＳＮ溝パターン
１３の穴の中に選択的に埋め込まれた、Ｒｕ膜からなる
ＳＮ電極１４が得られる。Ｒｕ膜の形成にはＣＶＤ法を
用いるが、その成膜は、例えば３２０℃の成膜温度でＲ
ｕ(ＥｔＣｐ)2 やＲｕ(Ｃｐ)2 の原料を用いて酸素雰囲
気で行われる。これにより、カバレッジの良いＲｕ膜
を、細長い溝（ＳＮ溝パターン１３）の中に埋め込むこ
とができる。
００ｎｍ程度のＲｕ膜を、前記構造上にＣＶＤ法により
堆積する。その後、ＳＮ溝パターン１３の穴の外部のＲ
ｕ膜を、例えばＣＭＰ法またはエッチバック法を用いて
除去し、表面を平坦化する。その結果、ＳＮ溝パターン
１３の穴の中に選択的に埋め込まれた、Ｒｕ膜からなる
ＳＮ電極１４が得られる。Ｒｕ膜の形成にはＣＶＤ法を
用いるが、その成膜は、例えば３２０℃の成膜温度でＲ
ｕ(ＥｔＣｐ)2 やＲｕ(Ｃｐ)2 の原料を用いて酸素雰囲
気で行われる。これにより、カバレッジの良いＲｕ膜
を、細長い溝（ＳＮ溝パターン１３）の中に埋め込むこ
とができる。
【００４８】ここでは、ＳＮ電極１４としてＲｕからな
る金属膜を用いたが、この他にもＲｕＯ2 、Ｐｔ、Ｒ
ｅ、Ｏｓ、Ｐｄ、Ｒｈ、Ａｕ、Ｉｒ、ＩｒＯ2 、Ｔｉ
Ｎ、ＷＮまたはペロブスカイト結晶構造を持った金属酸
化物、例えばＳＲＯ（ＳｒＲｕＯ 3 ）を主成分とする金
属膜を用いても良い。各金属膜のグレインを、他の金属
材料、例えばＲｈやＩｒ、または金属材料の酸化物でス
タッフィングした膜を用いても良い。
る金属膜を用いたが、この他にもＲｕＯ2 、Ｐｔ、Ｒ
ｅ、Ｏｓ、Ｐｄ、Ｒｈ、Ａｕ、Ｉｒ、ＩｒＯ2 、Ｔｉ
Ｎ、ＷＮまたはペロブスカイト結晶構造を持った金属酸
化物、例えばＳＲＯ（ＳｒＲｕＯ 3 ）を主成分とする金
属膜を用いても良い。各金属膜のグレインを、他の金属
材料、例えばＲｈやＩｒ、または金属材料の酸化物でス
タッフィングした膜を用いても良い。
【００４９】次に、例えば周辺回路部のように、プラズ
マＴＥＯＳ酸化膜１２２を除去したくない領域をレジス
ト（図示せず）で覆う。その後、プラズマＴＥＯＳ酸化
膜１２２を、例えばＮＨ4Ｆ液等の溶液を用いたウェッ
トエッチングにより選択的に除去するか、またはＲＩＥ
法とウェットエッチング法とを組み合わせたエッチング
方法により選択的に除去する。これにより、図４（ａ）
及び図４（ｂ）に示す構造を形成する。
マＴＥＯＳ酸化膜１２２を除去したくない領域をレジス
ト（図示せず）で覆う。その後、プラズマＴＥＯＳ酸化
膜１２２を、例えばＮＨ4Ｆ液等の溶液を用いたウェッ
トエッチングにより選択的に除去するか、またはＲＩＥ
法とウェットエッチング法とを組み合わせたエッチング
方法により選択的に除去する。これにより、図４（ａ）
及び図４（ｂ）に示す構造を形成する。
【００５０】このエッチングは、プラズマＴＥＯＳ酸化
膜１２２の下のシリコン窒化膜１２１でストップさせ
る。このようにすると、メモリセル部のＳＮ電極１４の
表面の高さとメモリセル部以外のプラズマＴＥＯＳ酸化
膜１２２の表面の高さがそろい、ＳＮ電極１４の有り無
しによるメモリセル領域とメモリセル領域以外の領域の
段差をほぼなくすことができる。スタック構造のＤＲＡ
Ｍ製造工程においては、段差を小さくすることが重要な
工程である。
膜１２２の下のシリコン窒化膜１２１でストップさせ
る。このようにすると、メモリセル部のＳＮ電極１４の
表面の高さとメモリセル部以外のプラズマＴＥＯＳ酸化
膜１２２の表面の高さがそろい、ＳＮ電極１４の有り無
しによるメモリセル領域とメモリセル領域以外の領域の
段差をほぼなくすことができる。スタック構造のＤＲＡ
Ｍ製造工程においては、段差を小さくすることが重要な
工程である。
【００５１】また、このような方法によらず、基板（ウ
ェハ）全面のプラズマＴＥＯＳ酸化膜１２２を選択的に
除去しても良い。このとき、メモリセル部と周辺回路部
に段差が生じるが、後の工程で酸化膜を堆積し、この酸
化膜の表面をＣＭＰ法などで平坦化することができるの
で問題はない。
ェハ）全面のプラズマＴＥＯＳ酸化膜１２２を選択的に
除去しても良い。このとき、メモリセル部と周辺回路部
に段差が生じるが、後の工程で酸化膜を堆積し、この酸
化膜の表面をＣＭＰ法などで平坦化することができるの
で問題はない。
【００５２】また、ＳＮ電極１４の側面の表面は、プラ
ズマＴＥＯＳ酸化膜１２２のエッチングされた穴の表面
が転写されたものになる。酸化膜のエッチング面は比較
的滑らかである。このため、ＳＮ電極１４の側面の表面
も、滑らかになる。これにより、ＳＮ電極１４の側面の
荒れによって生じる電界集中を低減できる。その結果、
前記電界集中によってキャパシタ絶縁膜のリーク電流が
増加するという現象を抑えることができる。
ズマＴＥＯＳ酸化膜１２２のエッチングされた穴の表面
が転写されたものになる。酸化膜のエッチング面は比較
的滑らかである。このため、ＳＮ電極１４の側面の表面
も、滑らかになる。これにより、ＳＮ電極１４の側面の
荒れによって生じる電界集中を低減できる。その結果、
前記電界集中によってキャパシタ絶縁膜のリーク電流が
増加するという現象を抑えることができる。
【００５３】これに対して、金属膜をエッチングしてＳ
Ｎ電極を形成する場合、金属膜のエッチングは困難であ
るために、ＳＮ電極の側面の表面は荒れてしまう。した
がって、キャパシタ絶縁膜のリーク電流の増加を抑える
ことができない。
Ｎ電極を形成する場合、金属膜のエッチングは困難であ
るために、ＳＮ電極の側面の表面は荒れてしまう。した
がって、キャパシタ絶縁膜のリーク電流の増加を抑える
ことができない。
【００５４】次に、図１（ａ）及び図１（ｂ）に示すよ
うに、例えばＢＳＴからなるキャパシタ絶縁膜（ＢＳＴ
膜）１５を、例えば５００℃程度の成膜（ＣＶＤ法）と
６５０℃程度の結晶化アニールを用いて、前記構造上に
２０ｎｍ程度の膜厚になるように堆積する。その後、共
通電極としてのＰＬ電極１６となる例えばＲｕ膜を、例
えばＣＶＤ法でキャパシタ絶縁膜１５上に４０ｎｍ程度
堆積する。
うに、例えばＢＳＴからなるキャパシタ絶縁膜（ＢＳＴ
膜）１５を、例えば５００℃程度の成膜（ＣＶＤ法）と
６５０℃程度の結晶化アニールを用いて、前記構造上に
２０ｎｍ程度の膜厚になるように堆積する。その後、共
通電極としてのＰＬ電極１６となる例えばＲｕ膜を、例
えばＣＶＤ法でキャパシタ絶縁膜１５上に４０ｎｍ程度
堆積する。
【００５５】このとき、隣接する２つのＳＮ電極１４で
挟まれた領域のＰＬ電極１６の内部に、空孔１７ができ
るように、ＰＬ電極１６を形成する。このような空孔１
７を有するＰＬ電極１６を形成することにより、後工程
の熱工程におけるキャパシタの特性劣化や信頼性低下を
防止できる。
挟まれた領域のＰＬ電極１６の内部に、空孔１７ができ
るように、ＰＬ電極１６を形成する。このような空孔１
７を有するＰＬ電極１６を形成することにより、後工程
の熱工程におけるキャパシタの特性劣化や信頼性低下を
防止できる。
【００５６】ここでは、側面（断面）が基板表面に対し
て逆テーパー形状となっているＳＮ電極１４を形成する
ことにより、ＰＬ電極１６の内部に空孔１７を形成す
る。この場合、ＰＬ電極１６となるＲｕ膜の成膜条件を
通常の条件と同じにできる。空孔１７の断面形状は、図
に示すように、三角形であることが好ましい。前記逆テ
ーパー形状とは、図１（ｂ）に示すように、ＳＮ電極１
４の電極幅がバリアメタル膜１１に近接する側で狭く、
バリアメタル膜１１から離れるに従って広くなることを
さす。
て逆テーパー形状となっているＳＮ電極１４を形成する
ことにより、ＰＬ電極１６の内部に空孔１７を形成す
る。この場合、ＰＬ電極１６となるＲｕ膜の成膜条件を
通常の条件と同じにできる。空孔１７の断面形状は、図
に示すように、三角形であることが好ましい。前記逆テ
ーパー形状とは、図１（ｂ）に示すように、ＳＮ電極１
４の電極幅がバリアメタル膜１１に近接する側で狭く、
バリアメタル膜１１から離れるに従って広くなることを
さす。
【００５７】図５に、図１（ｂ）中の６−６線に沿った
断面図を示す。この図は、基板表面に対して平行な面に
おける空孔１７の断面形状を示す概略図である。図に示
すように、空孔１７は隣接するＳＮ電極１４の間に存在
すれば十分であり、空孔１７は分散していても良い。ま
た、４つのＳＮ電極１４の角部で囲まれた領域に存在す
る空孔１７は、ダイヤモンド形状になりやすい。上述し
たように、空孔１７はＳＮ電極１４の間に存在すれば十
分であるが、さらにＰＬ電極１６の内部にも存在してい
ても良い。逆に、ＰＬ電極１６の内部だけに存在してい
ても良い。さらにまた、各ＳＮ電極１４の間の全てでは
なく、その一部にだけ空孔１７が存在する構成でも良
い。
断面図を示す。この図は、基板表面に対して平行な面に
おける空孔１７の断面形状を示す概略図である。図に示
すように、空孔１７は隣接するＳＮ電極１４の間に存在
すれば十分であり、空孔１７は分散していても良い。ま
た、４つのＳＮ電極１４の角部で囲まれた領域に存在す
る空孔１７は、ダイヤモンド形状になりやすい。上述し
たように、空孔１７はＳＮ電極１４の間に存在すれば十
分であるが、さらにＰＬ電極１６の内部にも存在してい
ても良い。逆に、ＰＬ電極１６の内部だけに存在してい
ても良い。さらにまた、各ＳＮ電極１４の間の全てでは
なく、その一部にだけ空孔１７が存在する構成でも良
い。
【００５８】低温(３２０℃)で形成されたＰＬ電極１６
であるＲｕ膜は、４５０℃程度の後工程の熱処理におい
ても粒成長（Grain Growth）を起こす。この結果、構造
変化による応力変化が生じ、膜ストレスを増加させる
が、ＰＬ電極１６のＲｕ膜中に存在する空孔１７によ
り、熱工程後の残留応力を緩和することができる。
であるＲｕ膜は、４５０℃程度の後工程の熱処理におい
ても粒成長（Grain Growth）を起こす。この結果、構造
変化による応力変化が生じ、膜ストレスを増加させる
が、ＰＬ電極１６のＲｕ膜中に存在する空孔１７によ
り、熱工程後の残留応力を緩和することができる。
【００５９】この後の工程は、通常のスタック型ＤＲＡ
Ｍのプロセスと同じである。前記構造上に、キャップ層
（図示せず）として例えばＴｉＮ膜等を５０ｎｍ程度の
膜厚で例えばスパッタ法等で形成する。その後、上記キ
ャップ層とＰＬ電極１６を、通常のリソグラフィ法とＲ
ＩＥ法などを用いてパターニングする（図示せず）。
Ｍのプロセスと同じである。前記構造上に、キャップ層
（図示せず）として例えばＴｉＮ膜等を５０ｎｍ程度の
膜厚で例えばスパッタ法等で形成する。その後、上記キ
ャップ層とＰＬ電極１６を、通常のリソグラフィ法とＲ
ＩＥ法などを用いてパターニングする（図示せず）。
【００６０】ここでは、ＰＬ電極１６としてＲｕ膜を用
いたが、その他に、例えば、ＴｉＯＮ、ＴｉＮ、Ｐｔ、
Ｒｅ、Ｉｒ、Ｏｓ、Ｐｄ、Ｒｈ、Ａｕ等の貴金属を主成
分とする金属膜もしくはそれらの金属酸化膜、またはＳ
ＲＯ等のペロブスカイト型の金属酸化物を主成分とする
金属酸化膜等を用いることも可能である。
いたが、その他に、例えば、ＴｉＯＮ、ＴｉＮ、Ｐｔ、
Ｒｅ、Ｉｒ、Ｏｓ、Ｐｄ、Ｒｈ、Ａｕ等の貴金属を主成
分とする金属膜もしくはそれらの金属酸化膜、またはＳ
ＲＯ等のペロブスカイト型の金属酸化物を主成分とする
金属酸化膜等を用いることも可能である。
【００６１】また、キャパシタ絶縁膜１５としてＢＳＴ
膜を用いたが、ＳｒＴｉＯ3 、Ｔａ 2Ｏ5 、Ａｌ2Ｏ3 な
どのシリコン酸化物（誘電率:３.９）に比べて誘電率の
高い、いわゆるhigh−ｋ材料を主成分とする高誘電率膜
を用いても良い。ＳｒＴｉＯ 3 膜の場合には、例えば５
００℃程度のＣＶＤ法による成膜と、６００℃程度の結
晶化アニールを用いる方法を使う。また、Ｔａ2Ｏ5 膜
の場合には例えば５００℃程度のＣＶＤ法による成膜
と、ＵＶ−０３法によるアニールを用いて形成する。メ
モリセルサイズが微細化するに従ってＳＮ電極１４間の
スペースが狭くなる。このため、キャパシタ絶縁膜とし
ては、膜厚を薄膜化してもリーク電流が抑えられるよう
な絶縁膜が望ましい。
膜を用いたが、ＳｒＴｉＯ3 、Ｔａ 2Ｏ5 、Ａｌ2Ｏ3 な
どのシリコン酸化物（誘電率:３.９）に比べて誘電率の
高い、いわゆるhigh−ｋ材料を主成分とする高誘電率膜
を用いても良い。ＳｒＴｉＯ 3 膜の場合には、例えば５
００℃程度のＣＶＤ法による成膜と、６００℃程度の結
晶化アニールを用いる方法を使う。また、Ｔａ2Ｏ5 膜
の場合には例えば５００℃程度のＣＶＤ法による成膜
と、ＵＶ−０３法によるアニールを用いて形成する。メ
モリセルサイズが微細化するに従ってＳＮ電極１４間の
スペースが狭くなる。このため、キャパシタ絶縁膜とし
ては、膜厚を薄膜化してもリーク電流が抑えられるよう
な絶縁膜が望ましい。
【００６２】次に、例えば、層間絶縁膜（図示せず）を
堆積した後、所望の領域にコンタクトホールを開孔し、
メタル配線を形成する。もし、必要ならば、これらの工
程（層間絶縁膜の堆積工程、コンタクトホールの開口工
程、メタル配線の形成工程）を繰り返して、多層配線構
造としても良い。その後、パッドコンタクトを開けてＤ
ＲＡＭを完成させる。
堆積した後、所望の領域にコンタクトホールを開孔し、
メタル配線を形成する。もし、必要ならば、これらの工
程（層間絶縁膜の堆積工程、コンタクトホールの開口工
程、メタル配線の形成工程）を繰り返して、多層配線構
造としても良い。その後、パッドコンタクトを開けてＤ
ＲＡＭを完成させる。
【００６３】［第２の実施形態］図６（ａ）は、本発明
の第２の実施形態に係るスタック型ＤＲＡＭのメモリセ
ルの平面図である。図６（ｂ）は、図６（ａ）に示す前
記メモリセルの７Ｂ−７Ｂ線に沿った断面図である。な
お、図１（ａ）及び図１（ｂ）と対応する部分には同一
符号を付してあり、詳細な説明は省略する。その他の図
においても、前出した図と同一符号は同一または相当部
分を示し、詳細な説明は省略する。
の第２の実施形態に係るスタック型ＤＲＡＭのメモリセ
ルの平面図である。図６（ｂ）は、図６（ａ）に示す前
記メモリセルの７Ｂ−７Ｂ線に沿った断面図である。な
お、図１（ａ）及び図１（ｂ）と対応する部分には同一
符号を付してあり、詳細な説明は省略する。その他の図
においても、前出した図と同一符号は同一または相当部
分を示し、詳細な説明は省略する。
【００６４】本実施形態が第１の実施形態と異なる構造
上の点は、ＳＮ電極の形状にある。すなわち、第１の実
施形態のＳＮ電極１４はほぼ直方体状の電極であった
が、本実施形態のＳＮ電極１４２は筒形状（例えば円筒
型）の電極である。ＳＮ電極１４２の側面（断面）は、
第１の実施形態と同様に基板表面に対して逆テーパー形
状となっている。前記逆テーパー形状とは、図６（ｂ）
に示すように、筒形状のＳＮ電極１４２において、ＰＬ
電極１６を挟む左右の電極の間隔がバリアメタル膜１１
に近接する側で狭く、バリアメタル膜１１から離れるに
従って広くなることをさす。
上の点は、ＳＮ電極の形状にある。すなわち、第１の実
施形態のＳＮ電極１４はほぼ直方体状の電極であった
が、本実施形態のＳＮ電極１４２は筒形状（例えば円筒
型）の電極である。ＳＮ電極１４２の側面（断面）は、
第１の実施形態と同様に基板表面に対して逆テーパー形
状となっている。前記逆テーパー形状とは、図６（ｂ）
に示すように、筒形状のＳＮ電極１４２において、ＰＬ
電極１６を挟む左右の電極の間隔がバリアメタル膜１１
に近接する側で狭く、バリアメタル膜１１から離れるに
従って広くなることをさす。
【００６５】これに伴う、プロセス上の違いは以下の通
りである。第１の実施形態では、図３（ｂ）に示す工程
の後、この構造上にＳＮ電極１４としての導電膜（膜
厚：４００ｎｍ程度）を堆積して、ＳＮ溝パターン１３
の内部を埋め込んでいる。これに対し、本実施形態で
は、図３（ｂ）に示す構造上に、ＳＮ電極１４２として
の導電膜（膜厚：３０ｎｍ程度）を堆積して、ＳＮ溝パ
ターン１３の内壁を被覆する。したがって、ＳＮ溝パタ
ーン１３の内部は、導電膜では埋め込まれない。
りである。第１の実施形態では、図３（ｂ）に示す工程
の後、この構造上にＳＮ電極１４としての導電膜（膜
厚：４００ｎｍ程度）を堆積して、ＳＮ溝パターン１３
の内部を埋め込んでいる。これに対し、本実施形態で
は、図３（ｂ）に示す構造上に、ＳＮ電極１４２として
の導電膜（膜厚：３０ｎｍ程度）を堆積して、ＳＮ溝パ
ターン１３の内壁を被覆する。したがって、ＳＮ溝パタ
ーン１３の内部は、導電膜では埋め込まれない。
【００６６】以下、第２の実施形態のスタック型ＤＲＡ
Ｍのメモリセルの製造方法について詳説する。なお、図
３（ａ）及び図３（ｂ）までの工程は、第１の実施形態
と同じなので説明は省略する。
Ｍのメモリセルの製造方法について詳説する。なお、図
３（ａ）及び図３（ｂ）までの工程は、第１の実施形態
と同じなので説明は省略する。
【００６７】図３（ｂ）に示すように、側壁が基板表面
に対して純テーパー形状となっているＳＮ溝パターン１
３を形成し、さらに、ＳＮ溝パターン１３の底面のバリ
アメタル膜１１の表面を露出させる。
に対して純テーパー形状となっているＳＮ溝パターン１
３を形成し、さらに、ＳＮ溝パターン１３の底面のバリ
アメタル膜１１の表面を露出させる。
【００６８】次に、ＳＮ電極１４２としての例えば厚さ
３０ｎｍ程度のＲｕ膜をＣＶＤ法により前記構造上に堆
積する。続いて、例えばＣＭＰ法またはエッチバック法
を用いて、不要なＲｕ膜を除去して表面を平坦化するこ
とにより、図７（ａ）及び図７（ｂ）に示すように、Ｓ
Ｎ溝パターン１３の内壁を被覆する。これにより、側面
（断面）が基板表面に対して逆テーパー形状となってい
るＳＮ電極１４２を形成する。
３０ｎｍ程度のＲｕ膜をＣＶＤ法により前記構造上に堆
積する。続いて、例えばＣＭＰ法またはエッチバック法
を用いて、不要なＲｕ膜を除去して表面を平坦化するこ
とにより、図７（ａ）及び図７（ｂ）に示すように、Ｓ
Ｎ溝パターン１３の内壁を被覆する。これにより、側面
（断面）が基板表面に対して逆テーパー形状となってい
るＳＮ電極１４２を形成する。
【００６９】このとき、ＳＮ電極１４２の内壁のＲｕ膜
の表面をＣＭＰ時のダメージや汚染から保護するため
に、レジスト（図示せず）などの保護膜を用いても良
い。この保護膜は、ＣＭＰ終了後に除去する。ここで
は、ＳＮ電極１４２としてＲｕ膜を用いたが、その他に
第１の実施形態で述べた種々の金属膜を使用しても良
い。
の表面をＣＭＰ時のダメージや汚染から保護するため
に、レジスト（図示せず）などの保護膜を用いても良
い。この保護膜は、ＣＭＰ終了後に除去する。ここで
は、ＳＮ電極１４２としてＲｕ膜を用いたが、その他に
第１の実施形態で述べた種々の金属膜を使用しても良
い。
【００７０】次に、例えば周辺回路部のようにプラズマ
ＴＥＯＳ酸化膜１２２を除去したくない領域をレジスト
（図示せず）で覆う。その後、プラズマＴＥＯＳ酸化膜
１２２を、例えばＮＨ4Ｆ液等の溶液を用いたウェット
エッチングにより選択的に除去するか、またはＲＩＥ法
とウェットエッチング法とを組み合わせたエッチング方
法により選択的に除去する。これにより、図８（ａ）及
び図８（ｂ）に示す構造を形成する。このエッチング
は、プラズマＴＥＯＳ酸化膜１２２の下のシリコン窒化
膜１２１でストップさせる。このようにすると、メモリ
セル部のＳＮ電極１４２の表面の高さとメモリセル部以
外のプラズマＴＥＯＳ酸化膜１２２の表面の高さとがそ
ろい、ＳＮ電極１４２の有り無しによるメモリセル領域
とメモリセル領域以外の領域の段差をほぼなくすことが
できる。スタック構造のＤＲＡＭ製造工程においては、
段差を小さくすることが重要な工程である。
ＴＥＯＳ酸化膜１２２を除去したくない領域をレジスト
（図示せず）で覆う。その後、プラズマＴＥＯＳ酸化膜
１２２を、例えばＮＨ4Ｆ液等の溶液を用いたウェット
エッチングにより選択的に除去するか、またはＲＩＥ法
とウェットエッチング法とを組み合わせたエッチング方
法により選択的に除去する。これにより、図８（ａ）及
び図８（ｂ）に示す構造を形成する。このエッチング
は、プラズマＴＥＯＳ酸化膜１２２の下のシリコン窒化
膜１２１でストップさせる。このようにすると、メモリ
セル部のＳＮ電極１４２の表面の高さとメモリセル部以
外のプラズマＴＥＯＳ酸化膜１２２の表面の高さとがそ
ろい、ＳＮ電極１４２の有り無しによるメモリセル領域
とメモリセル領域以外の領域の段差をほぼなくすことが
できる。スタック構造のＤＲＡＭ製造工程においては、
段差を小さくすることが重要な工程である。
【００７１】また、このような方法によらず、基板（ウ
ェハ）全面のプラズマＴＥＯＳ酸化膜１２２を選択的に
除去しても良い。このとき、メモリセル部と周辺回路部
に段差が生じるが、第１の実施形態で述べたように問題
はない。
ェハ）全面のプラズマＴＥＯＳ酸化膜１２２を選択的に
除去しても良い。このとき、メモリセル部と周辺回路部
に段差が生じるが、第１の実施形態で述べたように問題
はない。
【００７２】このようにして、側面が基板表面に対して
逆テーパー形状となった、筒形状（例えば円筒型）のＳ
Ｎ電極１４２を形成できる。第１の実施形態の場合と同
様に、ＳＮ電極１４２の側面の表面は滑らかである。こ
のため、ＳＮ電極１４２の側面の荒れによる電界集中に
よって発生するキャパシタ絶縁膜のリーク電流の増加を
抑えることができる。
逆テーパー形状となった、筒形状（例えば円筒型）のＳ
Ｎ電極１４２を形成できる。第１の実施形態の場合と同
様に、ＳＮ電極１４２の側面の表面は滑らかである。こ
のため、ＳＮ電極１４２の側面の荒れによる電界集中に
よって発生するキャパシタ絶縁膜のリーク電流の増加を
抑えることができる。
【００７３】次に、図６（ｂ）に示すように、例えばＢ
ＳＴからなるキャパシタ絶縁膜（ＢＳＴ膜）１５をＣＶ
Ｄ法で前記構造上に２０ｎｍ程度の膜厚になるように堆
積する。その後、ＰＬ電極１６となる例えばＲｕ膜を、
例えばＣＶＤ法でキャパシタ絶縁膜１５上に膜厚４０ｎ
ｍ程度堆積する。
ＳＴからなるキャパシタ絶縁膜（ＢＳＴ膜）１５をＣＶ
Ｄ法で前記構造上に２０ｎｍ程度の膜厚になるように堆
積する。その後、ＰＬ電極１６となる例えばＲｕ膜を、
例えばＣＶＤ法でキャパシタ絶縁膜１５上に膜厚４０ｎ
ｍ程度堆積する。
【００７４】このとき、隣接するＳＮ電極１４２の間の
ＰＬ電極１６内部に空孔１７が形成されるように、ＰＬ
電極１６となるＲｕ膜を堆積する。ここでは、第１の実
施例と同じように、側面が基板表面に対して逆テーパー
形状となったＳＮ電極１４２を形成することにより、Ｐ
Ｌ電極１６の内部に空孔１７を形成する。
ＰＬ電極１６内部に空孔１７が形成されるように、ＰＬ
電極１６となるＲｕ膜を堆積する。ここでは、第１の実
施例と同じように、側面が基板表面に対して逆テーパー
形状となったＳＮ電極１４２を形成することにより、Ｐ
Ｌ電極１６の内部に空孔１７を形成する。
【００７５】この後は、通常のスタック型ＤＲＡＭのプ
ロセスと同じであり、第１の実施形態と同様である。Ｐ
Ｌ電極１６として用いることができるその他の導電膜、
キャパシタ絶縁膜１５として用いることができるその他
の誘電体膜についても、第１の実施形態と同様である。
ロセスと同じであり、第１の実施形態と同様である。Ｐ
Ｌ電極１６として用いることができるその他の導電膜、
キャパシタ絶縁膜１５として用いることができるその他
の誘電体膜についても、第１の実施形態と同様である。
【００７６】第２の実施形態でも、第１の実施形態と同
様な効果が得られる。特に、第２の実施形態によれば、
筒形状（例えば円筒型）のＳＮ電極の薄い側面における
熱ストレスを、ＰＬ電極１６内部の空孔１７により、効
果的に緩和できる。その結果、従来は困難であった円筒
型のＳＮ電極１４２の剥がれを防止でき、キャパシタの
製造歩留まりを向上できる。
様な効果が得られる。特に、第２の実施形態によれば、
筒形状（例えば円筒型）のＳＮ電極の薄い側面における
熱ストレスを、ＰＬ電極１６内部の空孔１７により、効
果的に緩和できる。その結果、従来は困難であった円筒
型のＳＮ電極１４２の剥がれを防止でき、キャパシタの
製造歩留まりを向上できる。
【００７７】また、図９（ａ）及び図９（ｂ）に前記第
２の実施形態の変形例を示す。前記第２の実施形態で
は、隣接する２つのＳＮ電極１４２の間のＰＬ電極１６
中に空孔１７を形成したが、この変形例では図に示すよ
うに、１つの筒形状（例えば円筒型）のＳＮ電極１４２
の間のＰＬ電極１６中にも空孔１７を形成する。この場
合は、筒形状部分（ＳＮ電極１４２）の高さとＰＬ電極
１６の成膜条件を適切に設定することにより、筒形内及
び筒形外に空孔１７を形成する。変形例の効果は、前記
第２の実施形態と同様である。
２の実施形態の変形例を示す。前記第２の実施形態で
は、隣接する２つのＳＮ電極１４２の間のＰＬ電極１６
中に空孔１７を形成したが、この変形例では図に示すよ
うに、１つの筒形状（例えば円筒型）のＳＮ電極１４２
の間のＰＬ電極１６中にも空孔１７を形成する。この場
合は、筒形状部分（ＳＮ電極１４２）の高さとＰＬ電極
１６の成膜条件を適切に設定することにより、筒形内及
び筒形外に空孔１７を形成する。変形例の効果は、前記
第２の実施形態と同様である。
【００７８】［第３の実施形態］図１０（ａ）は、本発
明の第３の実施形態に係るスタック型ＤＲＡＭのメモリ
セルの平面図である。図１０（ｂ）は、図１０（ａ）に
示す前記メモリセルの１１Ｂ−１１Ｂ線に沿った断面図
である。
明の第３の実施形態に係るスタック型ＤＲＡＭのメモリ
セルの平面図である。図１０（ｂ）は、図１０（ａ）に
示す前記メモリセルの１１Ｂ−１１Ｂ線に沿った断面図
である。
【００７９】本実施形態が第１の実施形態と異なる構造
上の点は、ＳＮ電極の形状にある。すなわち、第１の実
施形態のＳＮ電極１４は、側面（断面）が基板表面に対
して逆テーパー形状となっている方形状の電極であった
が、本実施形態のＳＮ電極１４３は、側面（断面）が基
板表面に対してほぼ垂直な角度を持つ直方形状の電極で
ある。
上の点は、ＳＮ電極の形状にある。すなわち、第１の実
施形態のＳＮ電極１４は、側面（断面）が基板表面に対
して逆テーパー形状となっている方形状の電極であった
が、本実施形態のＳＮ電極１４３は、側面（断面）が基
板表面に対してほぼ垂直な角度を持つ直方形状の電極で
ある。
【００８０】以下、このようなＳＮ電極１４３を有する
メモリセルの製造方法について説明する。なお、図２
（ｂ）に示す工程までは、第１の実施形態と同じなので
説明は省略する。
メモリセルの製造方法について説明する。なお、図２
（ｂ）に示す工程までは、第１の実施形態と同じなので
説明は省略する。
【００８１】図２（ｂ）に示す工程に続いて、図１１
（ａ）及び図１１（ｂ）に示すように、側壁が基板表面
に対してほぼ垂直な角度を持つＳＮ溝パターン１３を形
成する。その後、ＳＮ溝パターン１３の底面のバリアメ
タル膜１１の表面を露出させる。
（ａ）及び図１１（ｂ）に示すように、側壁が基板表面
に対してほぼ垂直な角度を持つＳＮ溝パターン１３を形
成する。その後、ＳＮ溝パターン１３の底面のバリアメ
タル膜１１の表面を露出させる。
【００８２】次に、ＳＮ電極１４３としての例えば厚さ
３００ｎｍ程度のＲｕ膜をＣＶＤ法により全面に堆積す
る。次いで、例えばＣＭＰ法またはエッチバック法を用
いて、不要なＲｕ膜を除去し表面を平坦化することによ
って、図１２（ａ）及び図１２（ｂ）に示すように、Ｓ
Ｎ溝パターン１３の内部をＳＮ電極１４３で完全に埋め
込む。ここでは、ＳＮ電極１４３としてＲｕ膜を用いた
が、その他に第１の実施形態で述べた種々の金属膜を使
用できる。
３００ｎｍ程度のＲｕ膜をＣＶＤ法により全面に堆積す
る。次いで、例えばＣＭＰ法またはエッチバック法を用
いて、不要なＲｕ膜を除去し表面を平坦化することによ
って、図１２（ａ）及び図１２（ｂ）に示すように、Ｓ
Ｎ溝パターン１３の内部をＳＮ電極１４３で完全に埋め
込む。ここでは、ＳＮ電極１４３としてＲｕ膜を用いた
が、その他に第１の実施形態で述べた種々の金属膜を使
用できる。
【００８３】次に、例えば周辺回路部のようにプラズマ
ＴＥＯＳ酸化膜１２２を除去したくない領域をレジスト
（図示せず）で覆う。その後、プラズマＴＥＯＳ酸化膜
１２２を、例えばＮＨ4Ｆ液等の溶液を用いたウェット
エッチングにより選択的に除去するか、またはＲＩＥ法
とウェットエッチング法とを組み合わせたエッチング方
法により選択的に除去する。
ＴＥＯＳ酸化膜１２２を除去したくない領域をレジスト
（図示せず）で覆う。その後、プラズマＴＥＯＳ酸化膜
１２２を、例えばＮＨ4Ｆ液等の溶液を用いたウェット
エッチングにより選択的に除去するか、またはＲＩＥ法
とウェットエッチング法とを組み合わせたエッチング方
法により選択的に除去する。
【００８４】このエッチングは、プラズマＴＥＯＳ酸化
膜１２２の下のシリコン窒化膜１２１でストップさせ
る。このようにすると、メモリセル部のＳＮ電極１４３
の表面の高さとメモリセル部以外のプラズマＴＥＯＳ酸
化膜１２２の表面の高さとがそろい、ＳＮ電極１４３の
有り無しによるメモリセル領域とメモリセル領域以外の
領域の段差をほぼなくすことができる。スタック構造の
ＤＲＡＭ製造工程においては、段差を小さくすることが
重要な工程である。
膜１２２の下のシリコン窒化膜１２１でストップさせ
る。このようにすると、メモリセル部のＳＮ電極１４３
の表面の高さとメモリセル部以外のプラズマＴＥＯＳ酸
化膜１２２の表面の高さとがそろい、ＳＮ電極１４３の
有り無しによるメモリセル領域とメモリセル領域以外の
領域の段差をほぼなくすことができる。スタック構造の
ＤＲＡＭ製造工程においては、段差を小さくすることが
重要な工程である。
【００８５】また、このような方法によらず、基板（ウ
ェハ）全面のプラズマＴＥＯＳ酸化膜１２２を選択的に
除去しても良い。このとき、メモリセル部と周辺回路部
に段差が生じるが、第１の実施形態で述べたように問題
はない。
ェハ）全面のプラズマＴＥＯＳ酸化膜１２２を選択的に
除去しても良い。このとき、メモリセル部と周辺回路部
に段差が生じるが、第１の実施形態で述べたように問題
はない。
【００８６】このようにして、基板表面に対してほぼ垂
直な側壁を持った、いわゆる箱型のＳＮ電極１４３を形
成する。第１の実施形態の場合と同様に、ＳＮ電極１４
３の側面の表面は滑らかである。このため、ＳＮ電極１
４３の側面の荒れによる電界集中によって発生するキャ
パシタ絶縁膜のリーク電流の増加を抑えることができ
る。
直な側壁を持った、いわゆる箱型のＳＮ電極１４３を形
成する。第１の実施形態の場合と同様に、ＳＮ電極１４
３の側面の表面は滑らかである。このため、ＳＮ電極１
４３の側面の荒れによる電界集中によって発生するキャ
パシタ絶縁膜のリーク電流の増加を抑えることができ
る。
【００８７】次に、図１０（ｂ）に示すように、例えば
ＢＳＴからなるキャパシタ絶縁膜（ＢＳＴ膜）１５を、
ＣＶＤ法で全面に２０ｎｍ程度の膜厚になるように堆積
する。その後、ＰＬ電極１６としての例えばＲｕ膜を、
例えばＣＶＤ法でキャパシタ絶縁膜１５上に膜厚４０ｎ
ｍ程度堆積する。
ＢＳＴからなるキャパシタ絶縁膜（ＢＳＴ膜）１５を、
ＣＶＤ法で全面に２０ｎｍ程度の膜厚になるように堆積
する。その後、ＰＬ電極１６としての例えばＲｕ膜を、
例えばＣＶＤ法でキャパシタ絶縁膜１５上に膜厚４０ｎ
ｍ程度堆積する。
【００８８】このとき、隣接するＳＮ電極１４３の間の
ＰＬ電極１６中に空孔１７が形成されるように、ＰＬ電
極１６となるＲｕ膜を堆積する。ここでは、第１の実施
形態と異なり、側面が基板表面に対してほぼ垂直な角度
を持つ箱型のＳＮ電極１４３を形成しているので、Ｒｕ
膜（ＰＬ電極１６）の成膜時にＲｕ膜がややオーバーハ
ング状になるような成膜条件、すなわち、ステップカバ
レッジが悪くなるような条件で、Ｒｕ膜を成膜する。例
えば、供給律速の成膜条件を選択する。これにより、Ｐ
Ｌ電極１６中に空孔１７を形成する。
ＰＬ電極１６中に空孔１７が形成されるように、ＰＬ電
極１６となるＲｕ膜を堆積する。ここでは、第１の実施
形態と異なり、側面が基板表面に対してほぼ垂直な角度
を持つ箱型のＳＮ電極１４３を形成しているので、Ｒｕ
膜（ＰＬ電極１６）の成膜時にＲｕ膜がややオーバーハ
ング状になるような成膜条件、すなわち、ステップカバ
レッジが悪くなるような条件で、Ｒｕ膜を成膜する。例
えば、供給律速の成膜条件を選択する。これにより、Ｐ
Ｌ電極１６中に空孔１７を形成する。
【００８９】この後は、通常のスタック型ＤＲＡＭのプ
ロセスと同じであり、第１の実施形態と同様である。Ｐ
Ｌ電極１６として用いることができるその他の導電膜、
キャパシタ絶縁膜１５として用いることができるその他
の誘電体膜についても、第１の実施形態と同様である。
ロセスと同じであり、第１の実施形態と同様である。Ｐ
Ｌ電極１６として用いることができるその他の導電膜、
キャパシタ絶縁膜１５として用いることができるその他
の誘電体膜についても、第１の実施形態と同様である。
【００９０】第３の本実施形態でも、第１の実施形態と
同様な効果が得られる。特に、第３の実施形態によれ
ば、ＳＮ電極の形状を利用して空孔１７を形成すること
が困難な場合、いわゆる箱型のＳＮ電極１４３を用いる
場合においても、成膜条件を工夫することにより、空孔
１７を形成することができ、本発明の効果を得ることが
できる。
同様な効果が得られる。特に、第３の実施形態によれ
ば、ＳＮ電極の形状を利用して空孔１７を形成すること
が困難な場合、いわゆる箱型のＳＮ電極１４３を用いる
場合においても、成膜条件を工夫することにより、空孔
１７を形成することができ、本発明の効果を得ることが
できる。
【００９１】さらに、第３の実施形態の方法は、垂直な
側面を持つ筒形状（例えば円筒型）のＳＮ電極にも適用
できる。この場合、空孔１７は、筒形状ＳＮ電極の筒形
内側のＰＬ電極内部と、隣接する２つの筒形状ＳＮ電極
の筒形外側で挟まれたＰＬ電極内部に形成され、同じよ
うな効果が得られる。
側面を持つ筒形状（例えば円筒型）のＳＮ電極にも適用
できる。この場合、空孔１７は、筒形状ＳＮ電極の筒形
内側のＰＬ電極内部と、隣接する２つの筒形状ＳＮ電極
の筒形外側で挟まれたＰＬ電極内部に形成され、同じよ
うな効果が得られる。
【００９２】［第４の実施形態］図１３（ａ）は、本発
明の第４の実施形態に係るスタック型ＤＲＡＭのメモリ
セルの平面図である。図１３（ｂ）は、図１３（ａ）に
示す前記メモリセルの１４Ｂ−１４Ｂ線に沿った断面図
である。
明の第４の実施形態に係るスタック型ＤＲＡＭのメモリ
セルの平面図である。図１３（ｂ）は、図１３（ａ）に
示す前記メモリセルの１４Ｂ−１４Ｂ線に沿った断面図
である。
【００９３】本実施形態が第２の実施形態と異なる点
は、ＳＮ電極の側面の角度の違いである。すなわち、第
２の実施形態のＳＮ電極１４２は、ＳＮ電極の側面（断
面）が基板表面に対して逆テーパー形状となっていた
が、本実施形態のＳＮ電極１４４は、ＳＮ電極の側面
（断面）が基板表面に対して純テーパー形状となってい
る。
は、ＳＮ電極の側面の角度の違いである。すなわち、第
２の実施形態のＳＮ電極１４２は、ＳＮ電極の側面（断
面）が基板表面に対して逆テーパー形状となっていた
が、本実施形態のＳＮ電極１４４は、ＳＮ電極の側面
（断面）が基板表面に対して純テーパー形状となってい
る。
【００９４】以下、このようなＳＮ電極１４４を有する
メモリセルの製造方法について説明する。なお、図２
（ａ）及び図２（ｂ）までの工程は、第１の実施形態と
同じなので、第２の実施形態と同様に省略する。
メモリセルの製造方法について説明する。なお、図２
（ａ）及び図２（ｂ）までの工程は、第１の実施形態と
同じなので、第２の実施形態と同様に省略する。
【００９５】図２（ｂ）に示す工程に続いて、図１４
（ａ）及び図１４（ｂ）に示すように、側壁が逆テーパ
ー形状となるようなＳＮ溝パターン１３を形成し、さら
に、ＳＮ溝パターン１３の底面のバリアメタル膜１１の
表面を露出させる。
（ａ）及び図１４（ｂ）に示すように、側壁が逆テーパ
ー形状となるようなＳＮ溝パターン１３を形成し、さら
に、ＳＮ溝パターン１３の底面のバリアメタル膜１１の
表面を露出させる。
【００９６】次に、ＳＮ電極１４４としての例えば厚さ
３０ｎｍ程度のＲｕ膜をＣＶＤ法により前記構造上に堆
積する。続いて、例えばＣＭＰ法またはエッチバック法
を用いて、不要なＲｕ膜を除去して表面を平坦化するこ
とにより、ＳＮ溝パターン１３の内壁を被覆するＳＮ電
極１４４を形成する。
３０ｎｍ程度のＲｕ膜をＣＶＤ法により前記構造上に堆
積する。続いて、例えばＣＭＰ法またはエッチバック法
を用いて、不要なＲｕ膜を除去して表面を平坦化するこ
とにより、ＳＮ溝パターン１３の内壁を被覆するＳＮ電
極１４４を形成する。
【００９７】このとき、ＳＮ電極１４４の内壁のＲｕ膜
の表面をＣＭＰ時のダメージや汚染から保護するため
に、レジスト（図示せず）などの保護膜を用いても良
い。この保護膜は、ＣＭＰ終了後に除去する。ここで
は、ＳＮ電極１４４としてＲｕ膜を用いたが、その他に
第１の実施形態で述べた種々の金属膜を使用しても良
い。
の表面をＣＭＰ時のダメージや汚染から保護するため
に、レジスト（図示せず）などの保護膜を用いても良
い。この保護膜は、ＣＭＰ終了後に除去する。ここで
は、ＳＮ電極１４４としてＲｕ膜を用いたが、その他に
第１の実施形態で述べた種々の金属膜を使用しても良
い。
【００９８】次に、例えば周辺回路部のようにプラズマ
ＴＥＯＳ酸化膜１２２を除去したくない領域をレジスト
（図示せず）で覆う。その後、プラズマＴＥＯＳ酸化膜
１２２を、例えばＮＨ4Ｆ液等の溶液を用いたウェット
エッチングにより選択的に除去するか、またはＲＩＥ法
とウェットエッチング法とを組み合わせたエッチング方
法により選択的に除去する。これにより、図１５（ａ）
及び図１５（ｂ）に示す構造を形成する。このエッチン
グは、プラズマＴＥＯＳ酸化膜１２２の下のシリコン窒
化膜１２１でストップさせる。このようにすると、メモ
リセル部のＳＮ電極１４４の表面の高さとメモリセル部
以外のプラズマＴＥＯＳ酸化膜１２２の表面の高さとが
そろい、ＳＮ電極１４４の有り無しによるメモリセル領
域とメモリセル領域以外の領域の段差をほぼなくすこと
ができる。スタック構造のＤＲＡＭ製造工程において
は、段差を小さくすることが重要な工程である。
ＴＥＯＳ酸化膜１２２を除去したくない領域をレジスト
（図示せず）で覆う。その後、プラズマＴＥＯＳ酸化膜
１２２を、例えばＮＨ4Ｆ液等の溶液を用いたウェット
エッチングにより選択的に除去するか、またはＲＩＥ法
とウェットエッチング法とを組み合わせたエッチング方
法により選択的に除去する。これにより、図１５（ａ）
及び図１５（ｂ）に示す構造を形成する。このエッチン
グは、プラズマＴＥＯＳ酸化膜１２２の下のシリコン窒
化膜１２１でストップさせる。このようにすると、メモ
リセル部のＳＮ電極１４４の表面の高さとメモリセル部
以外のプラズマＴＥＯＳ酸化膜１２２の表面の高さとが
そろい、ＳＮ電極１４４の有り無しによるメモリセル領
域とメモリセル領域以外の領域の段差をほぼなくすこと
ができる。スタック構造のＤＲＡＭ製造工程において
は、段差を小さくすることが重要な工程である。
【００９９】また、このような方法によらず、基板（ウ
ェハ）全面のプラズマＴＥＯＳ酸化膜１２２を選択的に
除去しても良い。このとき、メモリセル部と周辺回路部
に段差が生じるが、第１の実施形態で述べたように問題
はない。
ェハ）全面のプラズマＴＥＯＳ酸化膜１２２を選択的に
除去しても良い。このとき、メモリセル部と周辺回路部
に段差が生じるが、第１の実施形態で述べたように問題
はない。
【０１００】このようにして、側面が基板表面に対して
順テーパー形状となった、筒形状（例えば円筒型）のＳ
Ｎ電極１４４を形成できる。第１の実施形態の場合と同
様に、ＳＮ電極１４４の側面の表面は滑らかである。こ
のため、ＳＮ電極１４４の側面の荒れによる電界集中に
よって発生するキャパシタ絶縁膜のリーク電流の増加を
抑えることができる。
順テーパー形状となった、筒形状（例えば円筒型）のＳ
Ｎ電極１４４を形成できる。第１の実施形態の場合と同
様に、ＳＮ電極１４４の側面の表面は滑らかである。こ
のため、ＳＮ電極１４４の側面の荒れによる電界集中に
よって発生するキャパシタ絶縁膜のリーク電流の増加を
抑えることができる。
【０１０１】次に、図１３（ｂ）に示すように、例えば
ＢＳＴからなるキャパシタ絶縁膜（ＢＳＴ膜）１５をＣ
ＶＤ法で前記構造上に２０ｎｍ程度の膜厚になるように
堆積する。その後、ＰＬ電極１６となる例えばＲｕ膜
を、例えばＣＶＤ法でキャパシタ絶縁膜１５上に４０ｎ
ｍ程度堆積する。
ＢＳＴからなるキャパシタ絶縁膜（ＢＳＴ膜）１５をＣ
ＶＤ法で前記構造上に２０ｎｍ程度の膜厚になるように
堆積する。その後、ＰＬ電極１６となる例えばＲｕ膜
を、例えばＣＶＤ法でキャパシタ絶縁膜１５上に４０ｎ
ｍ程度堆積する。
【０１０２】このとき、筒形状ＳＮ電極１４４の筒形内
側のＰＬ電極１６内部に空孔１７が形成されるように、
ＰＬ電極１６となるＲｕ膜を堆積する。ここでは、側壁
が基板表面に対して純テーパー形状となったＳＮ電極１
４４を形成することにより、ＰＬ電極１６の内部に空孔
１７を形成する。もちろん、隣接する２つのＳＮ電極１
４４で挟まれたＰＬ電極１６の内部に、同時に空孔が形
成されるようにＲｕ膜（ＰＬ電極１６）を堆積しても良
い。この場合、例えば、第３の実施形態で述べたよう
に、Ｒｕ膜の成膜条件を制御することによって、空孔１
７を形成する。
側のＰＬ電極１６内部に空孔１７が形成されるように、
ＰＬ電極１６となるＲｕ膜を堆積する。ここでは、側壁
が基板表面に対して純テーパー形状となったＳＮ電極１
４４を形成することにより、ＰＬ電極１６の内部に空孔
１７を形成する。もちろん、隣接する２つのＳＮ電極１
４４で挟まれたＰＬ電極１６の内部に、同時に空孔が形
成されるようにＲｕ膜（ＰＬ電極１６）を堆積しても良
い。この場合、例えば、第３の実施形態で述べたよう
に、Ｒｕ膜の成膜条件を制御することによって、空孔１
７を形成する。
【０１０３】この後は、通常のスタック型ＤＲＡＭのプ
ロセスと同じであり、第１の実施形態と同様である。Ｐ
Ｌ電極１６として用いることができるその他の導電膜、
キャパシタ絶縁膜１５として用いることができるその他
の誘電体膜についても、第１の実施形態と同様である。
ロセスと同じであり、第１の実施形態と同様である。Ｐ
Ｌ電極１６として用いることができるその他の導電膜、
キャパシタ絶縁膜１５として用いることができるその他
の誘電体膜についても、第１の実施形態と同様である。
【０１０４】第４の実施形態でも、第１の実施形態と同
様な効果が得られる。特に、第４の実施形態によれば、
筒形状（例えば円筒型）の薄いＳＮ電極１４４の側面に
おける熱ストレスをＰＬ電極１６内部の空孔１７によ
り、効果的に緩和できる。その結果、従来は困難であっ
た筒形状のＳＮ電極１４４の剥がれを防止でき、キャパ
シタの製造歩留まりを向上できる。
様な効果が得られる。特に、第４の実施形態によれば、
筒形状（例えば円筒型）の薄いＳＮ電極１４４の側面に
おける熱ストレスをＰＬ電極１６内部の空孔１７によ
り、効果的に緩和できる。その結果、従来は困難であっ
た筒形状のＳＮ電極１４４の剥がれを防止でき、キャパ
シタの製造歩留まりを向上できる。
【０１０５】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、スタック
型キャパシタの場合について説明したが、本発明は、ト
レンチ型キャパシタにも適用できる。トレンチ型キャパ
シタの場合、隣り合う２つのキャパシタのＰＬ電極で挟
まれたＳＮ電極中に、空孔が存在することになる。この
ようなＳＮ電極は、例えば第３の実施形態のように、ト
レンチが形成された半導体基板上に、ステップカバレッ
ジが悪くなる成膜条件で、ＳＮ電極としての導電膜を堆
積することで形成できる。
るものではない。例えば、上記実施形態では、スタック
型キャパシタの場合について説明したが、本発明は、ト
レンチ型キャパシタにも適用できる。トレンチ型キャパ
シタの場合、隣り合う２つのキャパシタのＰＬ電極で挟
まれたＳＮ電極中に、空孔が存在することになる。この
ようなＳＮ電極は、例えば第３の実施形態のように、ト
レンチが形成された半導体基板上に、ステップカバレッ
ジが悪くなる成膜条件で、ＳＮ電極としての導電膜を堆
積することで形成できる。
【０１０６】また、半導体基板としては、通常のシリコ
ン基板の他に、寄生容量を減らし、より高速なデバイス
を作成するために、ＳＯＩ基板を用いても良い。また、
活性領域がＳｉＧｅからなる半導体基板を用いても良
い。
ン基板の他に、寄生容量を減らし、より高速なデバイス
を作成するために、ＳＯＩ基板を用いても良い。また、
活性領域がＳｉＧｅからなる半導体基板を用いても良
い。
【０１０７】また、前述した各実施の形態はそれぞれ、
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。
【０１０８】さらに、前述した各実施の形態には種々の
段階の発明が含まれており、各実施の形態において開示
した複数の構成要件の適宜な組み合わせにより、種々の
段階の発明を抽出することも可能である。
段階の発明が含まれており、各実施の形態において開示
した複数の構成要件の適宜な組み合わせにより、種々の
段階の発明を抽出することも可能である。
【０１０９】
【発明の効果】以上述べたようにこの発明によれば、複
数の電極上にキャパシタ絶縁膜を介して共通電極が設け
られてなる複数のキャパシタにおいて、共通電極の内部
に空孔を設けることによって、熱ストレスの影響を受け
にくい複数のキャパシタを備えた半導体装置を実現でき
る。
数の電極上にキャパシタ絶縁膜を介して共通電極が設け
られてなる複数のキャパシタにおいて、共通電極の内部
に空孔を設けることによって、熱ストレスの影響を受け
にくい複数のキャパシタを備えた半導体装置を実現でき
る。
【図１】（ａ）は本発明の第１の実施形態に係るスタッ
ク型ＤＲＡＭのメモリセルの平面図であり、（ｂ）は前
記第１の実施形態に係るスタック型ＤＲＡＭのメモリセ
ルの断面図である。
ク型ＤＲＡＭのメモリセルの平面図であり、（ｂ）は前
記第１の実施形態に係るスタック型ＤＲＡＭのメモリセ
ルの断面図である。
【図２】（ａ）は前記第１の実施形態に係るスタック型
ＤＲＡＭのメモリセルの第１製造工程を示す平面図であ
り、（ｂ）は前記第１の実施形態に係るスタック型ＤＲ
ＡＭのメモリセルの第１製造工程を示す断面図である。
ＤＲＡＭのメモリセルの第１製造工程を示す平面図であ
り、（ｂ）は前記第１の実施形態に係るスタック型ＤＲ
ＡＭのメモリセルの第１製造工程を示す断面図である。
【図３】（ａ）は前記第１の実施形態に係るスタック型
ＤＲＡＭのメモリセルの第２製造工程を示す平面図であ
り、（ｂ）は前記第１の実施形態に係るスタック型ＤＲ
ＡＭのメモリセルの第２製造工程を示す断面図である。
ＤＲＡＭのメモリセルの第２製造工程を示す平面図であ
り、（ｂ）は前記第１の実施形態に係るスタック型ＤＲ
ＡＭのメモリセルの第２製造工程を示す断面図である。
【図４】（ａ）は前記第１の実施形態に係るスタック型
ＤＲＡＭのメモリセルの第３製造工程を示す平面図であ
り、（ｂ）は前記第１の実施形態に係るスタック型ＤＲ
ＡＭのメモリセルの第３製造工程を示す断面図である。
ＤＲＡＭのメモリセルの第３製造工程を示す平面図であ
り、（ｂ）は前記第１の実施形態に係るスタック型ＤＲ
ＡＭのメモリセルの第３製造工程を示す断面図である。
【図５】前記第１の実施形態に係るスタック型ＤＲＡＭ
のメモリセルにおけるプレート電極内部の空孔の形状を
示す基板面方向の断面図である。
のメモリセルにおけるプレート電極内部の空孔の形状を
示す基板面方向の断面図である。
【図６】（ａ）は本発明の第２の実施形態に係るスタッ
ク型ＤＲＡＭのメモリセルの平面図であり、（ｂ）は前
記第２の実施形態に係るスタック型ＤＲＡＭのメモリセ
ルの断面図である。
ク型ＤＲＡＭのメモリセルの平面図であり、（ｂ）は前
記第２の実施形態に係るスタック型ＤＲＡＭのメモリセ
ルの断面図である。
【図７】（ａ）は前記第２の実施形態に係るスタック型
ＤＲＡＭのメモリセルの第１製造工程を示す平面図であ
り、（ｂ）は前記第２の実施形態に係るスタック型ＤＲ
ＡＭのメモリセルの第１製造工程を示す断面図である。
ＤＲＡＭのメモリセルの第１製造工程を示す平面図であ
り、（ｂ）は前記第２の実施形態に係るスタック型ＤＲ
ＡＭのメモリセルの第１製造工程を示す断面図である。
【図８】（ａ）は前記第２の実施形態に係るスタック型
ＤＲＡＭのメモリセルの第２製造工程を示す平面図であ
り、（ｂ）は前記第２の実施形態に係るスタック型ＤＲ
ＡＭのメモリセルの第２製造工程を示す断面図である。
ＤＲＡＭのメモリセルの第２製造工程を示す平面図であ
り、（ｂ）は前記第２の実施形態に係るスタック型ＤＲ
ＡＭのメモリセルの第２製造工程を示す断面図である。
【図９】（ａ）は本発明の第２の実施形態の変形例に係
るスタック型ＤＲＡＭのメモリセルの平面図であり、
（ｂ）は前記第２の実施形態の変形例に係るスタック型
ＤＲＡＭのメモリセルの断面図である。
るスタック型ＤＲＡＭのメモリセルの平面図であり、
（ｂ）は前記第２の実施形態の変形例に係るスタック型
ＤＲＡＭのメモリセルの断面図である。
【図１０】（ａ）は本発明の第３の実施形態に係るスタ
ック型ＤＲＡＭのメモリセルの平面図であり、（ｂ）は
前記第３の実施形態に係るスタック型ＤＲＡＭのメモリ
セルの断面図である。
ック型ＤＲＡＭのメモリセルの平面図であり、（ｂ）は
前記第３の実施形態に係るスタック型ＤＲＡＭのメモリ
セルの断面図である。
【図１１】（ａ）は前記第３の実施形態に係るスタック
型ＤＲＡＭのメモリセルの第１製造工程を示す平面図で
あり、（ｂ）は前記第３の実施形態に係るスタック型Ｄ
ＲＡＭのメモリセルの第１製造工程を示す断面図であ
る。
型ＤＲＡＭのメモリセルの第１製造工程を示す平面図で
あり、（ｂ）は前記第３の実施形態に係るスタック型Ｄ
ＲＡＭのメモリセルの第１製造工程を示す断面図であ
る。
【図１２】（ａ）は前記第３の実施形態に係るスタック
型ＤＲＡＭのメモリセルの第２製造工程を示す平面図で
あり、（ｂ）は前記第３の実施形態に係るスタック型Ｄ
ＲＡＭのメモリセルの第２製造工程を示す断面図であ
る。
型ＤＲＡＭのメモリセルの第２製造工程を示す平面図で
あり、（ｂ）は前記第３の実施形態に係るスタック型Ｄ
ＲＡＭのメモリセルの第２製造工程を示す断面図であ
る。
【図１３】（ａ）は本発明の第４の実施形態に係るスタ
ック型ＤＲＡＭのメモリセルの平面図であり、（ｂ）は
前記第４の実施形態に係るスタック型ＤＲＡＭのメモリ
セルの断面図である。
ック型ＤＲＡＭのメモリセルの平面図であり、（ｂ）は
前記第４の実施形態に係るスタック型ＤＲＡＭのメモリ
セルの断面図である。
【図１４】（ａ）は前記第４の実施形態に係るスタック
型ＤＲＡＭのメモリセルの第１製造工程を示す平面図で
あり、（ｂ）は前記第４の実施形態に係るスタック型Ｄ
ＲＡＭのメモリセルの第１製造工程を示す断面図であ
る。
型ＤＲＡＭのメモリセルの第１製造工程を示す平面図で
あり、（ｂ）は前記第４の実施形態に係るスタック型Ｄ
ＲＡＭのメモリセルの第１製造工程を示す断面図であ
る。
【図１５】（ａ）は前記第４の実施形態に係るスタック
型ＤＲＡＭのメモリセルの第２製造工程を示す平面図で
あり、（ｂ）は前記第４の実施形態に係るスタック型Ｄ
ＲＡＭのメモリセルの第２製造工程を示す断面図であ
る。
型ＤＲＡＭのメモリセルの第２製造工程を示す平面図で
あり、（ｂ）は前記第４の実施形態に係るスタック型Ｄ
ＲＡＭのメモリセルの第２製造工程を示す断面図であ
る。
【図１６】従来のスタック型ＤＲＡＭにおけるメモリセ
ルの断面図である。
ルの断面図である。
１…Ｐ型シリコン半導体基板（またはＮ型シリコン半導
体基板） ２…素子分離絶縁膜 ３…ゲート酸化膜 ４…ゲート電極（ワード線） ５…不純物拡散層（ソース／ドレイン領域） ６…層間絶縁膜 ７…ＳＮポリシリコンプラグ ８…層間絶縁膜 ９…ビット線 １０…ＳＮメタルプラグ １１…バリアメタル膜 １３…ＳＮ溝パターン １３ｈ…ＳＮ溝パターン１３の穴 １４、１４２、１４３、１４４…ＳＮ電極 １５…キャパシタ絶縁膜 １６…ＰＬ電極 １７…空孔 １２１…シリコン窒化膜 １２２…プラズマＴＥＯＳ酸化膜
体基板） ２…素子分離絶縁膜 ３…ゲート酸化膜 ４…ゲート電極（ワード線） ５…不純物拡散層（ソース／ドレイン領域） ６…層間絶縁膜 ７…ＳＮポリシリコンプラグ ８…層間絶縁膜 ９…ビット線 １０…ＳＮメタルプラグ １１…バリアメタル膜 １３…ＳＮ溝パターン １３ｈ…ＳＮ溝パターン１３の穴 １４、１４２、１４３、１４４…ＳＮ電極 １５…キャパシタ絶縁膜 １６…ＰＬ電極 １７…空孔 １２１…シリコン窒化膜 １２２…プラズマＴＥＯＳ酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ６５１
Claims (22)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成され、複数の第１電極、キャパ
シタ絶縁膜、及び第２電極を有し、前記複数の第１電極
と前記第２電極との間に前記キャパシタ絶縁膜が設けら
れてなる複数のキャパシタとを具備し、 前記複数の第１電極及び第２電極のうち、少なくとも一
つの電極内部に空孔が形成されていることを特徴とする
半導体装置。 - 【請求項２】 前記複数のキャパシタはスタック型キャ
パシタを構成し、前記第２電極は前記スタック型キャパ
シタのプレート電極であり、前記空孔は前記第２電極の
内部に存在することを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 前記空孔は、隣接する２つの前記第１電
極で挟まれた前記第２電極の内部に存在することを特徴
とする請求項１に記載の半導体装置。 - 【請求項４】 前記第１電極の断面形状は、方形状であ
り、かつ前記半導体基板の表面に対して逆テーパー形状
となっていることを特徴とする請求項１に記載の半導体
装置。 - 【請求項５】 前記第１電極の断面形状は、筒形状であ
り、かつ前記半導体基板の表面に対して逆テーパー形状
となっていることを特徴とする請求項１に記載の半導体
装置。 - 【請求項６】 前記第１電極の断面形状は方形状であ
り、かつ前記第１電極の断面形状の両側面は前記半導体
基板の表面に対してほぼ垂直な角度を持っていることを
特徴とする請求項１に記載の半導体装置。 - 【請求項７】 前記第１電極の断面形状は筒形状であ
り、かつ前記第１電極の断面形状の両側面は前記半導体
基板の表面に対してほぼ垂直な角度を持っていることを
特徴とする請求項１に記載の半導体装置。 - 【請求項８】 前記第１電極の断面形状は筒形状であ
り、かつ前記第１電極の断面形状の両側面は前記半導体
基板の表面に対して順テーパー形状となっており、前記
空孔は前記第１電極の筒形内側に形成された前記第２電
極の内部に存在することを特徴とする請求項１に記載の
半導体装置。 - 【請求項９】 前記複数の第１電極の各々の断面形状は
筒形状であり、前記空孔は、前記第１電極の筒形内側に
形成された前記第２電極の内部と、前記複数の第１電極
のうちの隣り合う２つの第１電極で挟まれた前記第２電
極の内部とにそれぞれ存在することを特徴とする請求項
１に記載の半導体装置。 - 【請求項１０】 前記第２電極は、Ｒｕ、Ｗ、Ｔｉのう
ちのいずれかを含む導電膜で形成されていることを特徴
とする請求項１に記載の半導体装置。 - 【請求項１１】 前記キャパシタ絶縁膜は、Ｔａを含む
酸化膜、またはＳｒとＴｉを含む酸化膜のいずれかで形
成されていることを特徴とする請求項１に記載の半導体
装置。 - 【請求項１２】 前記第１電極は、トレンチ型キャパシ
タのストレージノード電極であることを特徴とする請求
項１に記載の半導体装置。 - 【請求項１３】 半導体基板と、 前記半導体基板に形成された複数のストレージノード電
極と、 前記複数のストレージノード電極上に形成されたキャパ
シタ絶縁膜と、 前記キャパシタ絶縁膜上に形成された、前記複数のスト
レージノード電極に対向するプレート電極とを具備し、 前記プレート電極の内部には少なくとも一つの空孔が形
成されていることを特徴とする半導体装置。 - 【請求項１４】 前記空孔は、隣接する前記ストレージ
ノード電極で挟まれた前記プレート電極の内部に存在す
ることを特徴とする請求項１３に記載の半導体装置。 - 【請求項１５】 前記ストレージノード電極の断面形状
は、方形状であり、かつ前記半導体基板の表面に対して
逆テーパー形状となっていることを特徴とする請求項１
３に記載の半導体装置。 - 【請求項１６】 前記ストレージノード電極の断面形状
は、筒形状であり、かつ前記半導体基板の表面に対して
逆テーパー形状となっていることを特徴とする請求項１
３に記載の半導体装置。 - 【請求項１７】 前記ストレージノード電極の断面形状
は方形状であり、かつ前記ストレージノード電極の断面
形状の両側面は前記半導体基板の表面に対してほぼ垂直
な角度を持っていることを特徴とする請求項１３に記載
の半導体装置。 - 【請求項１８】 前記ストレージノード電極の断面形状
は筒形状であり、かつ前記ストレージノード電極の断面
形状の両側面は前記半導体基板の表面に対してほぼ垂直
な角度を持っていることを特徴とする請求項１３に記載
の半導体装置。 - 【請求項１９】 前記ストレージノード電極の断面形状
は筒形状であり、かつ前記ストレージノード電極の断面
形状の両側面は前記半導体基板の表面に対して順テーパ
ー形状となっており、前記空孔は前記ストレージノード
電極の筒形内側に形成された前記プレート電極の内部に
存在することを特徴とする請求項１３に記載の半導体装
置。 - 【請求項２０】 前記複数のストレージノード電極の各
々の断面形状は筒形状であり、前記空孔は前記ストレー
ジノード電極の筒形内側に形成された前記プレート電極
の内部と、前記複数のストレージノード電極のうちの隣
り合う２つのストレージノード電極で挟まれた前記プレ
ート電極の内部とにそれぞれ存在することを特徴とする
請求項１３に記載の半導体装置。 - 【請求項２１】 前記ストレージノード電極、前記キャ
パシタ絶縁膜、及び前記プレート電極により、スタック
型キャパシタを構成することを特徴とする請求項１３に
記載の半導体装置。 - 【請求項２２】 半導体基板と、 前記半導体基板上に離間して形成された複数のストレー
ジノード電極と、 前記複数のストレージノード電極の各々の上面及び側面
に形成されたキャパシタ絶縁膜と、 前記複数のストレージノード電極の各々の上面上及び隣
接する前記ストレージノード電極間に、前記キャパシタ
絶縁膜を介して形成されたプレート電極とを具備し、 前記ストレージノード電極間の前記プレート電極は空孔
を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001090770A JP2001345434A (ja) | 2000-03-27 | 2001-03-27 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087546 | 2000-03-27 | ||
| JP2000-87546 | 2000-03-27 | ||
| JP2001090770A JP2001345434A (ja) | 2000-03-27 | 2001-03-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001345434A true JP2001345434A (ja) | 2001-12-14 |
Family
ID=26588499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001090770A Pending JP2001345434A (ja) | 2000-03-27 | 2001-03-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001345434A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159363A (ja) * | 2003-11-27 | 2005-06-16 | Samsung Electronics Co Ltd | 階段形状のシリンダー型構造のキャパシタを有する半導体装置、及びその製造方法 |
| KR100615092B1 (ko) | 2004-08-16 | 2006-08-23 | 삼성전자주식회사 | 노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을갖는 에프. 램들 및 그 형성방법들 |
| KR20170073978A (ko) * | 2015-12-21 | 2017-06-29 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조방법 |
| WO2018216400A1 (ja) * | 2017-05-25 | 2018-11-29 | パナソニックＩｐマネジメント株式会社 | 固体撮像素子、及び撮像装置 |
| JPWO2019208226A1 (ja) * | 2018-04-27 | 2021-01-07 | 株式会社村田製作所 | キャパシタ |
-
2001
- 2001-03-27 JP JP2001090770A patent/JP2001345434A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159363A (ja) * | 2003-11-27 | 2005-06-16 | Samsung Electronics Co Ltd | 階段形状のシリンダー型構造のキャパシタを有する半導体装置、及びその製造方法 |
| KR100615092B1 (ko) | 2004-08-16 | 2006-08-23 | 삼성전자주식회사 | 노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을갖는 에프. 램들 및 그 형성방법들 |
| KR20170073978A (ko) * | 2015-12-21 | 2017-06-29 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조방법 |
| KR102476691B1 (ko) * | 2015-12-21 | 2022-12-14 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조방법 |
| WO2018216400A1 (ja) * | 2017-05-25 | 2018-11-29 | パナソニックＩｐマネジメント株式会社 | 固体撮像素子、及び撮像装置 |
| JPWO2018216400A1 (ja) * | 2017-05-25 | 2019-11-07 | パナソニックＩｐマネジメント株式会社 | 固体撮像素子、及び撮像装置 |
| US11153521B2 (en) | 2017-05-25 | 2021-10-19 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state image sensor and imaging device |
| JPWO2019208226A1 (ja) * | 2018-04-27 | 2021-01-07 | 株式会社村田製作所 | キャパシタ |
| JP7052867B2 (ja) | 2018-04-27 | 2022-04-12 | 株式会社村田製作所 | キャパシタ |
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