JP2001217407A

JP2001217407A - 半導体集積回路装置およびその製造方法

Info

Publication number: JP2001217407A
Application number: JP2000025228A
Authority: JP
Inventors: Yoshitaka Nakamura; 吉孝中村; Isamu Asano; 勇浅野; Hiroyuki Ota; 裕之太田; Satoru Yamada; 悟山田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-02-02
Filing date: 2000-02-02
Publication date: 2001-08-10

Abstract

(57)【要約】【課題】ルテニウム等貴金属材料を下部電極に用いた
場合の、下部電極の機械的強度を向上し、下部電極加工
の際、あるいは、キャパシタ絶縁膜形成の際のバリア膜
に要求される耐酸化性、耐スパッタリング性の問題を回
避する。【解決手段】プラグ３９上にバリア膜４０を形成後、
シリコン酸化膜３４上にシリコン窒化膜４１、シリコン
酸化膜４２を順次堆積し、シリコン酸化膜４２およびシ
リコン窒化膜４１をエッチングして孔４３を形成する。
この孔４３を埋め込むルテニウム膜を堆積し、孔４３以
外のシリコン酸化膜４２上のルテニウムを除去して孔４
３内にルテニウムからなる下部電極４５を形成する。そ
の後シリコン酸化膜４３を除去し、キャパシタ絶縁膜で
あるＢＳＴ膜を堆積し、酸化性雰囲気で熱処理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体装置に適用して有効な
技術に関するものである。

【０００２】

【従来の技術】ＤＲＡＭのメモリセルは、一般に、半導
体基板の主面上にマトリクス状に配置された複数のワー
ド線と複数のビット線との交点に配置される。１個のメ
モリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄
積用容量素子（キャパシタ）とで構成される。

【０００３】メモリセル選択用のＭＩＳＦＥＴは、周囲
を素子分離領域で囲まれた活性領域に形成され、主とし
て、ゲート酸化膜、ワード線と一体に構成されたゲート
電極およびソース、ドレインを構成する一対の半導体領
域で構成される。このＭＩＳＦＥＴは、通常１つの活性
領域に２個形成され、２つのＭＩＳＦＥＴの一方のソー
ス・ドレイン（半導体領域）が前記活性領域の中央部で
共有される。ビット線は、前記ＭＩＳＦＥＴの上部に配
置され、共有された前記半導体領域と電気的に接続され
る。キャパシタは、同じく前記ＭＩＳＦＥＴの上部に配
置され、上記ソース、ドレインの他方と電気的に接続さ
れる。

【０００４】たとえば特開平７−７０８４号公報は、ビ
ット線の上部にキャパシタを配置するキャパシタ・オー
バー・ビットライン（Capacitor Over Bit-line ）構造
のＤＲＡＭを開示している。この公報に記載されたＤＲ
ＡＭでは、ビット線の上部に配置したキャパシタの下部
電極（蓄積電極）を円筒状に加工し、この下部電極上に
容量絶縁膜と上部電極（プレート電極）とを形成する構
造を採用している。下部電極を円筒状に加工ことによっ
てその表面積を増加し、メモリセルの微細化に伴うキャ
パシタの蓄積電荷量（Ｃs ）の減少を補うようにしてい
る。このように、ＣＯＢ構造を有するメモリセルにおい
ては、半導体記憶装置としての動作信頼度を確保する必
要上、キャパシタの構造に対して相当の立体化が必須と
なっている。

【０００５】ところが、キャパシタ構造の立体化によっ
ても近年の集積化された半導体装置、特に２５６Ｍｂｉ
ｔ（メガビット）相当以降のＤＲＡＭにおいては、必要
な容量値（蓄積電荷量）の確保が困難になることが予想
される。

【０００６】そこで、１９９６年１１月１０日、応用物
理学会発行、「応用物理」６５巻、１１号、ｐ１１１１
〜１１１２に記載されているように、酸化タンタル（Ｔ
ａ₂Ｏ₅）、あるいはＳＴＯ（ＳｒＴｉＯ₃）、ＢＳＴ
（Ｂａ_XＳｒ_1-xＴｉＯ₃）等の高誘電体（強誘電体）
材料をキャパシタの絶縁膜に用いることが検討されてい
る。Ｔａ₂Ｏ₅は比誘電率が２０程度と高く、また、Ｓ
ＴＯ、ＢＳＴは比誘電率が２００〜５００程度ときわめ
て高い。そこでこれらの高誘電率膜を用いれば、従来用
いられているシリコン酸化膜、シリコン窒化膜に比較し
て高い容量値を実現することが容易になる。特に、ＳＴ
Ｏ、ＢＳＴは誘電率が高く、容量値増加の効果が顕著に
得られることが期待される。

【０００７】ＳＴＯ、ＢＳＴの成膜は、酸化性雰囲気で
実施される。このため、従来用いられているシリコン材
料をキャパシタ用の電極に用いれば、電極界面に誘電率
の低いシリコン酸化膜が形成され好ましくない。そこで
キャパシタ用の電極材料には耐酸化性に優れたＲｕ（ル
テニウム）、Ｐｔ（白金）、ＲｕＯ₂（酸化ルテニウ
ム）等が検討されている。そして、ルテニウム等を用い
た下部電極の形成には、ルテニウム等の金属膜をスパッ
タにより形成後、これをパターニングして形成する方法
が一般的である。

【０００８】

【発明が解決しようとする課題】しかし、Ｒｕ、Ｐｔ等
貴金属、あるいはそれらのシリサイド物、酸化物等を電
極材料に用いる場合、以下のような問題があることを本
発明者らは認識した。以下に説明する問題点は特に公知
にされているわけではなく、本発明者らの実験検討によ
り認識されたものである。

【０００９】下部電極の形成には、ルテニウム等の金属
膜をたとえばスパッタ法により堆積後、これを異方性エ
ッチング（ドライエッチング）によりパターニングして
形成できる。しかし、ルテニウム等貴金属膜のエッチン
グは一般に困難であり、微細加工の前提となるテーパの
ない異方性エッチングが困難である。つまり、ルテニウ
ム等貴金属膜はエッチングガス（通常酸素）と化合した
生成ガス（たとえば酸化ルテニウム分子）の蒸気圧が低
く、速やかに排気されないとこの生成ガスが再び堆積さ
れエッチング加工断面にテーパ形状を生成してしまう。
このように下部電極の構成に適した金属の微細加工（異
方性エッチング）は本来困難である。

【００１０】次に、下部電極とその下部に形成される接
続部材（プラグ）とは、メモリセルに形成されるため、
高集積化を図ろうとすれば、ほぼ最小加工寸法で加工さ
れる。よってマスクの合わせずれを考慮すれば、プラグ
の直上には下部電極が形成されず、プラグ表面の一部が
下部電極底面からはみ出して形成されることがある。こ
のようにはみ出し部分があると、このはみ出し部は下部
電極（ルテニウム等の金属膜）のエッチングの際にエッ
チングダメージを受けることとなる。ルテニウム等の貴
金属膜は、一般に酸化性雰囲気でエッチングされるた
め、プラグ表面には強い耐酸化性が要求される。また、
ルテニウム等のエッチング環境では高いエネルギーのス
パッタ粒子が存在するため、プラグ表面には高い耐スパ
ッタ性が要求される。プラグは一般に多結晶シリコンで
構成されるので、多結晶シリコンプラグの表面には耐酸
化性、耐スパッタ性に優れたバリア膜が必要となる。し
かし、現状では優れた（ルテニウム等のエッチング雰囲
気に耐える程度の耐酸化性を有した）バリア膜を得るこ
とは困難である。

【００１１】また、ルテニウム等貴金属膜をパターニン
グして下部電極を形成した場合、プラグ表面に形成され
たバリア膜が下部電極から目外れした部分については、
キャパシタ絶縁膜の形成の際にも耐酸化性が要求され
る。すなわち、バリア膜表面に下部電極の底面から外れ
た目外れ部が存在する場合には、この目外れ部にキャパ
シタ絶縁膜が形成されることとなる。前記した通り、高
い記憶容量を実現するには、キャパシタ絶縁膜の誘電率
を高くする必要があり、ＢＳＴ等の酸化金属膜をキャパ
シタ絶縁膜に用いる必要がある。このような酸化金属膜
は酸化性雰囲気で形成されるのみならず、酸化性雰囲気
における熱処理により酸素欠陥の回復処理が必要であ
る。このような酸化性雰囲気における被膜堆積雰囲気
と、酸化性雰囲気における熱処理に耐えるバリア膜が必
要である。ところが、現実にはこのようなバリア膜を得
ることは難しい。

【００１２】さらに、ルテニウム等の貴金属膜をパター
ニングにより下部電極を形成する場合、下部電極の機械
的強度が弱くなる問題がある。つまり、パターニングし
て下部電極を形成する場合、下部電極の底面のみで下地
に接触することになり、容易に下部電極が倒れる問題が
ある。特に、下部電極をルテニウム等貴金属で構成する
場合、貴金属の剛性は強く、熱ストレス、パターニング
時のエッチング損傷等によるストレスの増加により、さ
らに顕著に倒壊の問題が生じる。

【００１３】本発明の目的は、ルテニウム等貴金属材料
を下部電極に用いた場合の、下部電極の機械的強度を向
上することにある。

【００１４】本発明の他の目的は、ルテニウム等貴金属
材料を下部電極に用いた場合の、下部電極加工の際、あ
るいは、キャパシタ絶縁膜形成の際のバリア膜に要求さ
れる耐酸化性、耐スパッタリング性の問題を回避するこ
とにある。

【００１５】本発明のさらに他の目的は、ルテニウム等
貴金属材料を下部電極に用いた場合の、下部電極加工を
容易にする製造技術を提供することにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１８】本発明の半導体集積回路装置は、メモリセ
ル毎に設けられた情報蓄積容量素子用の第１電極と、第
１電極に対向して形成された第２電極と、第１および第
２電極間に形成された容量絶縁膜とを含む半導体集積回
路装置であって、第１電極（下部電極）は筒形状で形成
され、その全体または表面が金属または金属化合物で構
成され、容量絶縁膜が高誘電体層または強誘電体層から
なり、第１電極の下部が絶縁膜に埋め込まれている。こ
のような半導体集積回路装置によれば、第１電極下部が
絶縁膜に埋め込まれているため、第１電極（下部電極）
の機械的強度を向上できる。また、第１電極（下部電
極）の下部周辺は絶縁膜で覆われているため、キャパシ
タ絶縁膜の形成の際には、下部電極の底面付近は酸化性
雰囲気に曝されることがない。このため、プラグ上部に
形成されたバリア膜の耐酸化性の要求レベルを緩和する
ことができる。

【００１９】なお、絶縁膜は、シリコン酸化膜、シリコ
ン窒化膜またはそれらの積層膜とすることができる。ま
た、絶縁膜の膜厚は、５０ｎｍ未満とならない範囲で、
第１電極の高さの２０分の１以上とすることができる。

【００２０】また、第１電極と同一の層の周辺回路領域
に、絶縁膜に対してエッチング選択比を有する第２の絶
縁膜を形成できる。このような第２の絶縁膜により周辺
回路領域とメモリセル領域に形成される段差を緩和でき
る。

【００２１】第１電極（下部電極）は、その側面および
底面が金属または金属化合物であり、その内部が心材で
ある構成、あるいは、その表面が金属または金属化合物
であり、その内部が空洞である構成、の何れかの構成と
することができる。心材としては、キャパシタ絶縁膜と
同一の材料、たとえばＢＳＴ、または、タングステン、
チタン、タンタル、これらの窒化物、炭化物、酸化物、
または、シリコン窒化物を例示できる。

【００２２】金属または金属化合物は、ルテニウムまた
はルテニウム化合物とすることができる。

【００２３】第１電極と接続部材（プラグ）との間に
は、チタンアルミニウムナイトライド（ＴｉＡｌＮ）
膜、窒化タングステン（ＷＮ）膜、チタンシリコンナイ
トライド（ＴｉＳｉＮ）膜、タングステン（Ｗ）膜、窒
化チタン（ＴｉＮ）膜、タンタルシリコンナイトライド
（ＴａＳｉＮ）膜、タングステンシリコンナイトライド
（ＷＳｉＮ）膜、窒化タンタル（ＴａＮ）膜、チタン
（Ｔｉ）膜、または、タンタル（Ｔａ）膜が形成でき
る。

【００２４】本発明の半導体集積回路装置の製造方法
は、（ａ）ＭＩＳＦＥＴが形成された半導体基板の主面
上に第１絶縁膜を形成し、第１絶縁膜の接続孔に多結晶
シリコンを主成分とする接続部材と、接続孔上部の接続
部材の上面にバリア膜を形成する工程、（ｂ）第１絶縁
膜上に第２絶縁膜を形成し、第２絶縁膜上に第２絶縁膜
に対してエッチング選択比を有する第３絶縁膜を形成す
る工程、（ｃ）第３絶縁膜および第２絶縁膜にエッチン
グを施し、バリア膜の全部または一部表面を露出する孔
を形成する工程、（ｄ）孔内に金属または金属化合物を
含む第１電極を形成する工程、（ｅ）第３絶縁膜を除去
する工程、（ｆ）第１電極表面および第２絶縁膜表面を
覆う誘電体膜を堆積し、誘電体膜を酸化性雰囲気で熱処
理する工程、を含む。

【００２５】孔内への第１電極の形成は、孔を埋め込む
金属または金属化合物からなる導電膜の形成後、孔以外
の第３絶縁膜上の導電膜を除去する第１の方法、孔の内
面に沿う金属または金属化合物からなる導電膜の形成
後、孔を埋め込む心材膜を堆積し、孔以外の第３絶縁膜
上の導電膜および心材膜を除去する第２の方法、孔の内
面を覆いその内部に空洞を有する状態で孔の開口が閉塞
された金属または金属化合物からなる導電膜を堆積し、
孔以外の第３絶縁膜上の導電膜を除去する第３の方法、
の何れかの方法を用いる。

【００２６】第３絶縁膜上の導電膜の除去は、導電膜を
ＣＭＰ法により除去する第１の方法、導電膜をエッチバ
ック法により除去する第２の方法、第３絶縁膜上に多結
晶シリコン膜を形成し、多結晶シリコン膜、第３絶縁膜
および第２絶縁膜に孔を形成し、導電膜を堆積し、金属
または金属化合物とシリコンとを反応させる熱処理を施
した後、金属または金属化合物のシリサイド物を選択的
に除去する第３の方法、の何れかの方法を用いる。

【００２７】第３絶縁膜の除去の際に、周辺回路領域の
第３絶縁膜を残存させることができ、バリア膜は、チタ
ンアルミニウムナイトライド（ＴｉＡｌＮ）膜、窒化タ
ングステン（ＷＮ）膜、チタンシリコンナイトライド
（ＴｉＳｉＮ）膜、タングステン（Ｗ）膜、窒化チタン
（ＴｉＮ）膜、タンタルシリコンナイトライド（ＴａＳ
ｉＮ）膜、タングステンシリコンナイトライド（ＷＳｉ
Ｎ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）
膜、または、タンタル（Ｔａ）膜であり、金属または金
属化合物は、ルテニウムまたはルテニウム化合物であ
り、誘電体膜は、ＢＳＴ（Ｂａ_XＳｒ_1-xＴｉＯ₃）
膜、ＳＴＯ（ＳｒＴｉＯ₃）膜、または、酸化タンタル
（Ｔａ₂Ｏ₅）膜とすることができる。

【００２８】このような製造方法によれば、孔の加工の
際にバリア膜がダメージを受けることとなるが、このダ
メージはシリコン酸化膜あるいはシリコン窒化膜のエッ
チングの際に受けるダメージであり、ルテニウム膜等を
エッチングする際の酸化性雰囲気におけるダメージより
は小さい。よって、バリア膜に要求される耐酸化性のレ
ベルは、ルテニウム等の金属材料を通してキャパシタ絶
縁膜の酸化熱処理の際に受ける酸化防止の程度に止ま
り、あまり大きくない。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００３０】（実施の形態１）図１〜図１１は、本発明
の一実施の形態であるＤＲＡＭ（Dynamic Random Acces
s Memory）の製造方法を工程順に示した断面図である。
なお、基板の断面を示す各図の左側部分はＤＲＡＭのメ
モリセルが形成される領域（メモリセルアレイ）を示
し、右側部分は周辺回路領域を示している。

【００３１】まず、図１に示すように、半導体基板（以
下単に基板という）１上にメモリセルの選択ＭＩＳＦＥ
ＴＱｓ、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐを形成し、さらに、こ
れらＭＩＳＦＥＴＱｓ，Ｑｎ，Ｑｐ上にビット線ＢＬお
よび第１層配線３０〜３３を形成する。

【００３２】基板１には素子分離溝２が形成され、ウェ
ット酸化あるいはドライ熱酸化により膜厚の薄いシリコ
ン酸化膜６を形成した後、たとえばシリコン酸化膜７を
素子分離溝２に埋め込む。これをたとえばＣＭＰ（Chem
ical Mechanical Polishing）法により研磨して素子分
離溝２の内部に残し、素子分離領域を形成する。さら
に、基板１にｐ型もしくはｎ型のイオン注入を施し、メ
モリセルアレイの基板１にｐ型ウェル３およびｎ型ウェ
ル５を形成し、周辺回路領域の基板１にｐ型ウェル３お
よびｎ型ウェル４を形成する。その後、約８００℃の熱
酸化でｐ型ウェル３およびｎ型ウェル４のそれぞれの表
面に清浄なゲート酸化膜８を形成する。

【００３３】ＭＩＳＦＥＴＱｓ，Ｑｎ，Ｑｐは以下のよ
うにして形成する。すなわち、ゲート酸化膜８上に、不
純物がドープされた多結晶シリコン膜をたとえばＣＶＤ
法で堆積し、その後、たとえばスパッタリング法でＷＮ
膜とＷ膜とを堆積する。さらにその上部にＣＶＤ法でシ
リコン酸化膜を堆積する。上記Ｗ膜の応力緩和とＷＮ膜
のデンシファイ（緻密化）とを目的とした熱処理を施し
た後、前記シリコン酸化膜の上部に窒化シリコン膜を堆
積する。この窒化シリコン膜をゲート電極パターンにパ
ターニングした後、窒化シリコン膜をマスクにして前記
シリコン酸化膜、Ｗ膜、ＷＮ膜および多結晶シリコン膜
をドライエッチングする。これにより、多結晶シリコン
膜、ＷＮ膜およびＷ膜からなるゲート電極９が形成され
る。さらに、これらのゲート電極９の上部にシリコン酸
化膜および窒化シリコン膜からなるキャップ絶縁膜１０
が形成される。なお、メモリセルアレイに形成されたゲ
ート電極９は、ワード線ＷＬとして機能する。

【００３４】次に、ゲート電極９の両側のｐ型ウェル３
にｎ型不純物（リンまたはヒ素）をイオン打ち込みする
ことによってｎ^-型半導体領域１１を形成し、ｎ型ウェ
ル４にｐ型不純物（ホウ素）をイオン打ち込みすること
によってｐ^-型半導体領域１２を形成する。さらに、基
板１上に窒化シリコン膜１３を堆積した後、メモリセル
アレイの基板１の上部をフォトレジスト膜（図示せず）
で覆い、周辺回路領域の窒化シリコン膜１３を異方的に
エッチングすることによって、周辺回路領域のゲート電
極９の側壁にサイドウォールスペーサ１３ａを形成す
る。さらに、周辺回路領域のｐ型ウェル３にｎ型不純物
（リンまたはヒ素）をイオン打ち込みすることによって
ｎ⁺型半導体領域１４（ソース、ドレイン）を形成し、
ｎ型ウェル４にｐ型不純物（ホウ素）をイオン打ち込み
することによってｐ⁺型半導体領域１５（ソース、ドレ
イン）を形成する。ここまでの工程で、周辺回路領域に
ＬＤＤ(Lightly Doped Drain) 構造のソース、ドレイン
を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネ
ル型ＭＩＳＦＥＴＱｐが形成される。

【００３５】次に、ゲート電極９の上部にシリコン酸化
膜１６（たとえばＴＥＯＳ酸化膜）を堆積し、これをＣ
ＭＰ法で研磨してその表面を平坦化する。その後、フォ
トレジスト膜（図示せず）をマスクにしてメモリセルア
レイのシリコン酸化膜１６をドライエッチングし、さら
に、シリコン酸化膜１６の下層の窒化シリコン膜１３を
ドライエッチングして２段階のエッチングによりコンタ
クトホール１８、１９を形成する。上記コンタクトホー
ル１８、１９を通じてメモリセルアレイのｐ型ウェル３
（ｎ^-型半導体領域１１）にｎ型不純物（リンまたはヒ
素）のイオンを打ち込み、ｎ⁺型半導体領域１７（ソー
ス、ドレイン）を形成する。ここまでの工程で、メモリ
セルアレイにｎチャネル型で構成されるメモリセル選択
用ＭＩＳＦＥＴＱｓが形成される。その後、コンタクト
ホール１８、１９の内部に不純物がドープされた多結晶
シリコン膜を埋め込んでプラグ２０を形成する。プラグ
２０は埋め込まれた多結晶シリコン膜をエッチバック
（またはＣＭＰ法で研磨）して形成する。さらに、シリ
コン酸化膜１６の上部にたとえばＣＶＤ法でシリコン酸
化膜２１を堆積した後、フォトレジスト膜（図示せず）
をマスクにしたドライエッチングで周辺回路領域のシリ
コン酸化膜２１およびその下層のシリコン酸化膜１６を
ドライエッチングする。これによりｎ⁺型半導体領域１
４、ｐ⁺型半導体領域１５、ゲート電極９、メモリセル
アレイのコンタクトホール１８の上部に各々コンタクト
ホール２２、２３、２４、２５を形成する。その後、コ
ンタクトホール２２、２３、２５の底部にシリサイド膜
２６を形成し、コンタクトホール２２、２３、２４、２
５の内部にプラグ２７を形成する。シリサイド膜２６の
形成はＴｉ膜とＴｉＮ膜とを堆積した後に基板１を約６
５０℃で熱処理することによって、プラグ２７の形成は
たとえばＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、
これをＣＭＰ法で研磨し、コンタクトホール２２、２
３、２４、２５の内部のみに残すことによって行う。

【００３６】次に、メモリセルアレイのシリコン酸化膜
２１の上部にビット線ＢＬを形成し、周辺回路領域のシ
リコン酸化膜２１の上部に第１層目の配線３０〜３３を
形成する。ビット線ＢＬおよび第１層目の配線３０〜３
３は、例えばシリコン酸化膜２１の上部にスパッタリン
グ法でＷ膜を堆積した後、フォトレジスト膜をマスクに
してこのＷ膜をドライエッチングすることによって形成
する。

【００３７】次に、ビット線ＢＬおよび第１層目の配線
３０〜３３の上部にシリコン酸化膜３４を形成する。こ
のシリコン酸化膜３４は、前記シリコン酸化膜１６と同
様の方法で形成する。その後、シリコン酸化膜３４にス
ルーホール３８を形成する。スルーホール３８の形成
は、シリコン酸化膜３４の上部にＣＶＤ法で多結晶シリ
コン膜を堆積した後これをパターニングし、さらにこの
パターニングされた多結晶シリコン膜の側壁にサイドウ
ォールスペーサを形成し、このサイドウォールスペーサ
と多結晶シリコン膜とをマスクにしてエッチングにより
形成できる。このようにサイドウォールスペーサをもマ
スクに用いることにより、露光の解像度限界以下の加工
寸法でスルーホール３８が形成できる。

【００３８】次に、スルーホール３８の内部にプラグ３
９を形成する。プラグ３９は、スルーホール３８の内部
を含むシリコン酸化膜３４の上部にｎ型不純物（リン）
をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール３８の内部のみに残すことによって形成する。
次工程で説明するバリア膜４０を形成するために、エッ
チバックを若干過剰に行い、プラグ３９の表面がシリコ
ン酸化膜３４表面よりも低く、すなわちスルーホール３
８の上部に凹部が形成されるようにする。

【００３９】次に、図２に示すように、プラグ３９上に
バリア膜４０を形成する。バリア膜４０の材料は、たと
えばタングステン（Ｗ）、タングステンナイトライド
（ＷＮ）、チタンナイトライド（ＴｉＮ）、タンタルナ
イトライド（ＴａＮ）、チタンアルミニウムナイトライ
ド（ＴｉＡｌＮ）、チタンシリコンナイトライド（Ｔｉ
ＳｉＮ）、タンタルシリコンナイトライド（ＴａＳｉ
Ｎ）、タングステンシリコンナイトライド（ＷＳｉ
Ｎ）、ルテニウムシリサイド（ＲｕＳｉ）、タングステ
ンボライド（ＷＢ）、チタンボライド（ＴｉＢ）、タン
グステンカーバイト（ＷＣ）、チタンカーバイト（Ｔｉ
Ｃ）等が例示できる。これらの材料を用いたバリア膜４
０は、後に説明するキャパシタ絶縁膜の酸化処理工程に
おいて、酸素の拡散をブロックする機能を有する。

【００４０】バリア膜４０は、たとえばプラグ３９およ
びシリコン酸化膜３４の表面にバリア膜４０の材料であ
る被膜をＣＶＤ法またはスパッタ法により形成し、これ
をＣＭＰ法により研磨し、プラグ３９上の凹部（スルー
ホール３８の上部）にのみバリア膜４０を残すことによ
り形成する。

【００４１】次に、図３に示すように、シリコン酸化膜
３４上にシリコン窒化膜４１およびシリコン酸化膜４２
を順次堆積する。

【００４２】シリコン窒化膜４１とシリコン酸化膜４２
は、たとえばＣＶＤ法により形成できる。シリコン窒化
膜４１は後に説明する下部電極の機械的強度を保持する
ために形成する。シリコン窒化膜４１の膜厚はたとえば
１００ｎｍとする。また、シリコン酸化膜４２は後に説
明する下部電極の形成に用いる。シリコン酸化膜４２の
膜厚は下部電極の高さを決定する要素となり、キャパシ
タに要求される容量値から逆算して求められる。下部電
極を0.１３μｍの柱状で加工し、キャパシタ絶縁膜とし
てＢＳＴ膜を用いてシリコン酸化膜換算の実効膜厚を0.
４ｎｍにすることを前提とすれば、シリコン酸化膜４２
の膜厚は７００ｎｍとなる。これにより下部電極のキャ
パシタとして寄与する部分の高さは７００ｎｍとなり、
キャパシタの容量値として４０ｆＦを確保できる。

【００４３】シリコン窒化膜４１の膜厚は前記の通り１
００ｎｍにすることができるが、これは、後に説明する
下部電極の倒壊を防止するに必要な膜厚であれば良い。
たとえば下部電極の高さ（シリコン窒化膜４１とシリコ
ン酸化膜４２の膜厚の和）の２０分の１であればよい。
ただし、シリコン窒化膜４１が５０ｎｍより薄くなる場
合は十分な下部電極の機械的強度が得られなくなるた
め、シリコン窒化膜４１の膜厚は最低でも５０ｎｍは必
要である。

【００４４】次に、図４に示すように、シリコン酸化膜
４２およびシリコン窒化膜４１に孔４３を形成する。孔
４３の形成には、まず、シリコン酸化膜４２上にフォト
レジスト膜（図示せず）を形成してこれをパターニング
する。本実施の形態では、シリコン酸化膜３４の形成に
ＣＭＰ法による研磨が用いられているため、シリコン酸
化膜３４の平坦性が高く、このためシリコン酸化膜４２
表面の平坦性も高く維持される。このため、シリコン酸
化膜４２上に形成されるフォトレジスト膜への露光を精
密に行うことができる。このフォトレジスト膜は下部電
極形成のためのものであり最小加工寸法でパターニング
する必要がある。従って、露光精度を高くできることは
このフォトレジスト膜のパターニングにおいては非常に
都合がよい。フォトレジスト膜は、たとえば0.１３μｍ
の開口径でパターニングされる。次に、このフォトレジ
スト膜をマスクとしてシリコン酸化膜４２およびシリコ
ン窒化膜４１にエッチングを施し、孔４３を形成する。
このエッチングには２段階のエッチングを施すことがで
きる。すなわち、第１のエッチングは、シリコン酸化膜
がエッチングされるがシリコン窒化膜がエッチングされ
難い条件で行い、シリコン酸化膜４２を十分なオーバー
エッチングの下でエッチング加工する。この際、シリコ
ン窒化膜４１はエッチングストッパとして機能する。そ
の後、第２のエッチングをシリコン窒化膜がエッチング
される条件で行う。このエッチングは、シリコン窒化膜
４１がシリコン酸化膜４２と比較して十分に薄い膜厚で
形成されているため、多少のオーバーエッチングを施し
ても下地であるシリコン酸化膜３４が過剰にエッチング
されることがない。このため、微細な開口径の孔４３を
高いアスペクト比であっても高精度に加工することが可
能となる。

【００４５】また、孔４３を形成するエッチングでは、
バリア膜４０の表面がエッチングされることとなり、ダ
メージを受ける。ただし、このダメージは、シリコン窒
化膜４１のエッチング環境におけるダメージであり、ル
テニウム膜のパターニングにより下部電極を形成する場
合のような酸化性雰囲気でのエッチングではない。この
ため、エッチングにより受けるダメージが大きくなく、
バリア膜４０に要求される耐酸化性をレベルを緩和する
ことができる。

【００４６】次に、図５に示すように、孔４３を埋め込
むようにルテニウム膜４４を形成する。ルテニウム膜４
４の膜厚は、たとえば１００ｎｍ〜２００ｎｍとする。
また、ルテニウム膜４４の形成にはＣＶＤ法を用いる。
ソース（原料）ガスは、たとえば、Ｒｕ（ＢｔＣｐ）₂
／ＴＨＦを0.５ｓｃｃｍ、Ｏ₂を５０ｓｃｃｍとする。
ただし、ＢｔＣｐはブチルシクロペンタ基（Ｃ₅Ｈ
₈（Ｃ₄Ｈ₉）−）である。ＴＨＦはテトラヒドロフラ
ン（Ｃ₄Ｈ₁₁Ｏ）であり、溶剤として作用する。

【００４７】このように、ルテニウム膜４４をＣＶＤ法
により堆積することにより、微細かつ高アスペクト比な
孔４３への埋め込みが良好にできる。なお、ここでは、
ルテニウム膜４４を例示しているが、ルテニウムに代え
て白金を用いても良い。白金をＣＶＤ法により堆積する
場合には、ソース（原料）ガスとして、たとえば、（Ｍ
ｅＣｐ）Ｐｔ（Ｍｅ）₃とＯ₂とを用いることができ
る。ただし、Ｍｅはメチル基（ＣＨ₃−）であり、Ｍｅ
Ｃｐはメチルシクロペンタ基（Ｃ₅Ｈ₈（ＣＨ₃）−）
である。

【００４８】なお、ルテニウム膜４４のＣＶＤ法による
堆積に先立ち、２５ｎｍ〜１００ｎｍ程度の膜厚のルテ
ニウム膜をスパッタ法により形成しても良い。この場
合、スパッタ法によるルテニウム膜がシード膜となりル
テニウム膜４４の形成が容易になる。

【００４９】次に、図６に示すように、シリコン酸化膜
４２上のルテニウム膜４４をエッチバック法により除去
し、孔４３内にのみルテニウム膜４４を残して、下部電
極４５を形成する。エッチバック法に代えてＣＭＰ法を
用いても良い。

【００５０】なお、下部電極４５の形成後、ルテニウム
をデンシファイ（焼き締め）するための熱処理を施して
も良い。これにより下部電極４５（ルテニウム）の応力
緩和を行える。

【００５１】次に、図７に示すように、シリコン酸化膜
４２を除去して、下部電極４５の側面を露出する。シリ
コン酸化膜４２の除去には、たとえばウェットエッチン
グ法を用いる。このとき、シリコン窒化膜４１がエッチ
ングストッパとして機能する。このように下部電極４５
の側面は露出するものの、その全部は露出することな
く、下部はシリコン窒化膜４１に埋め込まれた状態とな
る。これにより、下部電極４５の倒壊を防止し、機械的
強度を向上できる。

【００５２】次に、図８に示すように、ＢＳＴ膜４６を
形成する。ＢＳＴ膜４６は、ＤＲＡＭのキャパシタ絶縁
膜として機能する。ＢＳＴ膜４６の膜厚はたとえば２０
〜３０ｎｍとし、ＣＶＤ法により形成する。さらに、ア
ズデポ状態のＢＳＴ膜４６では、酸素欠陥が多いため、
酸素欠陥を回復するための酸化熱処理を行う。酸化熱処
理は、たとえば酸素雰囲気中、５００℃〜７００℃の温
度範囲の条件で行う。ここでは酸素雰囲気を例示した
が、酸素に限られず、酸化窒素（ＮＯ、Ｎ₂Ｏ）、オゾ
ン（Ｏ₃）等の酸化性雰囲気でも良い。本実施の形態で
は、下部電極４５にルテニウムを用いるため、ＢＳＴ膜
４６の形成とその後の酸化処理により下部電極４５とＢ
ＳＴ膜４６の界面に誘電体が形成されることがない。す
なわち、ＢＳＴ膜４６の堆積には酸素または酸素を含む
ガスが原料として用いられ、また、酸化処理においては
ＢＳＴ膜４６を透過して活性な酸素が下部電極４５との
界面にまで達する。このため、下部電極４５表面が酸化
され、下部電極４５とＢＳＴ膜４６との界面にルテニウ
ムの酸化物（酸化ルテニウム）が形成される。しかし、
酸化ルテニウムは導電性物質であり、酸化物の形成によ
り容量絶縁膜の実効膜厚が厚くなることがない。特に、
ＢＳＴ膜４６の誘電率が高いため、低誘電率の絶縁膜が
形成されないメリットは大きい。

【００５３】また、本実施の形態では、ＢＳＴ膜４６の
形成とその後の酸化処理において、バリア膜４０は下部
電極４５とシリコン窒化膜４１で覆われた状態で行われ
る。すなわちＢＳＴ膜４６の形成および酸化熱処理の際
の強い酸化作用の影響をあまり受けない状態におかれ
る。これによりバリア膜４０に要求される耐酸化性のレ
ベルを緩和できる。バリア膜４０に要求される耐酸化性
の程度は、ＢＳＴ膜４６の酸化熱処理の際に、ＢＳＴ膜
４６、下部電極４５を透過してきた酸素をブロックする
に必要なブロッキング性と耐酸化性で十分である。

【００５４】次に、図９に示すように、上部電極となる
導電膜４７を形成する。導電膜４７としては、窒化チタ
ン膜、ルテニウム膜、タングステン膜、ルテニウム膜と
タングステン膜あるいは窒化チタン膜との積層膜とする
ことができる。

【００５５】次に、図１０に示すように、導電膜４７上
に図示しないフォトレジスト膜を形成し、これをマスク
として導電膜４７およびＢＳＴ膜４６をエッチングす
る。これにより上部電極４９と、ＢＳＴ膜４６からなる
キャパシタ絶縁膜５０とを形成する。また、このとき同
時にシリコン窒化膜４１もエッチングして除去する。こ
れにより周辺回路部のシリコン窒化膜４１が除去され、
後に周辺回路部にスルーホールが形成される際のエッチ
ングを容易にすることができる。

【００５６】次に、図１１に示すように、上部電極４９
を覆うシリコン酸化膜５２を形成する。シリコン酸化膜
５２は、たとえばＴＥＯＳ酸化膜の堆積とＣＭＰ法によ
る研磨により表面を平坦化して形成できる。シリコン酸
化膜５２にフォトリソグラフィとエッチングを用いてス
ルーホール５６，５７を形成し、スルーホール５６，５
７の内部を含むシリコン酸化膜５２上にバリア膜である
窒化チタン膜５８およびタングステン膜５９を堆積す
る。窒化チタン膜５８およびタングステン膜５９の堆積
にはたとえばＣＶＤ法を用いる。窒化チタン膜５８はス
ルーホール５６，５７の内壁に沿うように形成し、タン
グステン膜５９はスルーホール５６，５７を埋め込むよ
うに形成する。次に、エッチバック法またはＣＭＰ法を
用いて、シリコン酸化膜５２上の窒化チタン膜５８およ
びタングステン膜５９を除去する。これによりプラグ６
０を形成する。

【００５７】次に、プラグ６０に接続する第２層配線を
形成する。第２層配線は、シリコン酸化膜５２上に形成
されたシリコン窒化膜６１とその上層のシリコン酸化膜
６２の溝６３に形成される。溝６３はシリコン酸化膜６
２上に形成されたフォトレジスト膜（図示せず）をマス
クとして、２段階のエッチングにより形成される。すな
わち、シリコン酸化膜がエッチングされるがシリコン窒
化膜がエッチングされない条件の第１段階のエッチング
によりシリコン酸化膜６２をエッチングし、その後シリ
コン窒化膜がエッチングされる第２の段階のエッチング
によりシリコン窒化膜６１をエッチングする。これによ
り、下地であるシリコン酸化膜５２の過剰なエッチング
を防止できる。

【００５８】溝６３内への第２層の配線は、タンタル、
窒化チタン等のバリア膜６４の堆積後、銅膜６５をメッ
キ法あるいはスパッタ法により形成し、その後これをＣ
ＭＰ法により研磨して溝６３内にのみ残すことにより形
成する。

【００５９】その後、層間絶縁膜、第３層配線等上層配
線を形成することができるが、説明を省略する。

【００６０】本実施の形態によれば、下部電極４５の形
成を、ルテニウム膜のエッチング（パターニング）によ
り形成するのではなく、シリコン酸化膜４２，シリコン
窒化膜４１に形成された孔４３内に埋め込むことにより
形成する。ルテニウム膜のエッチングと比較してシリコ
ン酸化膜、シリコン窒化膜のエッチングは容易であるた
め、本実施の形態の製造方法によれば、微細なキャパシ
タを容易に形成できる。また、ルテニウムをパターニン
グした場合には、エッチング雰囲気中に存在する高エネ
ルギーのスパッタ粒子による作用によりルテニウムパタ
ーン（下部電極）表面に凹凸が形成される不具合があ
る。このような凹凸はキャパシタの耐圧を低下させる可
能性がある。ところが、本実施の形態では、シリコン窒
化膜およびシリコン酸化膜のエッチングにより下部電極
４５の外形が形成される。シリコン酸化膜、シリコン窒
化膜のエッチング断面はルテニウムの場合に比較してな
めらかであり、このため、下部電極４５の表面をなめら
かに形成できる。この結果、キャパシタの耐電圧を高く
して信頼性の高いＤＲＡＭを形成できる。

【００６１】また、バリア膜４０を露出する孔４３の加
工工程は、シリコン窒化膜のエッチング条件で行われる
ためバリア膜４０の耐酸化性の要求レベルを緩和でき、
スパッタリング作用によるバリア膜４０の消失を防止で
きる。すなわち、ルテニウム膜をパターニングすること
により下部電極を形成する方法では、バリア膜４０がル
テニウムのエッチング環境に曝されることとなる。この
ルテニウムエッチング環境は極めて酸化性の強いもので
あり、また高エネルギーのスパッタ粒子が存在する。こ
のためバリア膜に要求される耐酸化性のレベルは極めて
高くなり、また耐スパッタ性が要求される。現実にはこ
のような耐酸化性、耐スパッタ性を有するバリア膜を得
ることは困難である。しかし、本実施の形態では、バリ
ア膜４０が曝されるエッチング環境はシリコン窒化膜の
エッチング環境であり、耐酸化性あるいは耐スパッタ性
が強く要求されるものではない。このため、バリア膜４
０に要求される耐酸化性、耐スパッタ性のレベルはルテ
ニウムエッチングの場合のレベルより大幅に緩和でき
る。

【００６２】また、キャパシタ絶縁膜となるＢＳＴ膜４
６の形成、酸化処理の際に要求されるバリア膜４０の耐
酸化性レベルも緩和される。すなわち、バリア膜４０は
下部電極４５あるいはシリコン窒化膜４１で覆われてい
るため、ＢＳＴ膜４６を堆積、熱処理する際にＢＳＴ膜
４６が直接バリア膜４０に接触することはない。仮に本
実施の形態の製造方法を用いずにルテニウム膜をパター
ニングする方法により下部電極を形成する場合には、バ
リア膜４０にＢＳＴ膜４６が直接接して形成されること
となる。ＢＳＴ膜はその膜堆積の環境が酸化性であるの
みならず、酸化改質処理される環境が高温度であるた
め、極めて強い酸か環境におかれる。このため、ルテニ
ウムパターニングにより下部電極を形成する場合にはバ
リア膜４０に極めて高い耐酸化性が要求される。しかし
本実施の形態では前記の通りＢＳＴ膜４６が直接バリア
膜４０に接して形成されることがない。このため、バリ
ア膜４０への酸化作用は下部電極４５あるいはシリコン
窒化膜４１を透過してきた酸素によるものとなる。シリ
コン窒化膜の耐酸化性は極めて強いから、実質的には下
部電極４５（ルテニウム）を透過する酸素による酸化作
用に耐える程度であれば十分である。このため、バリア
膜４０に要求される耐酸化性は、下部電極４５（ルテニ
ウム）を透過する酸素をブロッキングする程度まで緩和
することができる。これによりバリア膜４０あるいはそ
の下層のポリシリコンプラグ３９に酸化物が形成される
ことがなく、キャパシタとＭＩＳＦＥＴ間の抵抗を増大
させることがない。この結果、高性能、高信頼性のＤＲ
ＡＭを形成できる。

【００６３】さらに、下部電極４５の底部がシリコン窒
化膜４１に埋め込まれているため、下部電極４５の機械
的強度を向上できる。すなわち、下部電極４５はその底
面およびシリコン窒化膜４１との接触部である側面で機
械的強度が保持される。このため下部電極４５に内部応
力が作用しても下部電極４５の底部で強固に保持され、
容易には倒壊せず、その機械的強度を高く維持できる。

【００６４】（実施の形態２）図１２〜図１４は、本発
明の他の実施の形態であるＤＲＡＭの製造方法を工程順
に示した断面図である。実施の形態１と同様、基板の断
面を示す各図の左側部分はメモリセルアレイを示し、右
側部分は周辺回路領域を示す。

【００６５】本実施の形態の製造方法は、実施の形態１
における図２までの工程と同様であり、その詳細な説明
は省略する。

【００６６】図１２に示すように、シリコン酸化膜３４
上にシリコン酸化膜７０、シリコン窒化膜７１およびシ
リコン酸化膜４２を順次堆積する。シリコン酸化膜７
０、シリコン窒化膜７１は、実施の形態１のシリコン窒
化膜４１およびシリコン酸化膜４２と同様にＣＶＤ法に
より形成する。ただし、シリコン酸化膜７０とシリコン
窒化膜７１とを合わせた膜厚が実施の形態１のシリコン
窒化膜４１の膜厚に相当するように形成する。シリコン
窒化膜７１は、実施の形態１のシリコン窒化膜４１と同
様に下部電極を露出する際のエッチングストッパとして
機能させ、シリコン酸化膜７０とシリコン窒化膜７１と
で下部電極の下部を埋め込み倒壊を防止する作用をさせ
ることができる。実施の形態１ではシリコン窒化膜４１
の単層を用いたが、本実施の形態ではシリコン酸化膜７
０とシリコン窒化膜７１の積層膜を用いる。シリコン酸
化膜７０はシリコン窒化膜７１（シリコン窒化膜４１）
よりも誘電率が低いので、実施の形態１と同様の機能を
有しながらも、下部電極間の誘電率を下げて下部電極の
浮遊容量を低減できる。

【００６７】次に、図１３に示すように、孔４３のパタ
ーンをシリコン酸化膜４２に形成する。このパターン形
成のエッチングの際にはシリコン酸化膜がエッチングさ
れるがシリコン窒化膜がエッチングされ難い条件で行
う。このため、シリコン窒化膜７１は、孔４３形成のた
めのエッチングストッパとして機能し、実施の形態１と
同様に孔４３の形成を２段階のエッチングで行える。

【００６８】次に、図１４に示すように、さらにエッチ
ングを行い、孔４３を完成する。このエッチングでは、
シリコン窒化膜およびシリコン酸化膜がエッチングされ
る条件で行う。

【００６９】この後の工程は実施の形態１と同様である
ため説明を省略する。

【００７０】本実施の形態によれば、下部電極の下部を
埋め込む絶縁膜にシリコン酸化膜７０とシリコン窒化膜
７１の積層膜を用いるため、下部電極間の浮遊容量を低
減できる。

【００７１】なお、実施の形態１では、下部電極下部を
埋め込む絶縁膜としてシリコン窒化膜を例示し、実施の
形態２ではシリコン酸化膜とシリコン窒化膜の積層膜を
例示したが、絶縁膜はシリコン酸化膜でも良い。この場
合、シリコン酸化膜４２とのエッチング選択比が必要で
ある。たとえばシリコン酸化膜４２としてＳＯＧ（Spin
On Glass ）膜を用い、下部電極下部を埋め込む絶縁膜
にＴＥＯＳを用いたシリコン酸化膜（ＴＥＯＳ酸化膜）
を用いることができる。この場合、シリコン酸化膜の誘
電率は低いので、さらに下部電極間の浮遊容量を低減で
きる。

【００７２】（実施の形態３）図１５〜図１８は、本発
明の他の実施の形態であるＤＲＡＭの製造方法を工程順
に示した断面図である。実施の形態１、２と同様、基板
の断面を示す各図の左側部分はメモリセルアレイを示
し、右側部分は周辺回路領域を示す。

【００７３】本実施の形態の製造方法は、実施の形態１
における図３までの工程と同様であり、その詳細な説明
は省略する。

【００７４】図１５に示すように、シリコン酸化膜４２
上に多結晶シリコン膜８０を形成し、図１６に示すよう
に、孔４３を形成する。多結晶シリコン膜８０およびシ
リコン酸化膜４２への孔４３の形成は、実施の形態１の
ようにフォトレジスト膜をマスクとしたパターニングに
より形成できるが、フォトレジスト膜を用いて多結晶シ
リコン膜８０をパターニングし、このパターニングされ
た多結晶シリコン膜８０をマスクとしてシリコン酸化膜
４２にエッチングを施しても良い。この場合、多結晶シ
リコン膜８０はハードマスクとして機能し、微細な孔４
３の形成に適する。

【００７５】次に、図１７に示すように、実施の形態１
と同様にルテニウム膜４４を形成する。

【００７６】次に、半導体基板１に熱処理を施す。この
熱処理は、ルテニウム膜４４と多結晶シリコン膜８０と
が反応してルテニウムシリサイドが形成されるように処
理する。たとえばＲＴＡ（Rapid Thermal Anneal）法を
用いて処理できる。このような処理により図１８に示す
ように、シリコン酸化膜４２の表面にはルテニウムシリ
サイド膜８１が形成される。一方孔４３の内部には未反
応のルテニウム膜４４が残存する。

【００７７】次に、このルテニウムシリサイド膜８１を
選択的に除去し、孔４３内にルテニウム膜４４を残し
て、実施の形態１と同様にシリコン酸化膜４２を除去す
る。これにより下部電極４５を形成する。この後の工程
は実施の形態１と同様である。

【００７８】ルテニウムシリサイド膜８１の除去は、ル
テニウム膜４４に対して選択的にエッチングできる方法
であればよい。たとえばドライエッチングを用いたエッ
チバック法、ＣＭＰ法、酸溶液を用いたウェットエッチ
ング法等である。

【００７９】ルテニウムシリサイド膜８１の除去は実施
の形態１のようなルテニウム膜の除去よりも容易であ
り、本実施の形態の製造方法を用いて容易に下部電極４
５を形成できる。

【００８０】（実施の形態４）図１９は、本発明の他の
実施の形態であるＤＲＡＭの製造方法を示した断面図で
ある。実施の形態１と同様、基板の断面を示す各図の左
側部分はメモリセルアレイを示し、右側部分は周辺回路
領域を示す。本実施の形態の製造方法は、実施の形態１
の図６までの工程と同様である。

【００８１】図１９に示すように、シリコン酸化膜４２
の除去の際に、周辺回路領域のシリコン酸化膜４２上に
フォトレジスト膜８５を形成し、このフォトレジスト膜
８５の存在下でシリコン酸化膜４２にエッチングを施
す。これにより、下部電極４５を露出するとともに周辺
回路領域にシリコン酸化膜４２を残存させる。

【００８２】このようなシリコン酸化膜４２には、キャ
パシタの形成後、第２層配線を形成する際に、その下地
となるシリコン酸化膜５２の表面段差を緩和する機能が
ある。仮にシリコン酸化膜５２が存在しない場合には、
キャパシタと第２層配線とを絶縁する層間絶縁膜（シリ
コン酸化膜５２）のアズデポ状態では、その表面に大き
な段差が形成される。この段差をなくすには、シリコン
酸化膜５２を厚く形成し、ＣＭＰ法等を用いて平坦化す
る必要がある。このような平坦化はシリコン酸化膜５２
を厚く形成しているため工程負荷が大きくなる。またＳ
ＯＧ膜を用いて段差を緩和する方法も考え得るが、リフ
ローに伴う熱劣化が大きく、高性能なＤＲＡＭの製造方
法には適さない。しかし、本実施の形態のようにシリコ
ン酸化膜４２を周辺回路に残存させれば、工程を大幅に
増加させることなく容易に段差の緩和を図れる。

【００８３】なお、図２０に示すように、ダミー下部電
極８６を形成し、このダミー下部電極８６にかかるよう
にマスク８７を形成してシリコン酸化膜４２をエッチン
グしてもよい。マスク８７はたとえばシリコン窒化膜と
することができる。図２０に続けて実施の形態１の工程
を経過し、キャパシタが形成された状態を図２１に示
す。

【００８４】本実施の形態によれば、周辺回路とメモリ
セルとの境界に形成される段差（セル段差）を工程を大
幅に増加させることなく、低減できる。

【００８５】（実施の形態５）図２２〜図２５は、本発
明の他の実施の形態であるＤＲＡＭの製造方法を示した
断面図である。実施の形態１と同様、基板の断面を示す
各図の左側部分はメモリセルアレイを示し、右側部分は
周辺回路領域を示す。本実施の形態の製造方法は、実施
の形態１の図４までの工程と同様である。

【００８６】図２２に示すように、孔４３の内面に沿う
ルテニウム膜９０を形成する。ルテニウム膜９０は実施
の形態１と同様に堆積できる。ただし、ルテニウム膜９
０は、実施の形態１のように孔４３の内部を埋め込むよ
うに堆積するのではなく、孔４３の凹部が維持されてい
るように堆積する。

【００８７】次に、図２３に示すように、孔４３の凹部
を埋め込む心材膜９１をルテニウム膜９０上に形成す
る。心材膜９１は、たとえばＢＳＴ膜とする。この場
合、実施の形態１のＢＳＴ膜と同様に形成できる。ＢＳ
Ｔ膜に代えて、タングステン、チタン、タンタル、これ
らの窒化物、炭化物、酸化物、または、シリコン窒化物
を例示できる。心材膜９１は、孔４３の凹部を埋め込め
るものであれば良く、前記した材料には限られない。

【００８８】次に、図２４に示すように、孔４３以外の
シリコン酸化膜４２上の心材膜９１およびルテニウム膜
９０を除去する。除去には、ＣＭＰ法、エッチバック法
等を用いることができる。

【００８９】次に、図２５に示すように、シリコン酸化
膜４２を実施の形態１と同様に除去して下部電極９２を
形成する。下部電極９２は、図示するようにルテニウム
膜と心材とからなる。このように心材として用いて下部
電極９２を構成することにより、下部電極９２の内部応
力を低減し、下部電極９２の機械的強度を向上できる。
これによりＤＲＡＭの信頼性を向上できる。

【００９０】この後の工程は、実施の形態１と同様であ
るため、説明を省略する。

【００９１】本実施の形態によれば、下部電極９２をル
テニウム膜と心材で構成するため、下部電極９２全体の
応力を緩和でき、下部電極９２の倒壊を防止できる。こ
れによりＤＲＡＭの信頼性の向上とプロセスマージンを
増加できる。また、ルテニウム膜９０は、孔４３内部を
全部埋め込むように堆積せず、必要最低限の膜厚で堆積
できる。このため材料コストを低減できる。

【００９２】（実施の形態６）図２６〜図２８は、本発
明の他の実施の形態であるＤＲＡＭの製造方法を示した
断面図である。実施の形態１と同様、基板の断面を示す
各図の左側部分はメモリセルアレイを示し、右側部分は
周辺回路領域を示す。本実施の形態の製造方法は、実施
の形態１の図４までの工程と同様である。

【００９３】図２６に示すように、ルテニウム膜９５を
孔４３を有するシリコン酸化膜４２上に形成する。本実
施の形態では、図示するように孔４３内部を埋め込むよ
うに形成するのではなく、孔４３内に空洞９６を有する
ように形成する。空洞９６を形成するように形成するに
は、たとえばＣＶＤ法においてステップカバレッジに劣
る条件を選択できる。通常、ステップカバレッジに優れ
た成膜は難しく、たとえば成膜速度が低下する等の副作
用がある。ところが、本実施の形態では、敢えてステッ
プカバレッジに劣る条件を選択できるので、成膜速度そ
の他の条件を有利に設定できる。この結果、製造条件の
マージンを増加して工程を安定することが容易になる。

【００９４】次に、図２７に示すように、孔４３以外の
シリコン酸化膜４２上のルテニウム膜９５を除去する。
除去の方法は、たとえばＣＭＰ法、エッチバック法を用
いる。

【００９５】次に、図２８に示すように、シリコン酸化
膜４２を実施の形態１と同様に除去して下部電極９７を
露出する。その後の工程は実施の形態１と同様である。

【００９６】本実施の形態によれば、下部電極９７に空
洞９６を有するため、下部電極９７全体の応力を緩和で
き、下部電極９７の機械的強度を向上できる。これによ
り下部電極９７の倒壊を防止してＤＲＡＭキャパシタの
信頼性を向上できる。また、ルテニウム膜９５の堆積条
件を有利に設定できるため、工程マージンを増加し、信
頼性、コスト競争力を向上できる。

【００９７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００９８】たとえば、前記実施の形態では、下部電極
としてルテニウムを例示したが、これに限られず、貴金
属膜、そのシリサイド膜もしくは酸化膜またはそれらの
化合物膜、たとえば白金膜、ルテニウムシリサイド膜、
または、ＳＲＯ膜でも良い。これらを下部電極に用いて
も誘電率の高いＢＳＴ膜をキャパシタ絶縁膜に適用でき
る。

【００９９】前記実施の形態では、キャパシタ絶縁膜と
してＢＳＴ膜を例示したが、ＳＴＯ膜、または、酸化タ
ンタル膜でもよい。

【０１００】前記実施の形態では、ＤＲＡＭに適用した
場合について説明したが、ＤＲＡＭを含む半導体集積回
路装置、たとえばシステムＬＳＩ等に広く適用すること
ができる。

【０１０１】前記実施の形態においてそれらを組み合わ
せて適用してもよい。たとえば実施の形態２〜４の製造
方法に実施の形態５，６の下部電極を適用してもよい。

【０１０２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１０３】ルテニウム等貴金属材料を下部電極に用い
た場合の、下部電極の機械的強度を向上することができ
る。

【０１０４】ルテニウム等貴金属材料を下部電極に用い
た場合の、下部電極加工の際、あるいは、キャパシタ絶
縁膜形成の際のバリア膜に要求される耐酸化性、耐スパ
ッタリング性の問題を回避することができる。

【０１０５】ルテニウム等貴金属材料を下部電極に用い
た場合の、下部電極加工を容易にでき、下部電極表面を
なめらかにしてＤＲＡＭキャパシタの耐電圧等信頼性を
向上できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態（実施の形態１）である
ＤＲＡＭの製造方法を工程順に示した断面図である。

【図２】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図３】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図４】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図５】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図６】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図７】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図８】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図９】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図１０】実施の形態１のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１１】実施の形態１のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１２】本発明の他の実施の形態（実施の形態２）で
あるＤＲＡＭの製造方法を工程順に示した断面図であ
る。

【図１３】実施の形態２のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１４】実施の形態２のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１５】本発明の他の実施の形態（実施の形態３）で
あるＤＲＡＭの製造方法を工程順に示した断面図であ
る。

【図１６】実施の形態３のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１７】実施の形態３のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１８】実施の形態３のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１９】本発明の他の実施の形態（実施の形態４）で
あるＤＲＡＭの製造方法を示した断面図である。

【図２０】実施の形態４のＤＲＡＭの製造方法の他の例
を示した断面図である。

【図２１】実施の形態４のＤＲＡＭの製造方法の他の例
を示した断面図である。

【図２２】本発明の他の実施の形態（実施の形態５）で
あるＤＲＡＭの製造方法を示した断面図である。

【図２３】実施の形態５のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図２４】実施の形態５のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図２５】実施の形態５のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図２６】本発明の他の実施の形態（実施の形態６）で
あるＤＲＡＭの製造方法を示した断面図である。

【図２７】実施の形態６のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図２８】実施の形態６のＤＲＡＭの製造方法を工程順
に示した断面図である。

【符号の説明】

１基板２素子分離溝３ｐ型ウェル４ｎ型ウェル５ｎ型ウェル６シリコン酸化膜７シリコン酸化膜８ゲート酸化膜９ゲート電極１０キャップ絶縁膜１１ｎ^-型半導体領域１２ｐ^-型半導体領域１３窒化シリコン膜１３ａサイドウォールスペーサ１４ｎ⁺型半導体領域１５ｐ⁺型半導体領域１６シリコン酸化膜１７ｎ⁺型半導体領域１８コンタクトホール２０プラグ２１シリコン酸化膜２２コンタクトホール２６シリサイド膜２７プラグ３０〜３３第１層配線３４シリコン酸化膜３８スルーホール３９プラグ４０バリア膜４１シリコン窒化膜４２シリコン酸化膜４３孔４４ルテニウム膜４５下部電極４６ＢＳＴ膜４７ルテニウム膜４８タングステン膜４９上部電極５０キャパシタ絶縁膜５１ローカル配線５２シリコン酸化膜５６、５７スルーホール５８窒化チタン膜５９タングステン膜６０プラグ６１シリコン窒化膜６２シリコン酸化膜６３溝６４バリア膜６５銅膜７０シリコン酸化膜７１シリコン窒化膜８０多結晶シリコン膜８１ルテニウムシリサイド膜８５フォトレジスト膜８６ダミー下部電極８７マスク９０ルテニウム膜９１心材膜９２下部電極９５ルテニウム膜９６空洞９７下部電極ＢＬビット線Ｑｎｎチャネル型ＭＩＳＦＥＴＱｐｐチャネル型ＭＩＳＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者太田裕之茨城県土浦市神立町502番地株式会社日立製作所機械研究所内 (72)発明者山田悟東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F083 AD10 AD31 AD42 AD48 AD49 GA25 JA06 JA13 JA14 JA35 JA37 JA38 JA39 JA40 JA56 MA03 MA05 MA06 MA16 MA17 MA19 MA20 PR03 PR05 PR06 PR07 PR10 PR12 PR21 PR22 PR23 PR33 PR34 PR39 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA28

Claims

【特許請求の範囲】

【請求項１】メモリセル毎に設けられた情報蓄積容量
素子用の第１電極と、前記第１電極に対向して形成され
た第２電極と、前記第１および第２電極間に形成された
容量絶縁膜とを含む半導体集積回路装置であって、前記第１電極は筒形状で形成され、その全体または表面
が金属または金属化合物で構成され、前記容量絶縁膜が
高誘電体層または強誘電体層からなり、前記第１電極の下部が絶縁膜に埋め込まれていることを
特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記絶縁膜は、シリコン酸化膜、シリコン窒化膜または
それらの積層膜であることを特徴とする半導体集積回路
装置。
【請求項３】請求項１または２記載の半導体集積回路
装置であって、前記絶縁膜の膜厚は、５０ｎｍ未満とならない範囲であ
って、前記第１電極の高さの２０分の１以上であること
を特徴とする半導体集積回路装置。
【請求項４】請求項１〜３の何れか一項に記載の半導
体集積回路装置であって、前記第１電極と同一の層の周辺回路領域に、前記絶縁膜
に対してエッチング選択比を有する第２の絶縁膜が形成
されていることを特徴とする半導体集積回路装置。
【請求項５】請求項１〜４の何れか一項に記載の半導
体集積回路装置であって、前記第１電極は、その側面および底面が金属または金属化合物で構成さ
れ、その内部が心材で構成され、前記心材が前記誘電体
と同一の材料、タングステン、チタン、タンタル、これ
らの窒化物、炭化物、酸化物、または、シリコン窒化物
である第１の構成、その表面が金属または金属化合物で構成され、その内部
が空洞である第２の構成、の何れかの構成を有することを特徴とする半導体集積回
路装置。
【請求項６】請求項１〜５の何れか一項に記載の半導
体集積回路装置であって、前記金属または金属化合物は、ルテニウムまたはルテニ
ウム化合物であることを特徴とする半導体集積回路装
置。
【請求項７】請求項１〜６の何れか一項に記載の半導
体集積回路装置であって、前記第１電極は、多結晶シリコンを主成分とする接続部
材を介してＭＩＳＦＥＴのソース・ドレインとして機能
する半導体領域に接続され、前記第１電極と前記接続部材との間には、チタンアルミ
ニウムナイトライド（ＴｉＡｌＮ）膜、窒化タングステ
ン（ＷＮ）膜、チタンシリコンナイトライド（ＴｉＳｉ
Ｎ）膜、タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）
膜、タンタルシリコンナイトライド（ＴａＳｉＮ）膜、
タングステンシリコンナイトライド（ＷＳｉＮ）膜、窒
化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜、または、
タンタル（Ｔａ）膜が形成されていることを特徴とする
半導体集積回路装置。
【請求項８】（ａ）ＭＩＳＦＥＴが形成された半導体
基板の主面上に第１絶縁膜を形成し、前記第１絶縁膜の
接続孔に多結晶シリコンを主成分とする接続部材と、前
記接続孔上部の前記接続部材の上面にバリア膜を形成す
る工程、（ｂ）前記第１絶縁膜上に第２絶縁膜を形成し、前記第
２絶縁膜上に前記第２絶縁膜に対してエッチング選択比
を有する第３絶縁膜を形成する工程、（ｃ）前記第３絶縁膜および第２絶縁膜にエッチングを
施し、前記バリア膜の全部または一部表面を露出する孔
を形成する工程、（ｄ）前記孔内に金属または金属化合物を含む第１電極
を形成する工程、（ｅ）前記第３絶縁膜を除去する工程、（ｆ）前記第１電極表面および前記第２絶縁膜表面を覆
う誘電体膜を堆積し、前記誘電体膜を酸化性雰囲気で熱
処理する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項９】請求項８記載の半導体集積回路装置の製
造方法であって、前記孔内への前記第１電極の形成は、前記孔を埋め込む金属または金属化合物からなる導電膜
の形成後、前記孔以外の前記第３絶縁膜上の前記導電膜
を除去する第１の方法、前記孔の内面に沿う金属または金属化合物からなる導電
膜の形成後、前記孔を埋め込む心材膜を堆積し、前記孔
以外の前記第３絶縁膜上の前記導電膜および心材膜を除
去する第２の方法、前記孔の内面を覆いその内部に空洞を有する状態で前記
孔の開口が閉塞された金属または金属化合物からなる導
電膜を堆積し、前記孔以外の前記第３絶縁膜上の前記導
電膜を除去する第３の方法、の何れかの方法を用いることを特徴とする半導体集積回
路装置の製造方法。
【請求項１０】請求項９記載の半導体集積回路装置の
製造方法であって、前記第３絶縁膜上の前記導電膜の除去は、前記導電膜をＣＭＰ法により除去する第１の方法、前記導電膜をエッチバック法により除去する第２の方
法、前記第３絶縁膜上に多結晶シリコン膜を形成し、前記多
結晶シリコン膜、第３絶縁膜および第２絶縁膜に前記孔
を形成し、前記導電膜を堆積し、前記金属または金属化
合物とシリコンとを反応させる熱処理を施した後、前記
金属または金属化合物のシリサイド物を選択的に除去す
る第３の方法、の何れかの方法を用いることを特徴とする半導体集積回
路装置の製造方法。
【請求項１１】請求項８〜１０の何れか一項に記載の
半導体集積回路装置の製造方法であって、前記第３絶縁膜の除去の際に、周辺回路領域の前記第３
絶縁膜を残存させることを特徴とする半導体集積回路装
置の製造方法。
【請求項１２】請求項８〜１１の何れか一項に記載の
半導体集積回路装置の製造方法であって、前記バリア膜は、チタンアルミニウムナイトライド（Ｔ
ｉＡｌＮ）膜、窒化タングステン（ＷＮ）膜、チタンシ
リコンナイトライド（ＴｉＳｉＮ）膜、タングステン
（Ｗ）膜、窒化チタン（ＴｉＮ）膜、タンタルシリコン
ナイトライド（ＴａＳｉＮ）膜、タングステンシリコン
ナイトライド（ＷＳｉＮ）膜、窒化タンタル（ＴａＮ）
膜、チタン（Ｔｉ）膜、または、タンタル（Ｔａ）膜で
あり、前記金属または金属化合物は、ルテニウムまたはルテニ
ウム化合物であり、前記誘電体膜は、ＢＳＴ（Ｂａ_XＳｒ_1-xＴｉＯ₃）
膜、ＳＴＯ（ＳｒＴｉＯ ₃）膜、または、酸化タンタル
（Ｔａ₂Ｏ₅）膜であることを特徴とする半導体集積回
路装置の製造方法。