KR20200116476A - 반도체 장치의 제조 방법 - Google Patents

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KR20200116476A
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region
plasma
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가즈오 기비
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도쿄엘렉트론가부시키가이샤
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Abstract

전계 효과 트랜지스터를 구성하는 소스 영역 및 드레인 영역을 포함하는 반도체 핀과, 반도체 핀에 병설된 고정 전위 라인을 구비하는 반도체 장치의 제조 방법에 있어서, 소스 영역(P형의 도전 영역), 드레인 영역(N형의 도전 영역), 및 고정 전위 라인 상에, 절연층이 마련되어 이루어지는 중간체를 준비하는 제1 공정과, 절연층에, 소스 영역, 드레인 영역, 및 고정 전위 라인에 이르는 복수의 콘택트 홀을 동시에 뚫는 제2 공정을 구비한다.

Description

반도체 장치의 제조 방법
본 개시의 예시적 실시형태는, 핀형의 전계 효과 트랜지스터(Fin-FET)를 포함하는 반도체 장치에 관한 것이다.
최근의 로직·스탠다드·셀은, 복수의 핀형의 전계 효과 트랜지스터(이하, FET)를 포함하여 구성되어 있고, 로직 회로의 최소 단위의 높이(셀 높이)를 축소화하는 시도가 행해지고 있다. 셀 높이가 낮아지면, 스케일링칙에 근거하여, 소비 전력이 저하되어, 회로의 동작 속도가 증가하기 때문이다.
특허문헌 1에는, 핀형의 FET를 구비한 로직·스탠다드·셀에 있어서, 복수의 파워 레일(전원 라인/그라운드 라인)을 매립하는 구조가 개시되어 있다. 인접하는 2개의 파워 레일 사이의 치수가 셀 높이가 된다. 그 외의 핀형의 FET는, 예를 들면 특허문헌 5에 개시되어 있다.
또한, 핀형의 FET는 아니지만, 관련 기술로서, 특허문헌 2는 메모리의 비트선을 매립하는 기술을 개시하고, 특허문헌 3 및 특허문헌 4는 커패시터를 개시하고 있다.
특허문헌 1: 미국 특허출원 공개공보 2017/0062421호 특허문헌 2: 일본 공개특허공보 2011-1511061호 특허문헌 3: 일본 공개특허공보 평10-50951호 특허문헌 4: 일본 공개특허공보 2001-217407호 특허문헌 5: 일본 공개특허공보 2015-159284호
그러나, 핀형의 FET를 포함하는 반도체 장치에 있어서, 파워 레일(고정 전위 라인)을 포함하는 구조를 용이하게 형성하는 것은 어려웠다.
핀형의 FET를 포함하는 반도체 장치에 있어서, 고정 전위 라인을 포함하는 구조를, 용이하게 형성하는 것이 가능한 반도체 장치의 제조 방법이 요구되고 있다.
제1 반도체 장치의 제조 방법은, 전계 효과 트랜지스터를 구성하는 소스 영역 및 드레인 영역을 포함하는 반도체 핀과, 상기 반도체 핀에 병설된 고정 전위 라인을 구비하는 반도체 장치의 제조 방법에 있어서, 상기 소스 영역, 상기 드레인 영역, 및 상기 고정 전위 라인 상에, 절연층이 마련되어 이루어지는 중간체를 준비하는 제1 공정과, 상기 절연층에, 상기 소스 영역, 상기 드레인 영역, 및 상기 고정 전위 라인을 향하여 뻗은 복수의 콘택트 홀을, 동시에 뚫는 제2 공정을 구비하는 것을 특징으로 한다.
이 제조 방법에 의하면, 콘택트 홀을 용이하게 형성함으로써, 제조 프로세스를 간략화할 수 있다. 제2 공정에 있어서, 복수의 콘택트 홀은, 동시에 뚫을 수 있다. 이 경우, 제조의 스루풋을 개선할 수 있다. 즉, 상기 제2 공정에 있어서, 복수의 콘택트 홀은, 제1 콘택트 홀 및 제2 콘택트 홀을 구비하고, 상기 제1 콘택트 홀은, 상기 소스 영역 및 상기 고정 전위 라인을 향하여 뻗어 있으며, 상기 제2 콘택트 홀은, 상기 드레인 영역을 향하여 뻗어 있고, 상기 제1 콘택트 홀 및 제2 콘택트 홀은, 동시에 뚫리는 것을 특징으로 한다.
제3 반도체 장치의 제조 방법은, 상기 복수의 콘택트 홀 내에, 각각, 복수의 콘택트 전극을 형성하는 공정을 더 구비하는 것을 특징으로 한다. 콘택트 홀 내의 콘택트 전극을 형성함으로써, 콘택트 전극의 양단에 위치하는 요소 사이에서, 전기적인 도통을 취할 수 있다.
제4 반도체 장치의 제조 방법에 있어서는, 상기 절연층은, 어모퍼스 카본층을 포함하는 복수의 절연층으로 이루어지는 것을 특징으로 한다.
제5 반도체 장치의 제조 방법에 있어서는, 상기 절연층은, 적어도 제1 질화막, 어모퍼스 카본층, 및 제2 질화막으로 이루어지는 것을 특징으로 한다.
제6 반도체 장치의 제조 방법에 있어서는, 상기 콘택트 홀을 뚫는 제2 공정은, 상기 제1 질화막 및 상기 어모퍼스 카본층을 에칭하는 공정과, 상기 제2 질화막의 일부를 에칭하는 공정을 포함하는 것을 특징으로 한다.
제7 반도체 장치의 제조 방법에 있어서는, 상기 제1 질화막 및 상기 어모퍼스 카본층을 에칭하는 공정은, 반응성 이온 에칭(RIE)을 실행함으로써 이루어지고, 상기 제2 질화막의 일부를 에칭하는 공정은 원자층 에칭을 실행함으로써 이루어지는 것을 특징으로 한다.
제8 반도체 장치의 제조 방법에 있어서는, 상기 제1 질화막 및 상기 어모퍼스 카본층을 에칭하는 공정과, 상기 제2 질화막의 일부를 에칭하는 공정은, 동일 용기 내에서 실행되는 것을 특징으로 한다.
예시적 실시형태에 의하면, 콘택트 홀을 용이하게 형성할 수 있기 때문에, 고정 전위 라인을 포함하는 트랜지스터를 용이하게 형성할 수 있다.
도 1은, 로직·스탠다드·셀의 회로도이다.
도 2는, 로직·스탠다드·셀의 진릿값표이다.
도 3은, 로직·스탠다드·셀에 있어서의 FET군의 결선을 나타내는 회로이다.
도 4는, 로직·스탠다드·셀에 있어서의 FET군의 사시도이다.
도 5-(A), 도 5-(B)는, FET의 게이트 근방의 종단면도, FET의 소스/드레인 근방의 종단면도이다.
도 6은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 7은, 로직·스탠다드·셀의 중간체의 평면도이다.
도 8은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 9는, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 10은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 11은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 12는, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 13은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 14는, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 15는, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 16은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 17은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 18은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 19는, 로직·스탠다드·셀의 중간체의 평면도이다.
도 20은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 21은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 22는, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 23은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 24는, 로직·스탠다드·셀의 중간체의 평면도이다.
도 25는, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 26은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 27은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 28은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 29는, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 30은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 31은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 32는, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 33은, 로직·스탠다드·셀의 중간체의 평면도이다.
도 34는, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 35는, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 36은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 37은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 38은, 로직·스탠다드·셀의 중간체의 종단면도이다.
도 39는, 로직·스탠다드·셀의 중간체의 평면도이다.
도 40은, 에칭 장치의 블록도이다.
이하, 핀형의 전계 효과 트랜지스터(Fin-FET)를 포함하는 반도체 장치 및 그 제조 방법에 대하여 설명한다. 또한, 동일 요소에는, 동일 부호를 이용하는 것으로 하고, 중복되는 설명은 생략한다.
도 1은, 로직·스탠다드·셀의 회로도이다.
이 논리 회로는, 3입력 1출력의 NAND 회로이다. 입력 신호(Vin1, Vin2, Vin3)는, 전압 신호이며, NAND 회로의 입력 단자(Tin1, Tin2, Tin3)에 대한 입력값에 따라, 출력 신호(Vout)를 출력 단자(Tout)로부터 출력한다. NAND 회로는, 제1 P형의 FET(P-FET1), 제2 P형의 FET(P-FET2), 제3 P형의 FET(P-FET3), 제1 N형의 FET(N-FET1), 제2 N형의 FET(N-FET2), 제3 N형의 FET(N-FET3)를 구비하고 있다. 동 도면에서는, 인핸스먼트형의 FET가 나타나 있지만, 이것은 디프레션형의 FET여도 된다. 동 도면의 FET의 구조는, MOS형이지만, 접합형의 FET를 채용하는 것도 가능하다.
NAND 회로에 있어서는, P형의 FET의 소스(S)를 전원 전위(V+)에 전기적으로 접속하고, 드레인(D)을 출력 단자(Tout)에 전기적으로 접속한다. 환언하면, P형의 FET는, 전원 전위(V+) 및 그라운드 전위(GND)를 부여하는 단자(파워 레일) 사이에서, 병렬로 접속되어 있다. P형의 FET의 게이트에는, 각각 입력 단자(Tin1, Tin2, Tin3)가 접속되어, 입력 신호(Vin1, Vin2, Vin3)가 부여된다.
3개의 N형의 FET는, 출력 단자(Tout)와 그라운드 전위(GND)의 사이에서 직렬로 접속되어 있다. 동 도면 중의 가장 아래에 위치하는 N형의 FET의 소스(S)는 그라운드 전위(GND)에 전기적으로 접속되어 있다. N형의 FET의 게이트에는, 각각 입력 단자(Tin1, Tin2, Tin3)가 접속되어, 입력 신호(Vin1, Vin2, Vin3)가 부여된다. 이 NAND 회로는, 상보형의 논리 회로(CMOS)로 구성되어 있고, CMOS 논리 회로의 특성으로서, 전력 소비가 억제되어 있다.
도 2는, 로직·스탠다드·셀의 진릿값표이다.
입력 신호(Vin1, Vin2, Vin3)의 전압의 레벨(H: 하이 레벨, L: 로우 레벨)에 따라, 출력 신호(Vout)의 레벨이 결정된다. NAND 회로이기 때문에, 3개의 입력 신호의 모두가 하이 레벨인 경우에, 출력 신호(Vout)는 로우 레벨이 되고, 그 외의 조합인 경우에는, 출력 신호(Vout)는 하이 레벨이 된다.
도 3은, 로직·스탠다드·셀에 있어서의 FET군의 결선을 나타내는 회로이다.
각 FET는, 소스(S), 게이트(G), 드레인(D)을 구비하고 있고, 각각의 요소(전극)에 대응하는 반도체 영역을 소스 영역, 게이트 영역, 드레인 영역으로 한다. 소스 전극은 소스 영역에 접촉하고 있고, 게이트 전극은 절연막을 통하여 게이트 영역 상에 마련되어 있으며, 드레인 전극은 드레인 영역에 접촉하고 있다. 전기적인 접속은, 도 1에 나타낸 바와 같지만, 핀형의 FET로 NAND 회로를 구성하는 경우, P-FET1과 P-FET2의 사이에 제1 스위치(Q1)가 개재되고, P-FET2와 P-FET3의 사이에 제2 스위치(Q2)가 개재되며, 이들 스위치(P 채널 게이트)에 하이 레벨이 부여됨으로써, 이들 스위치를 OFF로 하여, P형 FET용의 핀 내에 있어서의 트랜지스터 사이의 도통을 금지하고 있다. 또한, 동 도면에서는, 부가적인 스위치(QP)(P 채널 게이트)가, P-FET3의 드레인(D)에 접속되어 있고, 필요에 따라 이 드레인(D)을 다른 전위(예: 리셋 전위)에 접속할 수 있지만, 부가적인 스위치(QP)는 없어도 된다.
한편, N-FET1과 N-FET2의 사이에는 제3 스위치(Q3)가 개재되고, N-FET2와 N-FET3의 사이에 제4 스위치(Q4)가 개재되며, 이들 스위치(N 채널 게이트)에 하이 레벨이 부여됨으로써, 이들 스위치를 OFF로 하여, N형 FET용의 핀 내에 있어서의 트랜지스터 사이의 도통을 허가하고 있다. 또한, 동 도면에서는, 부가적인 스위치(QN)(N 채널 게이트)가, N-FET3의 소스(S)에 접속되어 있고, 필요에 따라, 이 소스(S)를 다른 전위(예: 리셋 전위)에 접속할 수 있지만, 부가적인 스위치(QN)는 없어도 된다.
도 4는, 로직·스탠다드·셀에 있어서의 FET군의 사시도이다.
각 FET에는, 쌍이 되는 더미 FET가 대향하고 있다. 즉, P-FET1, P-FET2, P-FET3에 대해서는, 더미 FET로서 제1 P형의 더미 FET(DP-FET1), 제2 P형의 더미 FET(DP-FET2), 제3 P형의 더미 FET(DP-FET3)가 각각 대향하고 있다. 이들 P형의 FET쌍의 사이에는, 고정 전위 라인(전원 전위(V+))이 배치되어 있다.
동일하게, N-FET1, N-FET2, N-FET3에 대해서는, 더미 FET로서 제1 N형의 더미 FET(DN-FET1), 제2 N형의 더미 FET(DN-FET2), 제3 N형의 더미 FET(DN-FET3)가, 각각 대향하고 있다. 이들 N형의 FET쌍의 사이에는, 고정 전위 라인(그라운드 전위(GND))이 배치되어 있다.
또한, 설명에 있어서는, XYZ 3차원 직교 좌표계를 설정하고, 적층 구조에 있어서의 각층의 두께 방향을 Z축 방향으로 하고, Z축에 직교하는 2축을 X축 및 Y축으로 설정한다. 각 핀의 높이 방향은 Z축의 양방향이며, 길이 방향은 Y축의 양방향이고, 폭방향은 X축 방향이라고 한다. 셀 높이(CHT)는, X축 방향을 따라 인접하여 이격된 고정 전위 라인(V+/GND)의 중심선 사이의 거리이며, 본 예에서는, 120nm 이하를 상정하고 있다.
도 5-(A)는, FET의 게이트 근방의 종단면도(Y1 단면), 도 5-(B)는 FET의 소스/드레인 근방의 종단면도(Y2 단면)이다.
도 5-(A)의 게이트 근방에 있어서는, 반도체 기판(1) 상에 복수의 반도체 핀(2)을 구비하고 있고, 이들 반도체 핀(2)의 사이에 도전 재료(7, 8)가 매설되어 있다. 도전 재료(8)는, 고정 전위 라인을 구성하는 것이며, 전원 전위 또는 그라운드 전위가 부여된다. 반도체 핀(2) 상에는, 게이트 절연막(18)을 통하여 게이트 전극(21)이 마련되어 있으며, 그 위에는, 산화막(27), 층간 절연막(29)이 퇴적되고, 게이트 전극(21)은, 콘택트 전극(28)을 통하여, 특정의 신호 배선(30)에 접속되어 있다.
도 5-(B)의 소스/드레인 근방(Y2 단면)에 있어서는, 반도체 기판(1) 상에 복수의 반도체 핀(2)을 구비하고 있고, 이들 반도체 핀(2)은, P형의 도전 영역(14) 및 N형의 도전 영역(15)이 형성되며, 전극 재료(ELEC1)(Ru)를 통하여 일방의 도전 영역(14)(소스 영역)은 도전 재료(8)에 전기적으로 접속되고, 타방의 도전 영역(15)(드레인 영역)은, 다른 지점의 전극 재료(ELEC1)에 전기적으로 접속되며, 그 위에는, 산화막(27), 층간 절연막(29)이 퇴적되고, 드레인 영역은, 다른 신호 배선(30)에 접속되어 있다.
이하, 상술한 구조의 로직·스탠다드·셀의 제조 방법에 대하여 설명한다.
도 6은, 로직·스탠다드·셀의 중간체의 종단면도이며, 도 7은, 로직·스탠다드·셀의 중간체의 평면도이다. 도 6은, 도 7에 있어서의 점선(Y1)을 따른 종단면이지만, 도 6에 나타낸 마스크(MSK1)는 생략하고 있다.
먼저, Si로 이루어지는 반도체 기판(1)을 준비하고, 반도체 기판(1)의 표면 상에 스트라이프 모양의 마스크(MSK1)를 패터닝하고, 이 마스크(MSK1)를 통하여, 반도체 기판(1)을 에칭한다. 마스크의 패터닝은, 포토레지스트의 도포·현상을 이용한 포토리소그래피를 이용한다.
반도체 기판(Si)의 에칭 방법은, 드라이 에칭이며, 에칭 장치로서는, 용량 결합 플라즈마(CCP)형을 채용할 수 있다.
이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: CF4
·에칭 온도: 20~100℃
·에칭 시간: 10~60sec
또한, 에칭 가스로서는, CF4 대신, O2, N2 또는 H2를 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
해당 에칭에 의하여, 반도체 핀(2)이 마스크 바로 아래에 잔류되어, 반도체 기판(1) 상으로부터 복수의 반도체 핀(2)이 세워져 설치되게 된다. 스트라이프 모양의 마스크의 길이 방향은, Y축 방향이며, 인접하는 반도체 핀(2)의 중심 사이의 X축 방향의 간격은 24nm, 반도체 핀(2)의 Z축 방향의 높이는, 120nm이다. 반도체 핀(2)의 정면(頂面)에 있어서의 X축 방향의 폭은 8nm, 반도체 핀(2) 사이의 바닥면의 폭은 12nm이다. 반도체 핀(2)의 상부(위로부터 높이 50nm의 부분)는 트랜지스터를 구성하고, 하부(아래로부터 70nm의 부분)는, 고정 전위 라인에 인접하는 측벽으로서 기능한다. 도 8의 반도체 핀(2)의 Y축 방향의 깊이는, 예를 들면 38nm로 설정한다. 현저하게 소비 전력을 저감시키는 것이 가능한 치수는, 상기한 바와 같지만, 각 치수는 ±10%의 변경을 해도, 소비 전력을 저감시킬 수 있다.
도 8은, 로직·스탠다드·셀의 중간체의 종단면도이다.
복수의 반도체 핀(2)을 형성한 후, 상부의 마스크를 아세톤 등의 유기 용제에 의하여 제거하고, 계속해서, 반도체 핀(2)의 솎음을 행한다. 즉, 도 6에 있어서, 왼쪽으로부터 2개째, 4개째, 5개째, 7개째의 반도체 핀(2)을 제거한다. 이로써, 왼쪽으로부터 1개째, 3개째, 6개째, 8개째의 반도체 핀(2)이 잔류한다. 도 8의 반도체 핀(2)의 제거는, 이하와 같이 하여 행한다. 먼저, 반도체 기판 상에 포토레지스트를 도포하고, 왼쪽으로부터 1개째, 3개째, 6개째, 8개째의 반도체 핀(2)만을 보호하며, 나머지의 영역이 개구된 마스크를, 포토레지스트의 포토리소그래피에 의한 패터닝에 의하여 형성하고, 해당 마스크의 개구 내의 반도체 핀을 에칭한다. 에칭에는 드라이 에칭법을 이용할 수 있다.
반도체 핀(Si)의 에칭 방법은, 드라이 에칭이며, 에칭 장치로서는, 용량 결합 플라즈마(CCP)형을 채용할 수 있다.
이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: CF4
·에칭 온도: 20~100℃
·에칭 시간: 10~60sec
또한, 에칭 가스로서는, CF4 대신, O2, N2 또는 H2를 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
또, 반도체 핀(Si)의 에칭 방법으로서, 웨트 에칭 방법을 사용할 수도 있다. 에칭액으로서는, HNO3+HF, 또 에칭 속도를 조정하는 경우 KOH+IPA(아이소프로필알코올)+H2O2 등이 알려져 있고, 예를 들면 에칭 온도는 20~100℃, 에칭 시간은 10~60sec로 설정할 수 있다.
도 9는, 로직·스탠다드·셀의 중간체의 종단면도이다.
다음으로, 반도체 핀(2)을 산소 분위기 중에서 가열하여, 기판 전체의 표면 상에 산화막(SiO2)을 형성한다. 열산화막 형성 시의 온도는, 400℃~1000℃, 반도체 핀(2)을 덮는 산화막(4)의 두께는, 3~6nm로 설정한다. 또한, 기판 전체의 표면 상에 보호막(5)(보호 재료)을 형성한다. 보호막(5)의 재료는 어모퍼스 카본이며, 형성 방법은, CVD/PVD 또는 스핀 코트이다. 보호막(5)은 인접하는 반도체 핀(2)의 사이에 충전되지만, 보호막(5)의 두께는, 반도체 핀(2)의 정면을 피복하여, 이것보다 높은 위치에 그 표면이 위치하도록 설정한다.
도 10은, 로직·스탠다드·셀의 중간체의 종단면도이다.
다음으로, 보호막(5)을 일부 제거하고, 좌측의 한 쌍의 반도체 핀(2)의 사이의 제1 영역, 우측의 한 쌍의 반도체 핀(2)의 사이의 제2 영역을, 개구한다. 보호막(5)의 제거는, 마스크를 통한 에칭에 의하여 행한다. 즉, 보호막(5) 상에 포토레지스트를 도포하고, 상기 제1 및 제2 영역이 개구하여, 나머지의 영역을 보호하는 마스크를, 포토레지스트의 포토리소그래피에 의한 패터닝에 의하여 형성하고, 해당 마스크의 개구 내의 보호막(5)을 에칭한다. 보호막(어모퍼스 카본)의 에칭 방법은, 드라이 에칭이며, 에칭 장치로서는, 용량 결합 플라즈마(CCP)형을 채용할 수 있다.
이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: CO
·에칭 온도: 100~350℃
·에칭 시간: 20~60sec
또한, 에칭 가스로서는 CO 대신, N2 또는 H2를 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
이로써, 보호막(5)의 일부가 에칭되어, 반도체 핀(2) 사이의 바닥부에 위치하는 산화막(4)이 노출된다. 또한, 설명에 있어서의 산화막 혹은 질화막은 절연막이다.
도 11은, 로직·스탠다드·셀의 중간체의 종단면도이다.
다음으로, 기판 표면 상에 라이너막(7)을 형성한다. 라이너막(7)은, 반도체 핀(2)의 측면에 위치하는 산화막(4) 및 보호막(5)을 피복한다.
라이너막(7)의 형성 방법은, 잘 알려진 원자층 퇴적(ALD)법이며, 구체적인 형성 조건은 이하와 같다.
·라이너막(7)의 재료: TiN
·형성 온도: 200~600℃
·두께: 0.5nm~2.0nm
·원료 가스: TiCl4+N2/N2(기판 표면 상에 교호 공급)
라이너막(7)의 재료로서, TiN 대신, TaN을 이용할 수도 있고, ALD법 대신, 화학적 기상 성장(CVD)법을 이용할 수도 있다.
그러한 후에, 상술한 고정 전위 라인을 구성하기 위한 도전 재료(8)를 기판 상에 형성한다. 도전 재료로서는 루테늄(Ru)을 이용할 수 있다. Ru는 백금족 원소이며, 산에 대하여 용해된다는 특성을 갖는다. 도전 재료(8)로서는, Ru 외에, 텅스텐(W) 등을 이용하는 것이 가능하지만, Ru를 이용한 경우에는, 이들 금속보다, 저저항이라는 우위성을 갖는다. 도전 재료(8)는, 반도체 핀(2)의 사이의 영역뿐만 아니라, 보호막(5)의 최상부의 표면보다 상방까지 위치한다.
도전 재료(8)(Ru)의 형성 방법은, CVD법이며, 구체적인 형성 조건은 이하와 같다.
·도전 재료(8)의 재료: Ru
·형성 온도: 200~500℃
·Z축 방향의 최대 두께: 30~60nm
·원료 가스: 루테늄카보닐(Ru3(CO)12)
·캐리어 가스: Ar
또한, 도전 재료(8)(Ru)는, 스퍼터법 등 물리 기상 성장(PVD)법을 이용하여 형성하는 것도 가능하다. 또, 도전 재료(8)에 텅스텐(W)을 이용하는 것이 가능하지만, 이 경우, 도전 재료(8)(W)는, CVD법 또는 스퍼터법을 이용하여 형성할 수 있다.
도 12는, 로직·스탠다드·셀의 중간체의 종단면도이다.
다음으로, 도전 재료(8)를 재차 에치백하여, 일부분을 제거한다. 이 에치백에 의하여, 도전 재료(8)의 두께(높이)는 50nm까지 감소되어, 그 표면은, 반도체 핀(2)의 정면보다 하방에 위치하게 된다. 라이너막(7)(TiN)은, 도전 재료(8)용의 에칭 가스 또는 에칭액에 대한 에칭 배리어막이다.
도전 재료(8)의 에치백 방법은, 드라이 에칭이며, 에칭 장치로서는, 용량 결합 플라즈마(CCP)형을 채용할 수 있다.
이때의 에치백의 구체적인 조건은 이하와 같다.
·에칭 가스: CF4
·에칭 온도: 20~100℃
·에칭 시간: 30sec~240sec
또한, 에치백 가스로서는, CF4 대신, O2와 Cl2의 혼합 가스를 이용할 수 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
또, 도전 재료(8)(Ru)의 에칭 방법으로서, 웨트 에칭 방법을 사용할 수도 있다.
또한, 라이너막(7)(TiN)의 에칭은, 웨트 에칭에 의하여 행해진다. Ru의 에칭액으로서는, H2O2, FPM(불화 수소산 과산화 수소수 혼합액) 등이 알려져 있고, 예를 들면 에칭 온도는 20~100℃, 에칭 시간은 30~240sec로 설정할 수 있다. TiN의 에칭액으로서, H2O2와, 수산화 암모늄의 혼합액도 알려져 있다. 라이너막(7)은, 도전 재료(8)와 동일한 높이까지 에칭된다.
도 13은, 로직·스탠다드·셀의 중간체의 종단면도이다.
라이너막(7)을 도전 재료(8)와 동일한 높이까지 에칭으로 제거한 후, 도전 재료(8)의 노출 표면 상에 캡막(101)을 형성한다. 캡막(101)의 재료는, 도전 재료(8)의 산화 방지막이며, 또, 도전 재료(8)를 에칭으로부터 보호하기 위한 배리어막이기도 하다. 캡막(101) 상에 형성된 피에칭 재료가 에칭될 때, 캡막(101)은 에칭되지 않기 때문에, 캡막(101)은, 에칭 스톱막으로서도 기능하고 있다. 캡막(101)의 재료는, Si3N4이지만, 이것 대신, TiN, TaN 또는 AlOx(Al2O3 등) 등도 이용할 수 있다.
도 14는, 로직·스탠다드·셀의 중간체의 종단면도이다.
다음으로, 보호막(5)을 제거한다. 보호막(5)은 어모퍼스 카본으로 구성되어 있기 때문에, 어모퍼스 카본을 제거하기 위해서는, 애싱을 이용한다. 애싱은, 포토레지스트 등의 탄소계의 화합물을 제거하는 수법이며, 예를 들면 플라즈마 발생 장치에 의하여, 산소(O2)의 플라즈마를 발생시켜, 이 산소 플라즈마를 어모퍼스 카본에 조사함으로써, 어모퍼스 카본을 제거한다. 그 외에, 오존(O3) 가스의 분위기 중에서, 자외선을 조사하는 광 여기 애싱도 알려져 있다.
도 15는, 로직·스탠다드·셀의 중간체의 종단면도이다.
그러한 후에, 기판의 전면에 산화막(9)(SiO2)을 형성한다. 산화막(9)의 두께는, 반도체 핀(2)의 높이보다 높다. 산화막(9)의 형성 방법으로서는, ALD법, CVD법, 도포법 등이 적용 가능하다. 처리 장치에 대한 기판의 반송·처리의 양식으로서는, 배치(batch) 처리 장치나 매엽 성막 장치를 채용할 수 있고, 도포법을 이용한 경우에는, 성막 장치로서 스핀 코트를 채용할 수 있다.
실리콘의 산화막(9)의 구체적인 형성 조건은, CVD법이며, 이하와 같다.
·퇴적 재료: TEOS(오쏘 규산 테트라에틸), O2
·퇴적 시간: 10sec~1800sec
·형성 온도: 400~900℃
·산화 시간: 1Hour
또한, 테트라에톡시실레인을 이용한 ALD법을 채용하는 경우, 형성 온도는 150~400℃이다.
도 16은, 로직·스탠다드·셀의 중간체의 종단면도이다.
다음으로, 산화막(9)이 형성된 기판 표면 전체를, 재차, 전체면 에칭하고, 반도체 핀(2)의 상부에 마련된 산화막(4)을, 산화막(9)과 함께 제거한다. 이로써 반도체 핀(2)의 반도체 부분은 노출되고, 산화막(4) 및 산화막(9)의 일부는, 잔류한다. 산화막(4) 및 산화막(9)의 에칭 방법은, 드라이 에칭이며, 에칭 장치로서는, 용량 결합 플라즈마(CCP)형을 채용할 수 있다.
이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: C4F8
·에칭 온도: 20~100℃
·에칭 시간: 5~60sec
또한, 에칭 가스로서는, C4F8 대신, CF2, CF3, C2F2, C2F4, C2F6, Ar, CHF3, O2 또는 O3을 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
도 17은, 로직·스탠다드·셀의 중간체의 종단면도이다.
다음으로, 반도체 핀(2)의 노출 표면을 덮도록, 게이트 산화막(10)을 형성한다. 게이트 산화막(10)은, 2층의 산화막으로 이루어진다. 먼저, 반도체 핀(2)의 노출 부분을 산소 분위기 중에서 가열함으로써, 표면에 두께 1.4nm의 열산화막을 형성한다. 그러한 후에, 이 열산화막을 피복하도록 두께 2nm의 CVD 산화막을 형성한다. 따라서, 합계로, 3.4nm의 두께를 갖는 산화막(10)이 형성된다. 산화 후의 반도체 핀(2)의 X축 방향의 두께는, 정면의 위치에 있어서, 6.5nm, 산화막(4)의 상단부의 위치에 있어서, 8.5nm이다.
도 18은, 로직·스탠다드·셀의 중간체(게이트 근방)의 종단면도이며, 도 19는, 로직·스탠다드·셀의 중간체의 평면도이다. 도 18은, 도 19에 있어서의 점선(Y1)을 따른 종단면이다.
다음으로, 반도체 핀(2) 상에 산화막(10)을 통하여, 더미 게이트 전극(11)을 형성한다. 더미 게이트 전극(11)은, 트랜지스터 또는 스위치의 게이트 영역으로서 기능하는 영역에만 마련된다. 더미 게이트 전극(11)의 형성 방법은, 이하와 같다.
먼저, SiH4계의 원료 가스를 이용한 CVD법에 따라, 기판 상에 더미 게이트용의 도전 재료(폴리실리콘)를 형성한다. 다음으로, 이 도전 재료층 상에, X축 방향을 따라 스트라이프 모양의 영역이 보호되고, 나머지가 개구된 무기 절연체 마스크(12)를 형성한다.
무기 절연체 마스크(12)는, 실리콘 질화막 등의 무기 절연체로 이루어진다. 이 무기 절연체 마스크를 형성하기 위해서는, 먼저, CVD법에 의하여 무기 절연층(Si3N4)을 도전 재료(폴리실리콘) 상에 퇴적하고, 다음으로, 무기 절연층 상에 포토레지스트를 도포하여, 무기 절연체 마스크(12)와 동일한 패턴의 유기 수지 마스크를 형성한다. 유기 수지 마스크는, 포토레지스트의 포토리소그래피에 의한 패터닝에 의하여 형성한다. 이 유기 수지 마스크를 이용하여, 그 개구 내의 무기 절연층(Si3N4)을 에칭함으로써, 무기 절연체 마스크(12)를 형성한다. 무기 절연층의 퇴적 방법으로서, 스퍼터법을 채용할 수도 있다.
무기 절연층(Si3N4)의 에칭 방법은, 드라이 에칭이며, 에칭 장치로서는, 용량 결합 플라즈마(CCP)형을 채용할 수 있다.
이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: CF4 및 O2
·에칭 온도: 20~100℃
·에칭 시간: 5~120sec
또한, 에칭 가스로서는, CF4 및 O2 대신, SF6, SF5, SF4, SF3, SF2, Ar 또는 N2를 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
무기 절연체 마스크(12)의 형성 후, 이 무기 절연체 마스크(12)의 개구 내에 위치하는 도전 재료(폴리실리콘)를 에칭함으로써, 게이트 영역 상에만 해당 도전 재료를 잔류시켜, 더미 게이트 전극(11)이 형성된다.
또한, 도전 재료(폴리실리콘)의 에칭 방법은, 드라이 에칭이며, 에칭 장치로서는, 용량 결합 플라즈마(CCP)형을 채용할 수 있다.
이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: Cl2 및 HBr
·에칭 온도: 20~120℃
·에칭 시간: 5~300sec
또한, 에칭 가스로서는, Cl2 및 HBr 대신, Cl2 또는 SF6을 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
이상과 같이 하여, 기판 상에는, X축 방향을 따라 뻗은 5개의 더미 게이트 전극(11)이 형성된다(도 19 참조). 또한, 도 19에 있어서는, 상부의 무기 절연체 마스크(12)의 기재는 생략되어 있다.
도 20은, 로직·스탠다드·셀의 중간체(소스/드레인 근방)의 종단면도(Y2 단면)이다. 도 19에 있어서는, 점선(Y2)의 위치에 트랜지스터의 소스/드레인이 위치하고 있다.
도 18에 있어서는, 반도체 핀(2)의 상부에 산화막(10)이 형성되어 있었지만, 소스 영역 및 드레인 영역의 형성에 있어서는, 도 18에 나타낸 산화막(10)을 제거한다. 산화막(10)은, 도 18에 나타낸 더미 게이트 전극(11)의 형성 시의 폴리실리콘의 에칭 공정에 있어서, 제거할 수 있다.
다음으로, 반도체 핀(2)을 피복하도록, 그 표면 상에, SiCN으로 이루어지는 사이드 월(13)을 형성한다. 사이드 월(13)의 형성 방법은, PE-CVD(Plasma Enhanced-Chemical Vapor Deposition)법을 이용하고, 구체적은 이하와 같다.
·반응 가스: (SiH4, CH4, H2, N2), 또는, (N2, (CH3)3Si-NH-Si(CH3)3(헥사메틸다이실라제인(HMDS)))
·형성 온도: 200~600℃
·형성 시간: 10~300sec
초기의 사이드 월(13)은, 반도체 핀(2)의 상부 전체를 덮고, 반도체 핀(2)의 측면 및 정면 및 핀 사이의 바닥부도 피복하고 있지만, 기판 표면을 아르곤 등의 희가스로 스퍼터 에칭함으로써, 반도체 핀(2)의 상부의 사이드 월 및 핀 사이의 바닥부의 막이 제거되고, 상부가 개구되어, 사이드 월(13)이 형성된다.
다음으로, N-FET의 형성 예정 영역(도면 우측의 반도체 핀(2)이 형성된 영역) 상에 보호막(PN)을 형성한다. 보호막(PN)의 재료 및 형성 방법은, 이하와 같다.
·재료: 레지스트
·형성 방법: 스핀 코트
그러한 후에, P-FET의 형성 예정 영역(도면 좌측의 반도체 핀(2)이 형성된 영역) 내의 사이드 월(13)을 에칭한다. 이 에칭에 의하여, 도면 좌측의 사이드 월(13)이 원하는 높이가 된다. 또한, 사이드 월(13)은, 그 구성 재료의 결정 성장에 의하여 형성하는 것으로 해도 된다.
사이드 월(13)(SiCN)의 에칭 방법은, 드라이 에칭이며, 에칭 장치로서는, 용량 결합 플라즈마(CCP)형을 채용할 수 있다.
이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: CF4 및 H2O
·에칭 온도: 20~100℃
·에칭 시간: 5~300sec
또한, 에칭 가스로서는, CF4 및 H2O 대신, COF2, OF2, O2F2를 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
그러한 후에, P-FET의 형성 예정 영역에 있어서의 반도체 핀(2)을, 사이드 월(13)의 상단 근방 위치까지 에칭한다.
반도체 핀(2)(Si)의 에칭 방법은, 드라이 에칭이며, 이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: CF4
·에칭 온도: 20~100℃
·에칭 시간: 10~60sec
또한, 에칭 가스로서는, CF4 대신, O2, N2 또는 H2를 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다. 또, 그 외의 에칭 가스도 적용 가능하다.
다음으로, 상부를 에칭한 P-FET용의 반도체 핀(2)의 노출 표면 상에, 보론을 고농도로 함유하는 SiGe로 이루어지는 도전 영역(14)을 에피택셜 성장시킨다.
도전 영역(14)(SiGe)은, P-FET에 있어서는, 도전성을 갖는 소스 영역 또는 드레인 영역으로서 기능하지만, 결정 성장 방법으로서는, CVD(화학적 기상 성장)법을 채용한다. 이때의 결정 성장의 구체적인 조건은 이하와 같다.
·원료 가스: SiH4, GeH4
·불순물 가스: B(보론) 함유 가스
·성장 온도: 550~700℃
·성장 시간: 15~60min
또한, 보론(B)은, Si 내에 있어서는, P형(제1 도전형)의 불순물이며, 인(P) 또는 비소(As)는, N형(제2 도전형)의 불순물이다. 또, 원료 가스로서, SiH4 대신, Si2H6을 이용할 수도 있다.
다음으로, N-FET 측의 도전 영역(15)의 형성을 행한다.
도 21은, 로직·스탠다드·셀의 중간체(소스/드레인 근방)의 종단면도(Y2 단면)이다.
먼저, N-FET의 형성 예정 영역(도면 우측의 반도체 핀(2)의 형성된 영역) 상의 보호막(PN)을, 애싱에 의하여 제거하고, P-FET의 형성 예정 영역(도면 좌측의 반도체 핀(2)이 형성된 영역) 상의 보호막(PP)을 형성한다. 보호막(PP)의 재료 및 형성 방법은, 보호막(PN)의 재료 및 형성 방법과 동일하다.
그러한 후에, N-FET의 형성 예정 영역(도면 우측의 반도체 핀(2)이 형성된 영역) 내의 사이드 월(13)을 에칭한다. 이 에칭에 의하여, 도면 우측의 사이드 월(13)이 원하는 높이가 된다. 또한, 사이드 월(13)은, 그 구성 재료의 결정 성장에 의하여 형성하는 것으로 해도 된다.
우측의 사이드 월(13)(SiCN)의 에칭 방법은, 상술한 좌측의 사이드 월(13)의 에칭 방법과 동일하다.
그러한 후에, N-FET의 형성 예정 영역에 있어서의 반도체 핀(2)을, 사이드 월(13)의 상단 근방 위치까지 에칭한다. 이때의 우측의 반도체 핀(2)(Si)의 에칭 방법은, 상술한 좌측의 반도체 핀(2)의 에칭 방법과 동일하다.
다음으로, 상부를 에칭한 N-FET용의 반도체 핀(2)의 노출 표면 상에, 질소, 인 또는 비소 등을 고농도로 함유하는 Si로 이루어지는 도전 영역(15)을 에피택셜 성장시킨다. Si는, 결정축이 구비된 에피택셜 성장을 한다.
도전 영역(15)은, N-FET에 있어서는, 도전성을 갖는 소스 영역 또는 드레인 영역으로서 기능하지만, 결정 성장 방법으로서는, CVD(화학적 기상 성장)법을 채용한다. 이때의 결정 성장의 구체적인 조건은 이하와 같다.
·원료 가스: SiH4, C2H4
·불순물 가스: N2
·성장 온도: 1300~1800℃
·성장 시간: 60~120min
또한, 불순물 가스로서, N2 외에, N형 불순물이 되는 P, As, 또는 Sb 등을 포함한 가스를 이용할 수 있다. 또한, P형의 반도체를 형성하는 경우는, B, Al 등의 P형의 불순물을 이용한다.
다음으로, 보호막(PP)을 애싱에 의하여 제거한다. 또한, 도 22에 나타내는 바와 같이, 기판의 전체면을 덮도록, 질화막(Si3N4)(161) 및 산화막(16)(SiO2)을 순차 형성한다. 질화막(161)의 형성 방법은, 예를 들면 절연체(17)와 동일한 CVD법을 이용할 수 있다.
도 22는, 로직·스탠다드·셀의 중간체(소스/드레인 근방)의 종단면도(Y2 단면)이다. 산화막(16)의 표면 위치는, 도전 영역(14) 및 도전 영역(15)의 높이보다 높다. 산화막(16)의 형성 방법은, 성막이나 도포이며, 형성 장치로서는, CVD/PVD 또는 스핀 코트를 채용할 수 있다.
산화막(16)(SiO2)의 구체적인 형성 방법은, CVD법이며, 이하와 같다.
·원재료: TEOS(오쏘 규산 테트라에틸), O2
·형성 온도: 400~900℃
·형성 시간: 5~12hours
또한, PVD법 또는 스핀 코트를 이용해도, 산화막(16)을 형성할 수 있다. CVD법의 형성 온도는, 300~1200℃로 설정할 수도 있고, O2 대신, O3을 이용할 수도 있다. 퍼하이드로폴리실라제인은, 스핀 코트에 의한 도포법에 있어서, 이용할 수 있다.
산화막(16)의 형성 후, 화학 기계 연마(CMP)에 의하여, 산화막(16)의 표면을 평탄화한다.
도 23은, 로직·스탠다드·셀의 중간체(게이트 근방)의 종단면도(Y1 단면)이며, 도 24는, 로직·스탠다드·셀의 중간체의 평면도이다. 도 23에 있어서는, 점선(Y1)의 위치에 트랜지스터의 게이트가 위치하고 있다.
상술한 CMP에 의하여, 도 18에 있어서의 무기 절연체 마스크(12)(보호막)도 제거되고, 더미 게이트 전극(11)의 표면도 평탄화되어 표면이 노출된다. 여기에서, 더미 게이트 전극(11)에 있어서의 도전 재료(8)의 바로 위쪽의 영역에, 콘택트 홀을 뚫고, 이 콘택트 홀 내에 절연막(17)(Si3N4)을 형성한다. 콘택트 홀은, 이 부분이 개구된 마스크의 형성과, 더미 게이트 전극(11)의 에칭에 의하여 행한다.
더미 게이트 전극(11)(폴리실리콘)의 에칭 방법은, 드라이 에칭이며, 이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: CF4
·에칭 온도: 20~120℃
·에칭 시간: 5~300sec
또한, 에칭 가스로서는, CF4 대신, O2, N2 또 H2를 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
절연막(17)(Si3N4)의 형성은, 기상 성장에 의하여 행하고, 형성 장치로서는 CVD 장치 또는 PVD 장치를 채용할 수 있다. 절연막(17)의 구체적인 형성 조건은, CVD법의 경우, 이하와 같다.
·원재료: SiH2Cl2 및 NH3
·형성 온도: 300~1200℃
·형성 시간: 10sec~1800sec
절연막(17)을 기판 전체면 상에 형성 후, 절연막(17)을 CMP함으로써, 콘택트 홀 내에 절연막(17)(절연체)이 매립된다. 도 24에 나타내는 바와 같이, 5개의 더미 게이트 전극(11)에 대하여, 10지점에 있어서 절연막(17)이 매립된다. 절연체(17)는, 각종의 소자 사이의 기능을 분리하기 위하여 사용된다.
도 25는, 로직·스탠다드·셀의 중간체(게이트 근방)의 종단면도(Y1 단면)이다.
계속해서, 도 25에 나타내는 바와 같이, 도 23에 나타낸 더미 게이트 전극(11)을 제거한다. 더미 게이트 전극(11)은, 폴리실리콘으로 구성되어 있고, 이때의 더미 게이트 전극(11)의 에칭 방법은 드라이 에칭이며, 이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: CF4
·에칭 온도: 20~120℃
·에칭 시간: 5~300sec
또한, 에칭 가스로서는, CF4 대신, O2 또는 H2를 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
그러한 후에, 도 23에 나타난 얇은 산화막(10)(SiO2)을 제거한다. 산화막(10)의 에칭 방법은, 드라이 에칭이며, 이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: C4F8
·에칭 온도: 20~100℃
·에칭 시간: 5~100sec
또한, 에칭 가스로서는, C4F8 대신, CF2, CF3, C2F2, C2F4, C2F6, Ar, CHF3, O2 또는 O3을 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
계속해서, 게이트 전극을 형성한다.
도 26은, 로직·스탠다드·셀의 중간체(게이트 근방)의 종단면도(Y1 단면)이다.
먼저, 반도체 핀(2)의 상부의 노출부를 산화하여, 반도체 핀(2) 상의 게이트 절연막(18)을 형성한다. 게이트 절연막(18)은, Si의 열산화막이며, 800℃~1100℃의 산소 분위기 중에서 가열함으로써 형성한다. 게이트 절연막(18)은, 400~900℃(CVD), 150~400℃(ALD) 정도의 온도에서 형성할 수도 있다. 다음으로, 기판 표면의 전체면 상에 금속으로 이루어지는 도전 재료(19)를 퇴적·형성한다. 퇴적 방법은, 타겟 금속을 분해 또는 반응시키는 스퍼터 방법이며, 고주파 플라즈마 스퍼터 장치에 의하여, 플라즈마화한 아르곤으로 타겟 금속(구체적으로는, W(텅스텐))을 스퍼터하고, 이 금속을, 실온에서, 기판 표면 상에 퇴적한다. 도전 재료(19)는, P-FET 형성 영역에 있어서의 FET 및 스위치의 게이트 전극이 된다.
도 27은, 로직·스탠다드·셀의 중간체(게이트 근방)의 종단면도(Y1 단면)이다.
다음으로, N-FET의 형성 예정 영역(우측의 영역) 상에 위치하는 도전 재료(19)를, 에칭에 의하여, 선택적으로 제거한다. 선택적 제거에 있어서는, N-FET의 형성 예정 영역 상에 포토레지스트를 도포하고, 이것을 노광·현상함으로써, N-FET의 형성 예정 영역만이 개구된 마스크를 형성하여, 이 마스크를 통하여, 도전 재료(19)를 에칭하고, 산화막(9)이 노출된 시점에서, 에칭을 중지한다.
도전 재료(19)(W)의 에칭 방법은, 드라이 에칭이며, 이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: CF4, O2
·에칭 온도: 100~350℃
·에칭 시간: 20~60sec
또한, 에칭 가스로서는, CF4 및 O2 대신, O2 가스와 CF4 가스와 HBr의 혼합 가스를 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다. 또한, 웨트 에칭도 가능하다.
또한, 도전 재료(19)가 제거된 N-FET 형성 예정 영역(우측의 영역) 내의 공간 내에, 다른 도전 재료(20)를 퇴적·형성한다. 퇴적 방법은, 타겟 금속을 분해 또는 반응시키는 스퍼터 방법이며, 고주파 플라즈마 스퍼터 장치에 의하여, 플라즈마화한 아르곤으로 타겟 금속(W)을 스퍼터하고, 이 금속을, 실온에서, 기판 표면 상에 퇴적한다. 도전 재료(20)는, N-FET 형성 영역에 있어서의 FET 및 스위치의 게이트 전극이 된다. 그러한 후에, 도전 재료(20)의 표면을 CMP함으로써, 평탄화한다.
P측의 게이트 전극(도전 재료(19))과, N측의 게이트 전극(도전 재료(20))은 물리적으로 접촉하고, 전기적으로 접속되어, 일체의 게이트 전극(21)으로서 기능한다. 도전 재료(19)와 도전 재료(20)는, 일함수를 제어하는 경우는 다른 금속으로 변경해도 된다.
도 28은, 로직·스탠다드·셀의 중간체(게이트 근방)의 종단면도(Y1 단면)이다.
동 도면에 나타내는 바와 같이, 일체의 게이트 전극(21)의 형성 후, 보호용의 질화막(22)(SiNx)을 게이트 전극(21) 상에 형성한다. 형성 방법은, SiH2Cl2 및 NH3을 원료 가스로 한 CVD법에 의하여 게이트 전극(21) 상에 질화막(22)을 형성한다. 형성 온도는 실온, 두께는, 예를 들면 20nm로 설정한다.
또, 도 29(Y2 단면)에 나타내는 바와 같이, 소스 영역(P형의 도전 영역(14)) 및 드레인 영역(N형의 도전 영역(15)) 상의 산화막(16)을, 도시하는 바와 같이, 이방성 에칭으로 제거한다. 산화막(16) 상에는 에칭 전에 마스크 패턴이 형성되어 있어, 소스 영역 및 드레인 영역의 X축 방향에 있어서 인접하는 영역만의 부분이, 잔류한다.
산화막(16)의 에칭 방법은, 드라이 에칭이며, 이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: C4F8
·에칭 온도: 20~100℃
·에칭 시간: 5~100sec
또한, 에칭 가스로서는, C4F8 대신, CF2, CF3, C2F2, C2F4, C2F6, Ar, CHF3, O2 또는 O3을 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
다음으로, 도 30에 나타내는 바와 같이, 기판의 전체면에 절연층으로서의 보호막(CA)을 형성한다. 보호막(CA)의 재료는 어모퍼스 카본이며, 형성 방법은, CVD/PECVD 또는 스핀 코트이다. 보호막(CA)은 인접하는 반도체 핀(2)의 사이에 충전되지만, 보호막(CA)의 두께는, 반도체 핀(2)의 정면보다 높고, 또한 소스 영역(14), 드레인 영역(15)보다 높은 위치에 그 표면이 위치하도록 설정한다.
또한, 도 31에 나타내는 바와 같이, 보호막(CA) 상에, 하드 마스크(HM)를 형성한다. 형성 방법으로서는, 실온에 있어서의 CVD법, PVD법, 또는 ALD법을 이용할 수 있고, 하드 마스크(HM)의 재료로서는, 질화막, 타이타늄계막, 실리콘계막, 또는, 실리콘 산화막 등을 이용할 수 있다. 본 예에서는, 실리콘 질화막(Si3N4)을 이용하는 것으로 한다.
다음으로, 도 32(Y2 단면)에 나타내는 바와 같이, 하드 마스크(HM)를, 포토리소그래피를 이용한 에칭에 의하여, 패터닝하고, 1개의 Y2 단면에 주목하면, X방향의 중앙 영역과, N-FET의 고정 전위 라인(8)의 바로 위쪽 영역이 개구된 패턴을 형성한다(도 33 참조).
다음으로, 도 34(Y2 단면)에 나타내는 바와 같이, 하드 마스크(HM)를 마스크로 하여, 개구 바로 아래쪽의 영역의 보호막(CA)을 제거한다. 제거 방법으로서는, CCP, ECR, HWP, ICP, SWP 등의 드라이 에칭법을 이용할 수 있다.
그러한 후에, 도 35(Y2 단면)에 나타내는 바와 같이, 보호막(CA)을 제거한 영역 내에, 산화막(OX)(SiO2)을 형성하고, 계속해서 산화막(OX)의 CMP를 행하여, 표면을 평탄화한다. CMP는, 하드 마스크(HM)의 표면에서 정지시킨다.
다음으로, 도 36(Y2 단면)에 나타내는 바와 같이, 보호막(CA)을 제거하여, 고정 전위 라인(8)과, 소스 영역(14), 드레인 영역(15)의 표면의 질화막(161)이 노출된 제1 콘택트 홀(CH10), 제2 콘택트 홀(CH20), 및 제3 콘택트 홀(CH30)을 동시에 형성한다. 제거 방법으로서는, 드라이 에칭을 이용한다. 제1 콘택트 홀(CH10)은, 산화막(OX)(절연층) 내에 있어서, 보호막(CA)(절연층)이 존재한 영역에 형성되고, 소스 영역(14) 및 고정 전위 라인(8)을 향하여 뻗어 있으며, 제2 콘택트 홀(CH20), 및 제3 콘택트 홀(CH30)은, 산화막(OX)(절연층) 내에 있어서, 보호막(CA)(절연층)이 존재한 영역에 형성되어, 2지점의 드레인 영역(15)으로 각각 뻗어 있다.
또한, P-FET에 관해서는, 그 드레인 영역에 도달하는 콘택트 홀의 형상은, Y2 단면에 나타낸 N-FET의 드레인 영역에 도달하는 콘택트 홀의 형상과 동일하고, 동일하게, N-FET에 관해서는, 그 소스 영역에 도달하는 콘택트 홀의 형상은, N-FET3에 있어서는(도 3 참조), P-FET의 소스 영역에 도달하는 콘택트 홀의 형상과 동일하며, 그 외의 N-FET에 있어서는, Y2 단면의 N-FET의 드레인 영역에 도달하는 콘택트 홀의 형상과 동일하다(도 33 참조).
상세히 설명하면, 이들 콘택트 홀의 형성 공정에 있어서, P-FET에 관해서는, 복수의 콘택트 홀은, 제1 콘택트 홀(CH10) 및 제2 및 제3 콘택트 홀을 구비하고, 제1 콘택트 홀(CH10)은, 소스 영역(14) 및 고정 전위 라인(8)을 향하여 뻗어 있으며, 제2 콘택트 홀 및 제3 콘택트 홀은, P-FET에 있어서의 동일 XZ 단면 내에 있어서의 2지점의 드레인 영역을 향하여 각각 뻗어 있고, 제1 콘택트 홀, 제2 콘택트 홀, 및 제3 콘택트 홀은, 동시에 뚫린다.
한편, N-FET에 관해서는, 복수의 콘택트 홀은, Y2 단면에 있어서의 제2 콘택트 홀(CH20) 및 제3 콘택트 홀(CH30)과, N-FET3(도 3 참조)의 소스 영역을 향하여 뻗은 제1 콘택트 홀을 구비하고, 제2 콘택트 홀(CH20) 및 제3 콘택트 홀(CH30)은, Y2 단면 상에 있어서 2지점에 위치하는 드레인 영역(15)을 향하여 뻗어 있으며, N-FET3의 제1 콘택트 홀은, N-FET3의 소스 영역 및 고정 전위 라인(8)(GND)을 향하여 뻗어 있으며, 이들 제1 콘택트 홀, 제2 콘택트 홀, 및 제3 콘택트 홀은, 동시에 뚫린다. N-FET3 이외의 N-FET에 있어서는, 제1 콘택트 홀은, 소스 영역을 향하여 뻗어 있으면 되고, 고정 전위 라인(8)까지 뻗을 필요는 없다.
또, 도 39에 있어서의 스위치(Q4)를 ON으로 하여 사용하는 경우에는, 도 36의 Y2 단면에 있어서의 드레인 영역에 도달하는 제2 콘택트 홀(CH20) 및 제3 콘택트 홀(CH30)은 없어도 되지만, 상부의 배선 라인을 사용하여, 인접하는 N-FET를 접속하는 경우에는, 이들 콘택트 홀은 필요해진다.
이때의 하드 마스크(HM)와 보호막(CA)의 에칭 방법은, 드라이 에칭의 반응성 이온 에칭(RIE: 리액티브 이온 에칭)이며, 하드 마스크(HM)(Si3N4)와, 보호막(CA)(어모퍼스 카본)을 공급하는 가스나 조건을 변경함으로써 연속적으로 처리할 수 있다. 양쪽 모두의 에칭을 동일한 에칭 장치의 용기 내에서 연속적으로 처리하는 것도 가능하다. 에칭 장치로서는, 용량 결합 플라즈마(CCP)형을 채용할 수 있다.
이때의 하드 마스크(HM)의 드라이 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: CF4
·에칭 온도: 20~100℃
·에칭 시간: 5~120sec
또한, 에칭 가스로서는, CF4 대신, O2, O3, SF6, SF5, SF4, SF3, SF2, Ar 또는 N2를 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
또 보호막(CA)의 드라이 에칭의 구체적 조건은 이하와 같다.
·에칭 가스: CO
·에칭 온도: 100~350℃
·에칭 시간: 20~60sec
또한, 에칭 가스로서는 CO 대신, N2 또는 H2를 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, 하드 마스크(HM)와 동일하게 CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수 있고, 하드 마스크(HM)의 에칭 챔버(용기)와 동일한 챔버 중에서 에칭 가스나 조건을 변경하는 것만으로 연속적으로 에칭이 가능하다. 동일한 챔버에서 처리 가능하면 생산성은 향상된다. 단 처리 시간이 길어지는 경우는 스루풋을 생각하여 진공 환경으로 연결된 다른 챔버로 처리하는 것도 가능하다. 또, 보호막(CA)을 RIE에 의하여 에칭할 때에, 소스 영역 및 드레인 영역의 하방의 측벽은 산화막(16)으로 되어 있지만, 이 ALE에 있어서는 보호막(CA)과 산화막(16)의 에칭 선택비는 충분히 높아져 있어, 보호막(CA)이 선택적으로 제거된다.
또한, 도 37에 나타내는 바와 같이, 미리 형성되어 있는 절연층으로서의 질화막(161)의 일부를, 에칭에 의하여 제거하고, 소스 영역(14), 드레인 영역(15)을 노출시키며, 또한 Y2 단면에 있어서는, P-FET 측의 고정 전위 라인인 도전 재료(8) 상의 부분의 질화막(101)도, 질화막(161)과 동시에 제거한다. 질화막(161)과 질화막(101)(Si3N4)의 에칭 방법은, ALE(Atomic Layer Etching: 원자층 에칭)이며, 에칭 장치로서는, 용량 결합 플라즈마(CCP)형을 채용할 수 있다. 이로써, 고정 전위 라인으로서의 도전 재료(8)의 표면이 노출되어, 이것에 접속이 가능해진다. 또한, P-FET의 소스 영역에 한정하지 않고, N-NET의 소스 영역(도 3 참조)을 고정 전위 라인에 접속하는 경우는, 도 37을 좌우 반전한 구조를 채용하면 된다.
이때의 ALE의 구체적인 조건은 이하와 같고, 제1 가스와 제2 가스를 교대로 기판 표면 상에 공급한다.
·에칭 가스: 제1 가스가 C5F8, 제2 가스가 CF4
·에칭 온도: -20~100℃
·에칭 시간: 30~120sec
또한, 제1 에칭 가스로서는, C5F8 대신, C5HF9, C4HF7, C3HF5를 이용할 수 있고, 제2 에칭 가스로서는, CF4 대신 C2F6, C3F8, CH3F, CH2F2, CHF3을 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다. 이 질화막(161, 101)의 에칭은, 하드 마스크(HM) 및 보호막(CA)의 에칭을 행한 동일한 챔버(용기) 내에서 행하는 것도 가능하다. 혹은 스루풋을 생각하여 진공 환경으로 연결된 다른 챔버에서 처리하는 것도 가능하다.
또 질화막의 에칭으로서, 웨트 에칭을 채용하고, 에칭 장치로서는, 배치형을 채용할 수 있다. 이때의 에칭의 구체적인 조건은 이하와 같다.
·에칭액: H3PO4
·에칭 온도: 80~200℃
·에칭 시간: 5~60min
또, 에칭에 있어서는, 해당 패턴이 개구된 마스크를, 포토레지스트를 이용한 포토리소그래피에 의하여, 형성하고, 이러한 마스크를 이용하여 원하는 영역의 에칭을 행한다.
또한, 질화막(161)과 질화막(101)(Si3N4)의 에칭 방법으로서, 그 외의 플라즈마 에칭을 채용할 수도 있다. 예를 들면, 이하와 같은 가스종을 CCP형의 플라즈마 에칭 장치에 있어서 이용한 플라즈마 에칭이다.
·에칭 가스: CF4
·에칭 온도: 20~100℃
·에칭 시간: 5~120sec
또한, 에칭 가스로서는, CF4 대신, O2, O3, SF6, SF5, SF4, SF3, SF2, Ar 또는 N2를 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
이상에 의하여, Y2 단면에 있어서는, 고정 전위 라인인 좌측의 도전 재료(8)의 표면이 노출되게 된다. 또, 소스 영역(14)과 드레인 영역(15)의 상부 표면이 노출되지만, N-FET 측의 고정 전위 라인인 그라운드 전위용의 도전 재료(8)는 노출되어 있지 않다.
또한, 이상 설명한 바와 같이 콘택트 홀을 형성할 때에 개구하는 절연층은, 하드 마스크(HM)(질화막), 보호층 CA(어모퍼스 카본층), 및 질화막(161, 101)을 포함하는 복수의 절연층으로 이루어진다. 또, 이 절연층은, 적어도 제1 질화막(하드 마스크(HM)), 보호막(CA)(어모퍼스 카본층), 제2 질화막(질화막(161 및 101))을 구비하고 있다.
또, 상기 콘택트 홀을 뚫는 공정은, 제1 질화막(하드 마스크(HM)) 및 보호막(CA)(어모퍼스 카본층)을 에칭하는 공정과, 제2 질화막(질화막(161 및 101))의 일부를 에칭하는 공정을 포함하고 있다. 또, 제1 질화막(하드 마스크(HM)) 및 보호막(CA)(어모퍼스 카본층)을 에칭하는 공정은, 반응성 이온 에칭(RIE)에 의하여 연속적으로 실행함으로써 생산성을 올릴 수 있다. 또 제2 질화막을 원자층 에칭에 의하여 실행함으로써 소스, 드레인에 대한 대미지를 최소로 할 수 있다. 또 제1 질화막(하드 마스크(HM)) 및 보호막(CA)(어모퍼스 카본층)을 에칭하는 공정과 제2 질화막의 일부를 원자층 에칭하는 공정은 동일 챔버(용기) 내에서 연속하여 실행할 수도 있다. 이로써 생산성이 높고 또한 대미지가 적은 처리가 가능해진다.
다음으로, 도 38에 나타내는 바와 같이, 기판의 전체면에 라이너막(LF2)(TiN 또는 TaN)을 형성한 후, 전체면을 덮도록, 전극 재료(ELEC1)를 기판 표면 상에 형성한다. 이 형성 방법으로서는, CVD법, PVD법, 도금법 또는, 도포법을 이용할 수 있지만, 스퍼터법을 이용하는 것도 가능하다. 또한, 이 라이너막(LF2)은, 전극 재료(ELEC1)와 기판의 경계에 위치한다.
TiN으로 이루어지는 라이너막(LF2)을 스퍼터법으로 형성하는 경우는, 구체적인 형성 조건은 이하와 같다.
·라이너막(LF2)의 재료: TiN
·형성 온도: 200~600℃
·두께: 0.5nm~2.0nm
라이너막(LF2)의 재료로서, TiN 대신, TaN을 이용할 수도 있다.
전극 재료(ELEC1)로서는, Ru, Co 또는 W를 이용할 수 있다.
도 38에 있어서의 Y2 단면에 있어서는, 도 37의 제1 콘택트 홀(CH10), 제2 콘택트 홀(CH20), 제3 콘택트 홀(CH30) 내에, 각각, 제1 콘택트 전극(전극 재료(ELEC1)), 제2 콘택트 전극(전극 재료(ELEC1)), 제3 콘택트 전극(전극 재료(ELEC1))이 형성된다.
소스 영역(14) 및 드레인 영역(15)은, 450℃ 정도에서 어닐링함으로써, 전극(ELEC1)과 전기적으로 양호하게 접속된다. 그러한 후에, 기판 표면의 콘택트 홀 내의 충전된 전극 재료(ELEC1)(Ru)의 노출 표면을 드라이 에칭 또는, 웨트 에칭으로 에치백함으로써, 여분의 루테늄 금속(R)을 제거하여, 표면을 평탄화한다. 필요에 따라, 기판 표면을 CMP 처리해도 된다.
다음으로, 도 5를 참조한다. 도 5에 나타낸 바와 같이, 평탄화된 기판 표면 상에, 산화막(27)(SiO2)을 형성한다. 즉, Y2 단면에 있어서는, 전극 재료(ELEC1), 산화막(OX) 상에 산화막(27)이 형성된다. 산화막(27)의 형성 방법은, 기상 성장이며, 형성 장치로서는, ALD 장치 또는 CVD 장치를 채용할 수 있다.
CVD법을 이용한 경우, 산화막(27)의 구체적인 형성 조건은 이하와 같다.
·원재료: TEOS(오쏘 규산 테트라에틸), O2
·형성 온도: 400~900℃
·형성 시간: 5~1800sec
또한, ALD법, PVD법 또는 스핀 코트를 이용해도, 산화막(16)을 형성할 수 있다. CVD법의 형성 온도는, 300~1200℃로 설정할 수도 있고, O2 대신, O3을 이용할 수도 있다. 퍼하이드로폴리실라제인은, 스핀 코트에 의한 도포법에 있어서, 이용할 수 있다.
다음으로, 산화막(27)에 콘택트 홀을 형성하고, 콘택트 홀 내에 콘택트 전극(28)을 형성한다. 콘택트 홀의 형성은 산화막(27) 상으로의 마스크의 형성과, 이 마스크를 통한 에칭에 의하여 행한다. 이 마스크는, 산화막(27)의 노출 표면 상에 포토레지스트를 도포하고, 이것을 노광·현상함으로써, N-FET 형성 예정 영역에 있어서의 소스 영역과 드레인 영역과, 게이트 전극(21) 상의 영역만을 개구시킴으로써 형성한다. 이 마스크를 통하여, 산화막(27)을 에칭하고, 전극 재료가 노출된 시점에서, 에칭을 중지한다. 이때의 산화막(27)(SiO2)의 에칭 방법은, 상술한 산화막(16) 및 산화막(9)과 동일한 드라이 에칭을 이용하면 되고, 에칭 장치로서는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
콘택트 전극(28)의 재료는, 루테늄, Co 또는 W로 이루어지고, 형성 방법은 CVD 또는 PVD법으로 형성할 수 있으며, 형성 온도는 200~600℃이고, 콘택트 홀이 이 재료로 충전된 시점에서, 재료의 퇴적을 종료한다. 그러한 후에, 산화막(27)의 표면을 CMP하여, 여분의 전극 재료를 제거한다.
다음으로, Low-k(저유전율 재료)인 SiOC를 층간 절연막(29)으로서 산화막(27) 상에 형성하고, 이것에 Y축 방향으로 뻗은 라인 모양의 오목부를 형성하고, 라인 모양의 오목부 내에 신호 배선(30)을 형성한다. 유전율이 낮은 층간 절연막 재료로 하면, 배선 간 용량을 낮출 수 있다. 층간 절연막의 재료로서는, SiO2가 알려져 있지만, 비유전율은 4.2~4.0 정도이고, Low-k 재료로서는, 비유전율 3.0 이하가 바람직하다. Low-k 막으로서, 비유전율 k=2.9의 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition)의 탄소 첨가 실리콘 산화막(SiOC막)이 알려져 있다.
층간 절연막(29)의 형성 방법은, PE-CVD법이며, 형성 장치로서는, PE-CVD 장치를 채용할 수 있다.
층간 절연막(29)(SiOC막)의 구체적인 형성 조건은 이하와 같다.
·원재료: (CH3)3Si-NH-Si(CH3)3(헥사메틸다이실라제인(HMDS)), O2
·형성 온도: 400~1200℃
·형성 시간: 5~60min
층간 절연막을 구성하는 SiOC의 에칭 방법은, 드라이 에칭이며, 에칭 장치로서는, 용량 결합 플라즈마(CCP)형을 채용할 수 있다. 에칭의 구체적인 조건은 이하와 같다.
·에칭 가스: C4F8
·에칭 온도: 20~100℃
·에칭 시간: 5~300sec
또한, 에칭 가스로서는, C4F8 대신, CF2, CF3, C2F2, C2F4, C2F6, Ar, N2, O2 또는 O3을 이용할 수 있고, 이들 에칭으로 이루어지는 에칭 가스군으로부터 선택되는 2종 이상의 가스를 포함하는 혼합 가스를 이용할 수도 있다. 또, 이 에칭에는, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형을 채용할 수도 있다.
신호 배선(30)의 재료는, Cu로 이루어지고, 형성 방법은 도금, 형성 온도는 실온이며, 신호 배선이 이 재료로 충전된 시점에서, 재료의 퇴적을 종료한다. 그러한 후에, 층간 절연막(29)의 표면을 CMP하여, 여분의 재료를 제거한다.
이로써, N-FET 측의 드레인 영역 및 소스 영역 상에 형성된 전극 재료(ELEC1)(Ru)가, 콘택트 전극(28)을 통하여, 신호 배선(30)에 접속되고, 게이트 전극(21)이 콘택트 전극(28)을 통하여 다른 신호 배선(30)에 접속된다. 신호 배선(30)의 수는, 복수이며, 필요에 따라, 각종의 요소에 접속할 수 있다. 또한, Y2 단면에 있어서는, P-FET에 있어서의 소스 영역과, N-FET에 있어서의 드레인 영역을 나타냈지만, 이 단면 구조는, P-FET에 있어서의 소스 영역을 통과하는 XZ 단면에 있어서는 동일하다. 또, N-FET3을 제외하고, P-FET의 드레인 영역 및 N-FET의 소스 영역을 통과하는 XZ 단면은, 각각, Y2 단면의 N-FET 형성 영역의 드레인 영역을 통과하는 단면과 동일해진다. 또, N-FET3의 소스 영역을 통과하는 XZ 단면은, Y2 단면의 좌우가 반전한 단면이 되고, N-FET3의 소스 영역이, 도전 재료(8)로 이루어지는 고정 전위 라인(GND)에 접속되게 된다.
이상과 같이 하여, 도 3 및 도 4에 나타낸 바와 같이, 복수의 P형의 핀형 트랜지스터인 P-FET1, P-FET2, P-FET3과, P형의 핀형 더미 FET인, DP-FET1, DP-FET2, DP-FET3이 형성되고, 복수의 N형의 핀형 트랜지스터인 N-FET1, N-FET2, N-FET3과, N형의 핀형 더미 FET인, DN-FET1, DN-FET2, DN-FET3이 형성된다.
도 39에 있어서, 입력 신호(Vin1, Vin2, Vin3), 하이 레벨의 제어 신호(High)가 입력되는 것은, 도 39에 있어서의 신호 배선(30)이며, 출력 신호(Vout)는, P-FET1, P-FET2, P-FET3의 드레인 영역에 접속된 신호 배선(30)으로부터 취출되지만, N-FET1의 드레인 영역은, 출력 신호(Vout)의 신호 배선(30)에 전기적으로 접속된다. 또한, 트랜지스터의 게이트 전극, 스위치(Q1~Q4)의 게이트 전극에는, 각각, 다른 신호 배선(30)이 접속되어 있기 때문에, 다른 신호 또는 바이어스를 이들에게 부여할 수 있다.
이상, 설명한 바와 같이, 도 36~도 38에 있어서의 에칭에 있어서, 플라즈마 처리 장치에 있어서의 제어 장치는, 전계 효과 트랜지스터를 구성하는 소스 영역 및 드레인 영역을 포함하는 반도체 핀과, 반도체 핀에 병설된 고정 전위 라인(도전 재료(8))을 구비하는 반도체 장치의 제조 방법에 있어서, 소스 영역, 드레인 영역, 및 고정 전위 라인 상에, 절연층(CA)이 마련되어 이루어지는 중간체를 준비하는 제1 공정과, 절연층(CA)에, 소스 영역, 드레인 영역, 및 고정 전위 라인에 각각 뻗은, 복수의 콘택트 홀을, 동시에 뚫는 제2 공정을 구비한다. 또, 이 방법은, 복수의 콘택트 홀 내에, 각각, 복수의 콘택트 전극(전극 재료(ELEC1)(도 38))을 형성하는 공정을 더 구비하고 있다.
또한, 상술한 모든 각 제조 조건은 ±15%의 변경을 해도, 제품을 제조하는 것이 가능하다.
도 40은, 플라즈마를 이용한 에칭 장치의 블록도이다.
컨트롤러(CONT)는, 전원(BV)을 제어하고, 플라즈마 발생원(PG)으로부터 플라즈마를 발생시킨다. 발생한 플라즈마는, 가스 공급원(100)으로부터, 처리 용기(102) 내에 공급되는 에칭 가스의 플라즈마이며, 에칭 가스의 가스량은, 컨트롤러(CONT)에 의하여 제어된다. 플라즈마 가스는, 기판(W)(웨이퍼)을 향하여 이동하고, 기판(W) 상의 각종 재료를 에칭한다. 기판(W)은 정전 척(CK)에 의하여 고정되어 있고, 기판(W)의 온도는 히터(105)에 의하여 조정되어 있다. 정전 척(CK)은, 정합기(MG)를 통하여 컨트롤러(CONT) 내의 그라운드에 접속되어 있고, 히터(105)는 히터 전원(104)을 통하여, 컨트롤러(CONT)에 접속되어 있다. 처리 용기(102)에는, 배기관(111)이 접속되어 있고, 압력 제어 밸브(PCV)를 통하여, 배기 장치(110)(진공 펌프)에 접속되어 있다.
동 도면에 기재된 장치는, 플라즈마 발생원(PG)의 형태에 따라, CCP형의 에칭 장치 외에, 전자 사이클로트론 공명 플라즈마(ECR 플라즈마)형, 헬리콘파 플라즈마(HWP)형, 유도 결합 플라즈마(ICP)형, 표면파 플라즈마(SWP)형의 플라즈마 처리 장치로서 기능하며, 상술한 에칭을 행할 수 있다.
이상, 설명한 바와 같이, 도 12에 있어서의 에칭에 있어서, 플라즈마 처리 장치에 있어서의 제어 장치는, 기판으로부터 세워 설치된 제1 반도체 핀(P-FET용) 및 제3 반도체 핀(P-FET용)을 구비하고, 인접하는 제1 및 제3 반도체 핀 사이의 영역 내에, 제1 및 제3 반도체 핀의 정면의 어느 것 보다도 높은 위치까지, 고정 전위 라인용의 도전 재료(8)가 마련되어, 제1 및 제3 반도체 핀 사이의 영역의 외측의 영역 상에 보호 재료(보호막(5))가 마련된 중간체를 준비하는 제1 공정과, 제1 및 제3 반도체 핀의 정면의 어느 것 보다도 낮은 위치까지, 도전 재료(8)를 에칭하여, 보호 재료(보호막(5)) 상의 도전 재료를 제거함과 함께, 제1 및 제3 반도체 핀 사이의 영역 내에, 도전 재료(8)를 잔류시키는 제2 공정을 실행하도록 제어를 행하고, 본 실시형태의 제어 방법은, 이와 같은 제어 장치에 의하여 실행된다.
또한, 이 도전 재료의 에칭의 제어에 있어서는, 플라즈마 처리용의 에칭 가스로서, 산소(O2) 및 Cl2의 혼합 가스를 이용하는 경우, Cl2의 비율, 즉 Cl2/(O2+Cl2)×100의 값(%)이 1%부터 20%이도록 제어한다. 바람직하게는 7%부터 15%이도록 제어한다. 더 바람직하게는 9%부터 11%이도록 제어한다.
환언하면, 고정 전위 라인을 구성하는 제2 도전 재료는, Co, W 및 Ru로 이루어지는 군으로부터 선택되는 적어도 1종의 금속인 경우에, 제2 도전 재료의 에칭 가스는, 산소(O2)와 Cl2의 혼합 가스이며, Cl2 가스의 전체 가스에 대한 유량비, 즉, 처리 용기 내의 단위 체적에 있어서의 혼합 가스의 체적 몰 농도 C(O2+Cl2)(mol/L)에 대한 Cl2 가스의 체적 몰 농도 C(Cl2)(mol/L)의 비율이, 이하의 부등식을 충족시키는 것이 바람직하다.
·1%≤C(Cl2)/C(O2+Cl2)×100(%)≤20%, 더 바람직하게는,
·9%≤C(Cl2)/C(O2+Cl2)×100(%)≤11%
이들의 경우, 하한을 밑돌면, 에칭 속도가 저하된다는 불편이 발생하는 경향이 있고, 상한을 웃돌면, 선택성을 저해한다는 불편이 발생하는 경향이 있다고 생각되며, 상기 범위 내이면, 원하는 에칭 속도와 선택성이 동시에 얻어진다는 이유에서, 이들의 불편이 발생하기 어렵다고 하는 효과가 있다.
이 제어 방법에 의하면, 핀형의 FET를 포함하는 반도체 장치에 있어서, 셀프 얼라이먼트라는 이유에서, 파워 레일을 용이하게 형성할 수 있다.
이 제조 방법에 의하면, 핀형의 FET를 포함하는 반도체 장치에 있어서, 반도체 핀 사이에 매립되는 도전 재료는, 반도체 핀에 의하여 셀프 얼라이먼트되기 때문에, 도전 재료로 이루어지는 고정 전위 라인으로 이루어지는 파워 레일을 용이하게 형성할 수 있다.
또, 도 12에 있어서, 도전 재료는, 제1 거리(d1)<제2 거리(d2)로서, 제1 반도체 핀(2)으로부터 제1 거리(d1) 이격된 제1 도전 재료(라이너막(7))와, 제1 반도체 핀(2)으로부터 제2 거리(d2) 이격된 제2 도전 재료(도전 재료(8))를 구비하고, 제1 도전 재료는, 제2 도전 재료의 에칭 가스에 대하여, 제2 도전 재료보다 높은 에칭 내성을 갖는 에칭 배리어막이다. 제1 도전 재료는, 에칭 배리어막이기 때문에, 에칭 스토퍼로서 기능하여, 반도체 핀(2)이 제1 도전 재료(라이너막(7))에 의하여 보호된다.
제1 도전 재료(7)는, TiN 또는 TaN이며, 제2 도전 재료(8)는, Co, W 및 Ru로 이루어지는 군으로부터 선택되는 적어도 1종의 금속이고, 제2 도전 재료(8)의 에치백 가스는, (1) CF4, 또는 (2) 산소와 Cl2의 혼합 가스를 포함한다. 이 경우, 산소(O2)와 Cl2의 혼합 가스는, 선택된 Ru 등의 상기 금속을 에칭할 수 있지만, TiN(타이타늄 질화물) 또는 TaN(탄탈럼 질화물) 등의 금속 질화물은, 이 혼합 가스에 대해서는, 에칭 내성을 갖는다. 이들 금속의 경우, 에칭 스토퍼 기능과 고정 전원 라인에 요구되는 전기 도전성을 함께 달성할 수 있다. 특히, 도전 재료로서 Ru를 이용한 경우, 저저항이라는 효과가 있다.
또, 상술한 제조 방법은, 기판으로부터 세워 설치된 한 쌍의 반도체 핀(2)을 구비하고, 인접하는 반도체 핀(2) 사이의 영역 내에, 반도체 핀(2)의 정면의 어느 것 보다도 높은 위치까지, 반도체 핀(2)의 소스 영역이 접속되는 고정 전위 라인용의 도전 재료(8)가 마련되어, 반도체 핀(2) 사이의 영역의 외측의 영역 상에 보호 재료가 마련된 중간체를 준비하는 제1 공정과, 반도체 핀(2)의 정면의 어느 것 보다도 낮은 위치까지, 도전 재료(8)를 에칭하여, 보호 재료 상의 도전 재료를 제거함과 함께, 반도체 핀 사이의 영역 내에, 도전 재료를 잔류시키는 제2 공정을 구비하는 것이다.
또, 상술한 반도체 장치(로직·스탠다드·셀)에 있어서는, 한 쌍의 반도체 핀(2)으로 이루어지는 제1 핀군(P-FET)과, 제1 핀군으로부터 이격되어, 한 쌍의 반도체 핀으로 이루어지는 제2 핀군(N-FET)을 구비하고, 제1 핀군(P-FET)은, 소스 영역, 게이트 영역 및 드레인 영역을 포함하는 핀형의 P형 전계 효과 트랜지스터를 구성하는 제1 반도체 핀을 포함하며, 제2 핀군(N-FET)은, 소스 영역, 게이트 영역 및 드레인 영역을 포함하는 핀형의 N형 전계 효과 트랜지스터를 구성하는 제2 반도체 핀을 포함하고, 제1 핀군(P-FET)의 반도체 핀(2) 사이의 영역 내에, 반도체 핀의 정면의 어느 것 보다도 낮은 위치까지 매설된 도전 재료(8)를 포함하며, 반도체 핀(2)의 소스 영역에 접속되는 고정 전위 라인(8)을 구비하고 있다.
이 반도체 장치에 있어서는, 고정 전위 라인을 용이하게 형성할 수 있고, 셀 높이가 작은 반도체 장치를 제조할 수 있기 때문에, 소비 전력을 저감시켜, 동작 속도를 증가시킬 수도 있다.
2…반도체 핀
7…라이너막
8…도전 재료
9…산화막
11…게이트 전극
13…사이드 월
CH10…제1 콘택트 홀
CH20…제2 콘택트 홀
CH30…제3 콘택트 홀
CA…보호막(어모퍼스 카본층: 절연층)
HM…하드 마스크(제1 질화막: 절연층)
161…질화막(제2 질화막: 절연층)
29…층간 절연막
30…신호 배선

Claims (8)

  1. 전계 효과 트랜지스터를 구성하는 소스 영역 및 드레인 영역을 포함하는 반도체 핀과,
    상기 반도체 핀에 병설된 고정 전위 라인을 구비하는 반도체 장치의 제조 방법에 있어서,
    상기 소스 영역, 상기 드레인 영역, 및 상기 고정 전위 라인 상에, 절연층이 마련되어 이루어지는 중간체를 준비하는 제1 공정과,
    상기 절연층에, 상기 소스 영역, 상기 드레인 영역, 및 상기 고정 전위 라인을 향하여 뻗은 복수의 콘택트 홀을, 동시에 뚫는 제2 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 청구항 1에 있어서,
    상기 제2 공정에 있어서,
    복수의 콘택트 홀은, 제1 콘택트 홀 및 제2 콘택트 홀을 구비하고, 상기 제1 콘택트 홀은, 상기 소스 영역 및 상기 고정 전위 라인을 향하여 뻗어 있으며,
    상기 제2 콘택트 홀은, 상기 드레인 영역을 향하여 뻗어 있고,
    상기 제1 콘택트 홀 및 제2 콘택트 홀은, 동시에 뚫리는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 복수의 콘택트 홀 내에, 각각, 복수의 콘택트 전극을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 절연층은,
    어모퍼스 카본층을 포함하는 복수의 절연층으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 절연층은,
    적어도 제1 질화막, 어모퍼스 카본층, 및 제2 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 청구항 5에 있어서,
    상기 콘택트 홀을 뚫는 제2 공정은,
    상기 제1 질화막 및 상기 어모퍼스 카본층을 에칭하는 공정과,
    상기 제2 질화막의 일부를 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 청구항 6에 있어서,
    상기 제1 질화막 및 상기 어모퍼스 카본층을 에칭하는 공정은,
    반응성 이온 에칭(RIE)을 실행함으로써 이루어지고,
    상기 제2 질화막의 일부를 에칭하는 공정은 원자층 에칭을 실행함으로써 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 청구항 6 또는 청구항 7에 있어서,
    상기 제1 질화막 및 상기 어모퍼스 카본층을 에칭하는 공정과,
    상기 제2 질화막의 일부를 에칭하는 공정은,
    동일 용기 내에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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