CN110943042A - 集成电路的制作方法 - Google Patents

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semiconductor
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林志昌
吴伟豪
余佳霓
王志豪
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Abstract

本发明提供一种集成电路的制作方法，在一些例子中，包括接收工件，且工件包括基板与自基板延伸的多个鳍状物，形成第一层于鳍状物的每一者的侧表面上，使第一层界定的沟槽延伸于鳍状物之间，形成切割结构于沟槽中，形成第一栅极结构于鳍状物的第一鳍状物上，并形成第二栅极结构于鳍状物的第二鳍状物上，使切割结构位于第一栅极结构与第二栅极结构之间。

Description

集成电路的制作方法
技术领域
本发明实施例涉及一种集成电路的制作方法，尤其涉及一种栅极的切割结构。
背景技术
集成电路产业已经历快速成长。在集成电路演进中，功能密度(单位芯片面积的内连线装置数目)通常随着几何尺寸(采用制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小通常有利于增加产能并降低相关成本。然而，尺寸缩小亦会增加设计与形成含有这些集成电路的装置的复杂度。形成方法的平行进展，能精确并可靠地制作越来越复杂的设计。
举例来说，制作方法的进展可实施三维设计如鳍状场效晶体管。鳍状场效晶体管可视作一般平面装置自基板挤出至栅极的结构。例示性的鳍状场效晶体管具有薄鳍状物(或鳍状结构)，其自基板向上延伸。场效晶体管的通道区形成于垂直鳍状物中，而栅极位于鳍状物的通道区上(如包覆鳍状物的通道区)。栅极包覆鳍状物可增加通道区与栅极之间的接触面积，使栅极自多侧控制通道。在一些应用中，可通过多种方式实施上述结构。鳍状场效晶体管可降低短通道效应、降低漏电流、并增加电流。换言之，鳍状场效晶体管比平面装置更快、更小、且更有效。
鳍状场效晶体管的鳍状物平行地延伸于整个基板，而栅极垂直于鳍状物，使栅极可延伸于多个鳍状物上及多个鳍状物周围。然而电路通常需要附近的鳍状场效晶体管具有电性隔离的栅极。此结构的形成方法可为先形成单一栅极、切割沟槽以分开单一栅极成两个栅极、并将介电材料填入沟槽以隔离切割后的两个栅极。在额外或其他方式中，占位材料可保留空间以用于栅极。切割占位材料使其分开，并插入介电材料。在移除占位材料后，形成栅极部件于移除占位材料处，而介电材料可分开并隔离栅极部件。随着装置尺寸缩小，可减少鳍状物之间的空间，其可影响进行这些切割工艺与其他工艺的能力。减少切割区域的尺寸、改善切割对准及/或改善切割一致性的进展，具有增加良率、降低变异性、减少电路面积以及提供其他优点的潜力。
发明内容
本发明一实施例提供的集成电路的制作方法，包括：接收工件，且工件包括基板与自基板延伸的多个鳍状物；形成第一层于鳍状物的每一者的侧表面上，使第一层界定的沟槽延伸于鳍状物之间；形成切割结构于沟槽中；以及形成第一栅极结构于鳍状物的第一鳍状物上，并形成第二栅极结构于鳍状物的第二鳍状物上，使切割结构位于第一栅极结构与第二栅极结构之间。
本发明一实施例提供的集成电路的制作方法，包括：接收基板，其具有自基板延伸的多个鳍状物；形成介电层于鳍状物的第一鳍状物的侧表面上；沿着与第一鳍状物相对的介电层的一侧形成切割结构；使介电层凹陷，让第一鳍状物与切割结构延伸高于介电层；形成栅极结构于第一鳍状物与切割结构上；以及使栅极结构凹陷，以形成第二栅极与第一鳍状物上的第一栅极，且切割结构电性隔离第二栅极与第一栅极。
本发明一实施例提供的集成电路装置，包括基板；第一鳍状物与第二鳍状物，自基板延伸；介电层，延伸于第一鳍状物与第二鳍状物之间；第一切割结构，位于介电层上；第一栅极结构，位于第一鳍状物上；以及第二栅极结构，位于第二鳍状物上，使第一栅极结构与第二栅极结构隔有第一切割结构。
附图说明
图1A与图1B为本发明多种实施例中，制作具有栅极切割结构的方法的流程图。
图2至图6与图8至图9为本发明多种实施例中，进行方法所制作的工件的透视图。
图7为本发明多种实施例中，进行方法所制作的工件沿着鳍状物的长度方向的剖视图。
图10至图13为本发明多种实施例中，进行方法所制作的工件沿着栅极区的剖视图。
图14与图15为本发明多种实施例中，工件沿着具有薄化切割结构的栅极区的剖视图。
图16为本发明多种实施例中，采用自对准接点工艺制作工件的方法的流程图。
图17至图19为本发明多种实施例中，采用自对准接点工艺的方法所制作的工件沿着栅极区的剖视图。
图20为本发明多种实施例中，采用自对准接点工艺的方法所制作的工件沿着栅极区的剖视图。
图21与图22为本发明多种实施例中，工件沿着具有薄化的切割结构的栅极区的剖视图。
图23为本发明多种实施例中，制作具有多层栅极切割结构的工件的方法的流程图。
图24与图25为本发明多种实施例中，制作多层栅极切割结构的方法所形成的工件的透视图。
图26与图27为本发明多种实施例中，工件沿着栅极区的剖视图。
图28为本发明多种实施例中，工件沿着栅极区的剖视图。
图29A与图29B为本发明多种实施例中，制作具有多层栅极切割结构的工件的方法的流程图。
图30至图36为本发明多种实施例中，进行方法所制作的工件的透视图。
图37至图40为本发明多种实施例中，工件沿着栅极区的剖视图。
附图标记如下：
100、1600、2300、2900 方法
102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、134、136、1602、1604、1606、1608、2302、2304、2306、2308、2310、2312、2314、2316、2902、2904、2906、2908、2910、2912、2914、2916、2918、2920、2922、2924、2926、2928、2930、2932 步骤
200、1400、1500、1700、2000、2100、2200、2400、2800、3000 工件
202 基板
204 鳍状物
206、208 鳍状物顶部硬掩模
302 第一介电层
304 沟槽
306、1302、1804、2508、2706、2810、3004、3202、4006 厚度
402、402A、402B、402C、402D、2502、2802、3402 切割结构
402’ 凹陷的切割结构
404、1402、1404、2102、2104 宽度
602 第二介电层
604 占位栅极
606、1102、1104、1406、1702、1704、2002、2106、2702、2704、4002、4004 距离
608 占位栅极硬掩膜层
702 侧壁间隔物
704 源极/漏极结构
706 接点蚀刻停止层
708 层间介电层
902、904 切割图案化硬掩模
1202 功能栅极
1204 界面层
1206 栅极介电层
1208 功函数层
1210 栅极填充层
1304 第二层间介电层
1306、1902 接点
1802 自对准接点介电层
2504、2804 第一层
2506、2806 第二层
2808 第三层
3002 第一切割结构介电层
3102 第二切割结构介电层
3302 第三切割结构介电层
3304 第四切割结构介电层
3602 第五切割结构介电层
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例是用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者的间隔有其他额外构件而非直接接触的实施例。此外，本发明实施例的结构连接至另一结构及/或耦接至另一结构，指的是结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间(即结构未直接接触另一结构)。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
集成电路包括持续增加的有源与无源电路装置形成于基板或芯片上，例子之一为鳍状场效晶体管。为了空间和其他考虑，鳍状场效晶体管的配置可为平行延伸的鳍状物与平行延伸的栅极，且栅极垂直于鳍状物。由于可共用栅极，因此单一栅极结构可延伸于对应多个装置的多个鳍状物上，及/或延伸于构成单一较大装置的多个鳍状物上。
与此相较，在电路需要电性隔离的栅极的情况下，本发明实施例的技术提供绝缘的切割结构于装置鳍状物之间，其可分隔栅极。可采用自对准工艺形成切割结构，而间隔物材料可形成于鳍状物的侧部上，以控制切割结构与相邻鳍状物之间的距离。这可消除其他技术可能存在的对准问题，进而改善良率。改善切割结构的对准及准确性，可减少鳍状物与切割结构之间的空间。类似地，可减少切割结构的厚度。在一些例子中，最小的切割结构宽度小于或等于最小的鳍状场效晶体管的鳍状物宽度。在一些例子中，可薄化切割结构的部分，以提供额外空间用于耦接至相邻栅极的接点。这些优点仅为示例，且任何特定实施例不必具有特定优点。
本发明实施例提供含有多个场效晶体管的集成电路的例子，以及形成电性隔离的栅极于选定的场效晶体管装置的通道区上。在此考虑下，图1A与图1B为本发明多种实施例中，制作具有栅极切割结构的工件200的方法100的流程图。在方法100之前、之中、与之后可提供额外步骤，且方法100的其他实施例可置换或省略一些所述步骤。图2至图6与图8至图9为本发明多种实施例中，进行方法100所制作的工件200的透视图。图7为本发明多种实施例中，进行方法100的工件200沿着鳍状物的长度方向的剖视图。图10至图13为本发明多种实施例中，进行方法100的工件200沿着栅极区的剖视图。
如图1A的步骤102与图2所示，接收工件200。工件200包括基板202，其上将形成装置。在多种例子中，基板202包含半导体元素(单一元素)如结晶结构的硅或锗、半导体化合物(如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、半导体合金(如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟)、非半导体材料(如钠钙玻璃、熔融氧化硅、熔融石英及/或氟化钙)及/或上述的组合。基板202可具有一致的组成或可包含多种层状物，且可选择性地蚀刻一些基板202以形成鳍状物。层状物可具有类似或不同的组成。在多种实施例中，一些基板的层状物具有不一致的组成，可诱发装置应力以调整装置效能。层状基板的例子包括绝缘层上硅的基板202。在这些例子中，基板202的层状物可包含绝缘层如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物及/或其他合适的绝缘材料。
掺杂区如井区可形成于基板202上。在此考虑下，基板202的一些部分可掺杂p型掺杂如硼、二氟化硼、或铟，而基板202的其他部分可掺杂n型掺杂如磷或砷，及/或掺杂包含上述的组合的其他合适掺杂。
在一些例子中，形成于基板202上的装置延伸出基板202。举例来说，鳍状场效晶体管及/或非平面装置可形成于基板202上的鳍状物204上。鳍状物204可为任何隆起结构，且可包含鳍状场效晶体管的鳍状物204，以及用于形成其他隆起的有源与无源装置于基板202上的鳍状物204。鳍状物204与基板202的组成可类似或不同。举例来说，一些实施例的基板202主要包含硅，而鳍状物204的一或多层主要包含锗或硅锗半导体。在一些实施例中，基板202包含硅锗半导体，且鳍状物204包括硅锗比例不同于基板202的一或多层硅锗氧化物。
鳍状物204的形成方法可为蚀刻基板202的部分，且蚀刻方法可为沉积多种层状物于基板202上并蚀刻层状物，及/或其他合适技术。举例来说，可采用一或多道光光刻工艺图案化鳍状物204，包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光光刻与自对准工艺，其产生的图案间距可小于采用单一直接的光光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于鳍状物204及一或多个鳍状物顶部硬掩模(如鳍状物顶部硬掩模206与208)上。采用光光刻工艺图案化牺牲层。采用自对准工艺，沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，而保留的间隔物可用于图案化鳍状物204。图案化鳍状物204的方法，可为移除间隔物未覆盖的鳍状物顶部硬掩模206与208及鳍状物204的材料。
鳍状物顶部硬掩模206与208可用于控制定义鳍状物204所用的蚀刻工艺，且可在后续工艺时保护鳍状物204。综上所述，鳍状物顶部硬掩模206与208彼此之间可具有不同的蚀刻选择性，且与鳍状物204的材料具有不同的蚀刻选择性。鳍状物顶部硬掩模206与208可包含介电材料如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物及/或金属氧化物。
图案化与蚀刻工艺可保留任何宽度的间隙于鳍状物204之间。此技术可用于选择性地形成切割结构于这些间隙中，且间隙多于最小空间，如下详述。
如图1A的步骤104与图3所示，形成第一介电层302于基板202、鳍状物204、以及鳍状物顶部硬掩模206与208上。第一介电层302可填充隔有最小空间的鳍状物204之间的凹陷，并定义沟槽304。沟槽304用于形成切割结构于一些鳍状物204之间，且这些鳍状物204隔有的空间大于最小空间。这种作法可采用实质上顺应性地技术形成第一介电层302，其厚度306至少为一半的鳍状物204之间的最小空间，使鳍状物204的侧壁的第一部分与相邻的另一鳍状物204的侧壁的第二部分合并(若鳍状物204的间隔有最小空间)。在多种例子中，这表示厚度306介于约10nm至约50nm之间。
综上所述，第一介电层302的形成方法可为任何合适工艺。在一些例子中，第一介电层302的沉积方法可采用原子层沉积、等离子体辅助原子层沉积、化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积及/或其他合适的沉积工艺。第一介电层302可包含介电材料如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物、金属氧化物、或类似物。在一些例子中，第一介电层302包含不同介电材料的多个子层。
如图1A的步骤106与图4所示，形成切割结构402于第一介电层302中的沟槽304中的鳍状物204之间。切割结构402自对准第一介电层302，延伸方向平行于鳍状物204，且与最近的鳍状物204的间隔有固定距离。采用第一介电层302对准切割结构402，而非采用光刻形成切割结构，可避免光刻系统对准所造成的位置误差。如此一来，可安全地缩小切割结构402与相邻的鳍状物204之间的空间。可类似并安全地缩小切割结构402的宽度404，就算整个工件200的切割结构402可具有不同宽度。在一些例子中，最小的切割结构402的最小的宽度404可与最小的鳍状物宽度实质上相同，比如介于约3nm至约10nm之间。
切割结构402可包含任何合适材料如一或多种介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物及/或金属氧化物。可选择切割结构402的材料，使其与第一介电层302、鳍状物顶部硬掩模206与208及/或鳍状物204的材料具有不同的蚀刻选择性。在多种例子中，切割结构402包含氧化铪、氧化锆、氧化铝、氧化镧、氮化硼、氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅及/或其他合适材料。
切割结构402的形成方法可为任何合适工艺。在一些例子中，切割结构402的沉积方法采用化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积、物理气相沉积、原子层沉积、等离子体辅助原子层沉积及/或其他合适的沉积制。在这些例子中，切割结构402的形成方法采用可流动的化学气相沉积工艺，以填入第一介电层302中的沟槽304。在沉积之后可进行化学机械研磨工艺，以自第一介电层302的顶部移除切割结构402的材料。综上所述，化学机械研磨工艺可采用第一介电层302作为化学机械研磨停止层。在后续的例子中，说明具有多个不同材料层的切割结构所用的形成技术。
如图1A的步骤108与图5所示，进行蚀刻工艺以自鳍状物204与切割结构402之间回蚀刻第一介电层302。蚀刻可设置为保留第一介电层302的一些部分于鳍状物204及切割结构402之间以用于电性隔离，并露出鳍状物204与切割结构402的一部分。在多种例子中，鳍状物204延伸高于保留的第一介电层302的最顶部表面的距离，可介于约100nm至约500nm之间。
步骤108的蚀刻工艺可包含任何合适蚀刻技术，比如湿蚀刻、干蚀刻、反应性离子蚀刻、灰化及/或其他蚀刻方法。在一些实施例中，蚀刻工艺包括采用氟为主的蚀刻剂、氧为主的蚀刻剂、氯为主的蚀刻剂、溴为主的蚀刻剂、碘为主的蚀刻剂、其他合适的蚀刻剂气体或等离子体及/或上述的组合的非等向干蚀刻。具体而言，蚀刻步骤与蚀刻化学剂可设置为蚀刻第一介电层302，而不明显蚀刻鳍状物204、鳍状物顶部硬掩模206与208、或切割结构402。
如图1A的步骤110与图6所示，可形成第二介电层602于鳍状物204及切割结构402上。第二介电层602可包含任何合适材料如一或多种介电材料，其包含半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物及/或半导体碳氮氧化物。在一例中，第二介电层602包含氧化硅。
第二介电层602的形成方法可为任何合适工艺。在一些例子中，第二介电层602的形成方法可采用热氧化、原子层沉积、等离子体辅助原子层沉积、化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积及/或其他合适技术。第二介电层602可具有任何合适厚度。在多种例子中，第二介电层602的厚度可介于约1nm至约5nm之间。
如图1A的步骤112与图6所示，占位栅极604形成于鳍状物204的通道区上并围绕通道区，并形成于切割结构402上并围绕切割结构402。当功能栅极结构的材料易受制作工艺影响或难以图案化，一些制作工艺可采用多晶硅、介电层及/或其他弹性材料的占位栅极604。在栅极后制工艺中，之后移除占位栅极，并取代为功能栅极的单元如栅极、栅极介电层、界面层、与类似物。在此方式中，占位栅极604可保留空间以用于后续形成的功能栅极。
占位栅极604垂直于鳍状物204与切割结构402，并延伸高于鳍状物204(包括任何鳍状物顶部硬掩模206及208)及切割结构402的顶部一段距离606。在一例中，鳍状物204与鳍状物顶部硬掩模206及208延伸高于第一介电层302的距离介于约100nm至约500nm之间，而占位栅极604自鳍状物顶部硬掩模206与208的最上侧表面另外延伸的距离大于或等于50nm。
占位栅极604可包含任何合适材料，比如多晶硅、一或多种介电材料(如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物、或类似物)及/或其他合适材料。占位栅极604的材料的形成方法可为任何合适工艺，包含化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积、物理气相沉积、原子层沉积、等离子体辅助原子层沉积及/或其他合适的沉积工艺。在一些例子中，毯覆性地沉积并蚀刻占位栅极的材料，以选择性地移除占位栅极604的材料的部分，使占位栅极604保留于鳍状物204的通道区上。为帮助图案化，可在蚀刻之前形成一或多个占位栅极硬掩膜层608(如介电材料或其他合适材料)于占位栅极材料的顶部上。
如图1A的步骤114与图7所示，形成侧壁间隔物702于占位栅极604的侧表面上。在多种例子中，侧壁间隔物702包含一或多层的合适材料如介电材料，其可为半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮氧化物、或类似物。在一实施例中，侧壁间隔物702各自包含半导体氧化物的第一层、半导体氮化物的第二层位于第一层上、以及半导体氧化物的第三层位于第二层上。在实施例中，侧壁间隔物702的每一层厚度介于约1nm至约50nm之间。
如图1A的步骤116与图7所示，源极/漏极结构704形成于鳍状物204上及占位栅极604的两侧上。源极/漏极结构704的形成方法可为使鳍状物204凹陷，并沉积材料于凹陷中，且沉积方法法可采用化学气相沉积的沉积技术(如气相外延及/或超真空化学气相沉积)、分子束外延及/或其他合适工艺。外延工艺可采用气相及/或液相的前驱物，其与鳍状物204的保留部分的组成(如硅或硅锗)作用，以形成源极/漏极结构704。源极/漏极结构704的半导体组成，可与鳍状物204的保留部分类似或不同。举例来说，可形成含硅的源极/漏极结构704于含硅锗的鳍状物204上，反之亦然。当源极/漏极结构704与鳍状物204包含多种半导体时，半导体的比例可实质上类似或不同。
可原位掺杂源极/漏极结构704以包含p型掺杂如硼、二氟化硼、或铟；n型掺杂如磷或砷；及/或包含上述的组合的其他合适掺杂。在额外或其他实施例中，可在形成源极/漏极结构704之后，采用注入工艺(如接面注入工艺)掺杂源极/漏极结构704。关于特定的掺杂种类，源极/漏极结构704与鳍状物204的其余部分的掺砸型态相反。对p型通道装置而言，鳍状物204可掺杂n型掺杂，而源极/漏极结构704可掺杂p型掺杂。对n型通道装置而言，鳍状物204可掺杂p型掺杂，而源极/漏极结构704可掺杂n型掺杂。一旦将掺杂导入源极/漏极结构704，即可进行掺杂退火工艺如快速热退火工艺及/或激光退火工艺以活化掺杂。
接点蚀刻停止层706可形成于源极/漏极结构704上，并可沿着占位栅极604的顶部与侧部。接点蚀刻停止层706可包含介电层(如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、或类似物)及/或其他合适材料。在多种实施例中，接点蚀刻停止层706可包含氮化硅、氧化硅、氮氧化硅及/或碳化硅。接点蚀刻停止层706的沉积方法可为任何合适技术，包含原子层沉积、等离子体辅助原子层沉积、化学气相沉积、等离子体辅助化学气相沉积及/或高密度等离子体化学气相沉积。接点蚀刻停止层706可由合适技术沉积至任何合适厚度。在一些例子中，接点蚀刻停止层706的厚度介于约1nm至约50nm之间。
如图1A的步骤118与图7及图8所示，形成层间介电层708于工件200上。层间介电层708可作为绝缘层，其支撑并隔离电性多层内连线结构的导电线路。反过来说，多层内连线结构可电性内连线工件200的单元如源极/漏极结构704与功能栅极。层间介电层708可包含介电材料(如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、或类似物)、旋转涂布玻璃、掺杂氟的硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、Black
Figure BDA0002188075370000111
(Applied Materials，Santa Clara，加州)、干凝胶、气胶、非晶氟化碳、聚对二甲苯、苯并环丁烯、
Figure BDA0002188075370000112
(Dow Chemical，Midland，密西根州)及/或上述的组合。层间介电层708的形成方法可为任何合适工艺，包含化学气相沉积、物理气相沉积、旋转涂布沉积及/或其他合适工艺。
如图7与图8所示，在沉积层间介电层708之后可进行化学机械研磨工艺，以平坦化层间介电层708、接点蚀刻停止层706、侧壁间隔物702及/或占位栅极604。具体而言，化学机械研磨工艺可自占位栅极604的顶部移除占位栅极硬掩膜层608。
如图1B的步骤120与图9所示，形成一或多个图案化硬掩模(如切割图案化硬掩模902与904)于层间介电层708及占位栅极604上。可图案化切割图案化硬掩模902与904，以露出切割结构402的部分(不需要的部分)。在后续工艺中，切割图案化硬掩模902与904未保护的切割结构402的部分将凹陷，使后续形成的栅极可延伸于凹陷的切割结构402上并相连。相反地，图案化的切割图案化硬掩模902与904覆盖的切割结构402的部分，将保留以分开栅极。
切割图案化硬掩模902与904可包含任何合适的掩模材料如一或多种介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物、或金属氧化物。在一例中，切割图案化硬掩模902可包含非晶硅，而第二切割图案化硬掩模可包含介电材料。
如图1B的步骤122所示，回蚀刻切割图案化硬掩模902与904未覆盖的切割结构402，而切割图案化硬掩模902与904覆盖的其他切割结构402维持原样。此种作法包含一或多道蚀刻工艺，其各自设置为选择性地蚀刻特定的材料或一组材料。步骤122的蚀刻工艺可包括任何合适的蚀刻技术，比如湿蚀刻、干蚀刻、反应性离子蚀刻、灰化及/或其他蚀刻方法。
如图10所示的一些例子，步骤122包括第一蚀刻工艺以回蚀刻切割图案化硬掩模902与904所露出的占位栅极604的部分，以至少露出下方的鳍状物204与切割结构402的顶部。在图11所示的例子中，第一蚀刻工艺之后进行第二蚀刻工艺，其设置以移除第二介电层602并使露出的切割结构402凹陷，以形成凹陷的切割结构402’。可移除任何合适量的切割结构402。在一例中，露出的切割结构402凹陷后，其低于鳍状物204(包括保留于鳍状物204上的任何鳍状物顶部硬掩模206及/或208)的最顶部表面的距离1102介于约20nm至约100nm。使切割结构402凹陷的此方式所留下的空间，之后可用于形成栅极，且栅极延伸于切割结构402的两侧上的鳍状物204之间。
第二蚀刻工艺亦可使鳍状物顶部硬掩模206与208凹陷。在一些例子中，第二蚀刻工艺完全移除鳍状物顶部硬掩模206与208，以露出鳍状物204。在一些例子中，第二蚀刻工艺留下的鳍状物顶部硬掩模206与208的合并厚度不大于约10nm。在这两种例子中，鳍状物204及任何鳍状物顶部硬掩模206与208的顶部，低于未蚀刻的切割结构402的最顶部表面，可保留空间以用于延伸在鳍状物204上的功能栅极。在一些例子中，步骤122使未蚀刻的切割结构402的最顶部表面，高于鳍状物204与鳍状物顶部硬掩模206及208的距离1104介于约5nm至约50nm之间。
如图1B的步骤124所示，可进行蚀刻工艺以移除残留的切割图案化硬掩模902与904及占位栅极604。此步骤可包含自鳍状物204与切割结构402移除残留的第二介电层602。蚀刻工艺可包含一或多道重复的多种蚀刻技术，比如湿蚀刻、干蚀刻、反应性离子蚀刻、灰化、或类似技术，其各自设置以选择性地蚀刻特定材料或一组材料。
移除占位栅极604所留下的凹陷，将形成功能栅极。如图1B的步骤126与图12所示，形成功能栅极1202于凹陷中的方法一开始形成界面层1204于鳍状物204的侧表面上及鳍状物204的顶部上。在这些实施例中，已移除鳍状物顶部硬掩模206与208。界面层1204可包含界面材料，比如半导体氧化物、半导体氮化物、半导体氮氧化物、其他半导体介电材料、其他合适的界面材料及/或上述的组合。可采用任何合适工艺以形成合适厚度的界面层1204，且工艺可包含热成长、原子层沉积、化学气相沉积、高密度等离子体化学气相沉积、物理气相沉积、旋转涂布沉积及/或其他合适的沉积工艺。在一些例子中，界面层1204的形成方法为热氧化工艺，其可包含存在于鳍状物204中的半导体的热氧化物，比如含硅的鳍状物204的氧化硅、含硅锗的鳍状物204的硅锗氧化物、或类似物。
如图1B的步骤128所示，形成栅极介电层1206于鳍状物204的侧表面与底部上的界面层1204上。栅极介电层1206可包含一或多种介电材料，其特征通常为相对于氧化硅的介电常数。在一些实施例中，栅极介电层1206包括高介电常数的介电材料，比如氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化铝、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料及/或上述的组合。在额外实施例或其他实施例中，栅极介电层1206可包含其他介电层如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、非晶碳、四乙氧基硅烷的氧化物、其他合适的介电材料及/或上述的组合。栅极介电层1206的形成方法可采用任何合适工艺，包含原子层沉积、等离子体辅助原子层沉积、化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积、物理气相沉积、旋转涂布沉积及/或其他合适的沉积工艺。栅极介电层1206可具有任何合适厚度。在一些例子中，栅极介电层1206的厚度介于约0.1nm至约3nm之间。
如图1B的步骤130所示，形成功能栅极1202的一或多个功函数层1208于栅极介电层1206上。具体而言，功函数层1208可形成于鳍状物204的顶部与侧部上，并形成于切割结构402与凹陷的切割结构402’的顶部与侧部上。合适的功函数层的材料，包括依据装置型态的n型及/或p型功函数材料。例示性的p型功函数金属包括氮化钛、氮化钽、钌、钼、铝、氮化钨、锆硅化物、钼硅化物、钽硅化物、镍硅化物、氮化钨、其他合适的p型功函数材料及/或上述的组合。例示性的n型功函数金属包括钛、银、钽铝、碳化钽铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、其他合适的n型功函数材料及/或上述的组合。功函数层1208的沉积方法可为任何合适技术，包含原子层沉积、化学气相沉积、等离子体辅助化学气相沉积、等离子体辅助原子层沉积、物理气相沉积及/或上述的组合。
如图1B的步骤132所示，沉积功能栅极1202的电极填充层1210于功函数层1208上。电极填充层1210可包含任何合适材料，包括金属(如钨、铝、钽、钛、镍、铜、钴、或类似物)、金属氧化物、金属氮化物及/或上述的组合。在一例中，电极填充层1210可包含钨。电极填充层1210的沉积方法可为任何合适技术，包含原子层沉积、化学气相沉积、等离子体辅助化学气相沉积、等离子体辅助原子层沉积、物理气相沉积及/或上述的组合。
如图1B的步骤134与图13所示，可进行化学机械研磨工艺以移除功能栅极1202之外的多余栅极材料(如栅极介电层1206、功函数层1208、电极填充层1210、与类似物的材料)。具体而言，化学机械研磨工艺自步骤122中未凹陷的切割结构402的顶部，移除含有功函数层1208与电极填充层1210的功能栅极1202的导电材料。在此方式中，这些切割结构402提供绝缘结构，其可电性隔离功能栅极1202。因此上述技术产生的功能栅极1202在相同平面中延伸并对准，但被切割结构402电性隔离。如图13所示，凹陷的切割结构402’不作为绝缘结构，而功能栅极1202延伸于凹陷的切割结构402’上。
与此相较，化学机械研磨工艺可留下功能栅极1202的导电材料的一部分于鳍状物204及任何鳍状物顶部硬掩模206与208上。在这些例子中，鳍状物204上的功能栅极1202的厚度1302介于约5nm至约50nm之间。
如图1B的步骤136所示，接着可对工件200进行后续制作工艺。在多种例子中，这些制作工艺包含形成额外层间介电层(如第二层间介电层1304)、形成耦接至源极/漏极结构704与功能栅极1202的接点1306、形成电性内连线结构的其余部分、切割、封装、与其他制作工艺。
这些其余工艺可包含形成电性耦接至功能栅极1202的接点。在一些例子中，改变步骤120中切割图案化硬掩模902与904的图案，可水平地薄化较宽的切割结构402，以提供接点所用的额外耦接区域。方法100所形成的薄化切割结构的例子，可搭配图14与图15说明。图14与图15为本发明多种实施例中，具有薄化切割结构的工件沿着栅极区的剖视图。
如图14所示，工件1400与工件200实质上类似，差别如下述。切割图案化硬掩模902与904只保护切割结构402A的一部分，切割结构402A的顶部的宽度1402比底部的宽度1404窄。在一些例子中，底部的宽度1404为约500nm，顶部的宽度1402介于约3nm至约490nm之间。顶部延伸高于底部的距离1406可为任何高度。在多种例子中，顶部延伸高于底部的距离1406介于约20nm至约150nm之间。
如图所示，当第二层间介电层1304形成于功能栅极1202上，较窄的切割结构402A可让接点1306耦接至功能栅极1202所用的区域更大。
图15所示的工件1500与工件200及工件1400类似，差别如下述。具体而言，工件1500与工件1400实质上类似，差别在于切割结构402B的较窄顶部配置于切割结构402B的较宽底部的中间处。此设置在形成第二层间介电层1304于功能栅极1202之上时，可让耦接至功能栅极1202的接点1306所用的区域较多。
上述方法100可用于自对准接点工艺。本发明的例子可提供含有多个场效晶体管的集成电路，以及形成电性隔离的栅极于选定场效晶体管装置的通道区上所用的切割技术。在此考虑下，图16为本发明多种实施例中，采用自对准接点工艺制作工件1700的方法1600的流程图。在方法1600之前、之中、与之后可提供额外步骤，且方法1600的其他实施例可置换或省略一些所述步骤。图17至图19为本发明多种实施例中，采用自对准接点工艺的方法1600所制作的工件1700沿着栅极区的剖视图。
如图16的步骤1602所示，在工件1700上进行图1A与图1B的步骤102至134的工艺，使工件1700与工件200实质上类似，其差异如下述。如图17的步骤1604所示，进行蚀刻工艺使功能栅极1202的材料(如栅极介电层1206、功函数层1208、栅极填充层1210、与类似物)凹陷，以露出步骤122中未凹陷的切割结构402的顶部。多种例子控制蚀刻，使功能栅极1202的顶部高于鳍状物204与任何保留的鳍状物顶部硬掩模206及/或208的顶部的距离1702，介于约5nm至约50nm之间。在这些例子中，切割结构402延伸高于蚀刻的功能栅极1202的顶部的距离1704，介于约1nm至约30nm之间。蚀刻工艺可包含任何合适的蚀刻技术，比如湿蚀刻、干蚀刻、反应性离子蚀刻、灰化及/或其他蚀刻方法，且蚀刻步骤与蚀刻化学剂可设置以蚀刻栅极填充层1210、功函数层1208及/或栅极介电层1206的材料，而不明显蚀刻切割结构402。
如图16的步骤1606与图18所示，形成自对准接点介电层1802于蚀刻的功能栅极1202上。自对准接点介电层1802可包含任何合适材料如一或多种介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物及/或金属氧化物。在多种例子中，自对准接点介电层1802包含氧化铪、氧化锆、氧化铝、氧化镧、氮化硼、氧化硅、氮化硅、碳氮化硅、氮氧化硅及/或碳氮氧化硅。
自对准接点介电层1802的形成方法可为任何合适工艺。在一些例子中，自对准接点介电层1802的沉积方法采用化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积、物理气相沉积、原子层沉积、等离子体辅助原子层沉积及/或其他沉积工艺。沉积之后可进行化学机械研磨工艺，以移除栅极区之外的材料。在化学机械研磨工艺之后，栅极区中平坦化的自对准接点介电层1802可具有任何合适的厚度1804。在多种例子中，自对准接点介电层1802的厚度1804介于约30nm至约500nm之间。
如图16的步骤1608与图19所示，接着对工件1700进行后续制作工艺。在多种例子中，额外制作工艺包括形成耦接至源极/漏极结构704与功能栅极1202的接点1902、形成电性内连线结构的其余部分、切割、封装、以及其他制作工艺。
在一些例子中，步骤1604的蚀刻可刻意会非刻意地使切割结构402的部分凹陷。图20所示的工件2000与工件1700实质上类似，其差异如下述。如图所示，切割结构402的顶部凹陷后，低于功能栅极1202的顶部。切割结构402的凹陷部分可填有自对准接点介电层1802。在多种例子中，自对准接点介电层1802延伸低于功能栅极1202的距离2002，介于约1nm至约50nm之间。
在一些例子中，改变步骤120中切割图案化硬罩902与904的图案，可水平地薄化较宽的切割结构402，以提供接点所用的额外耦接区域。方法1600所形成的薄化切割结构的例子，可搭配图21与图22说明。图21与图22为本发明多种实施例中，工件沿着具有薄化切割结构的栅极区的剖视图。
图21所示的工件2100与工件1700类似，差异如下述。切割图案化硬掩模902与904只保护切割结构402C的一部分，使形成的切割结构402C的顶部的宽度2102比底部的宽度2104窄。在底部的宽度2104为约500nm的一些例子中，顶部的宽度2102可介于约3nm至约490nm之间。顶部延伸高于底部的距离2106可为任意数值。在多种例子中，顶部延伸高于底部的距离2106介于约20nm至约150nm之间。如图所示，较窄的切割结构402C可让耦接至功能栅极1202的接点1902所用的空间较大。
图22所示的工件2200与工件1700及工件2100实质上类似，其差异如下述。具体而言，工件2200与工件2100实质上类似，差异在于切割结构402D的较窄顶部配置于切割结构402D的较宽底部的中间处。此设置可让接点1902耦接至功能栅极1202所用的空间较大。
如上所述，切割结构可包含多种类似或不同的材料。切割结构的材料差异，可用于选择性地蚀刻切割结构的特定层状物。在此考虑下，图23为本发明多种实施例中，制作具有多层栅极切割结构的工件2400的方法2300的流程图。在方法2300之前、之中、与之后可进行额外步骤，且方法2300的其他实施例可置换或省略一些所述步骤。图24与图25为本发明多种实施例中，进行制作多层栅极切割结构的方法2300所形成的工件2400的透视图。图26与图27为本发明多种实施例中，进行方法2300所形成的工件2400沿着栅极区的剖视图。
如图23的步骤2302与图24所示，在工件2400上进行图1A的步骤102至104的工艺，使工件2400与工件200实质上类似，其差异如下述。
如图23的步骤2304与图25所示，形成切割结构2502于第一介电层302中的沟槽中的鳍状物204之间。切割结构2502包括第一材料的第一层2504与第二材料的第二层2506，且第一材料与第二材料的蚀刻选择性不同。第一层2504与第二层2506可各自包含介电材料，比如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物及/或金属氧化物。在多种例子中，切割结构2502的第一层2504与第二层2506包含氧化铪、氧化锆、氧化铝、氧化镧、氮化硼、氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅及/或其他合适材料。
第一层2504与第二层2506可具有任何合适高度。在一例中，第一层2504的上表面，与含有任何鳍状物顶部硬掩模206及/或208的鳍状物204的顶部实质上共平面。在此例中，第二层2506的厚度2508介于约10nm至约30nm之间。
切割结构2502的第一层2504与第二层2506的形成方法，可为任何合适工艺。在一些例子中，切割结构2502的沉积方法采用化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积、物理气相沉积、原子层沉积、等离子体辅助原子层沉积及/或其他合适的沉积工艺。在这些例子中，第一层2504的形成方法采用可流动的化学气相沉积工艺，其设置以填充第一介电层302中的沟槽304。接着回蚀刻第一层2504以产生凹陷，使第二层2506可沉积其中。在一些例子中，形成第一层2504的步骤不会填充沟槽304以留下凹陷于沟槽304中，且凹陷之后用于沉积第二层2506。沉积工艺之后可进行化学机械研磨工艺，以自第一介电层302的顶部移除第一层2504与第二层2506的材料。
如图23的步骤2306所示，在工件2400上进行图1A与图1B的步骤108至120的工艺。这些工艺可包含形成切割图案化硬掩模902于多层切割结构2502的部分上。如图23的步骤2308与图26所示，回蚀刻切割图案化硬掩模902与904未覆盖的切割结构2502，而切割图案化硬掩模902与904覆盖的切割结构2502维持原样。此步骤采用的蚀刻技术设置为蚀刻切割结构2502的第二层2506，而不明显蚀刻第一层2504。选择性蚀刻第二层2506所提供的表面(由第一层2504定义)实质上平坦且无碟化或圆润角的现象，且不需精确的蚀刻时间即可提供一致及受控制的蚀刻深度。步骤2308的蚀刻可包含任何合适的蚀刻技术，比如湿蚀刻、干蚀刻、反应性离子蚀刻、灰化及/或其他蚀刻方法。在一些实施例中，回蚀刻切割图案化硬掩模902与904未覆盖的鳍状物顶部硬掩模206及/或208。在一些例子中，部分地移除切割图案化硬掩模902与904未覆盖的鳍状物顶部硬掩模206及/或208。举例来说，移除鳍状物顶部硬掩模208，并部分地移除鳍状物顶部硬掩模206。在一些其他例子中，完全移除切割图案化硬掩模902与904未覆盖的鳍状物顶部硬掩模206及/或208，以露出鳍状物204。
如图23的步骤2310所示，在工件2400上进行图1B的步骤124至134。在此方式中，形成于鳍状物204及切割结构2502上的功能栅极1202实质上如前述。如图23的步骤2312与图27所示，进行蚀刻工艺使功能栅极1202的材料(如栅极介电层1206、功函数层1208、栅极填充层1210、与类似物)凹陷，以露出未凹陷的切割结构2502的顶部。多种例子控制蚀刻，使功能栅极1202的顶部高于鳍状物204及任何保留的鳍状物顶部硬掩模206及/或208的距离2702介于约5nm至约50nm之间。在这些例子中，切割结构2502延伸高于蚀刻的功能栅极1202的顶部的距离2704介于约1nm至约30nm之间。
如图23的步骤2314所示，形成自对准的接点介电层1802于蚀刻的功能栅极1202上。自对准接点介电层1802实质上如上述，且可包含任何合适材料如一或多种介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物及/或金属氧化物。
自对准接点介电层1802的形成方法可为任何合适工艺，包括化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积、物理气相沉积、原子层沉积、等离子体辅助原子层沉积及/或其他沉积工艺，且自对准接点介电层1802可具有任何合适的厚度2706。在多种例子中，自对准接点介电层1802的厚度2706介于约30nm至约500nm之间。
如图23的步骤2316所示，可对工件1700进行后续制作工艺。在多种例子中，这些制作工艺包括形成耦接至源极/漏极结构704与功能栅极1202的接点1902、形成电性内连线结构的其余部分、切割、封装、以及其他制作工艺。
在其他例子中，切割结构具有额外层状物。图28所示的工件2800与工件2400实质上类似。工件2800的切割结构2802包括第一层2804、位于第一层2804的顶部与侧部上的第二层2806、以及位于第二层2806上的第三层2808。在此例中，第二层2806的厚度2810介于约3nm至约50nm之间。第一层2804、第二层2806、与第三层2808可各自包含任何合适材料如一或多种介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物及/或金属氧化物，且第一层2804、第二层2806、与第三层2808的材料可彼此不同。
形成多层栅极切割结构所用的技术的其他例子，可搭配图29A至图40说明。在此考虑下，图29A与图29B为本发明多种实施例中，制作具有多层栅极切割结构的工件3000的方法2900的流程图。在方法2900之前、之中、与之后可提供额外步骤，且方法2900的其他实施例可置换或省略一些所述步骤。图30至图36为本发明多种实施例中，进行方法2900所制作的工件3000的透视图。图37至图40为本发明多种实施例中，工件3000沿着栅极区的剖视图。
如图29A的步骤2902与图30所示，在工件3000上进行图1A的步骤102至104。如此一来，工件3000可包含鳍状物204与位于鳍状物204上的第一介电层302，实质上如上所述。
如图29A的步骤2904与图30所示，第一切割结构介电层3002形成于第一介电层302的上表面与侧表面上。以第一介电层302自对准第一切割结构介电层3002，使其延伸方向平行于鳍状物204，且第一切割结构介电层3002与最靠近的鳍状物204隔有固定距离。
第一切割结构介电层3002可包含任何合适材料如一或多种介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物及/或金属氧化物。在多种例子中，第一切割结构介电层3002包含氧化铪、氧化锆、氧化铝、氧化镧、氮化硼、氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅及/或其他合适材料。
第一切割结构介电层3002的形成方法可为任何合适工艺。在一些例子中，第一切割结构介电层3002的沉积方法采用原子层沉积、等离子体辅助原子层沉积、化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积及/或其他合适的沉积工艺。工艺可形成任何合适厚度的第一切割结构介电层3002。在一些例子中，第一切割结构介电层3002的厚度3004与最小鳍状物宽度实质上相同，比如介于约3nm至约10nm之间。
如图29A的步骤2906与图31所示，第二切割结构介电层3102形成于第一切割结构介电层3002中的沟槽中的鳍状物204之间。第二切割结构介电层3102可包含任何合适材料如一或多种介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物及/或金属氧化物。可选择第二切割结构介电层3102的材料，使其蚀刻选择性不同于第一切割结构介电层3002的蚀刻选择性。在一例中，第一切割结构介电层3002包括半导体氮化物，而第二切割结构介电层3102包括可流动的氧化硅。
第二切割结构介电层3102的形成方法可为任何合适工艺。在一些例子中，第二切割结构介电层3102的沉积方法采用化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积、物理气相沉积、原子层沉积、等离子体辅助原子层沉积及/或其他合适的沉积工艺。在这些例子中，第二切割结构介电层3102的形成方法采用可流动的化学气相沉积工艺，其设置为填充第一切割结构介电层3002中的沟槽。
如图29A的步骤2908与图32所示，回蚀刻第二切割结构介电层3102。回蚀刻工艺留下的第二切割结构介电层3102的保留部分，可具有任何合适的厚度3202。在这些例子中，回蚀刻工艺之后保留的第二切割结构介电层3102的厚度3202介于约30nm至约100nm之间。
步骤2908的蚀刻工艺可包括任何合适的蚀刻技术，比如湿蚀刻、干蚀刻、反应性离子蚀刻、灰化及/或其他蚀刻方法。蚀刻步骤与蚀刻化学剂设置为蚀刻第二切割结构介电层3102，而不明显蚀刻第一切割结构介电层3002。
如图29A的步骤2910与图33所示，形成第三切割结构介电层3302于第二切割结构介电层3102的顶部与第一切割结构介电层3002的侧部上。第三切割结构介电层3302可包含任何合适材料如一或多种介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物及/或金属氧化物。在一些例子中，第三切割结构介电层3302与第一切割结构介电层3002的组成实质上相同。
第三切割结构介电层3302的形成方法可为任何合适工艺。在一些例子中，第三切割结构介电层3302的沉积方法采用原子层沉积、等离子体辅助原子层沉积、化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积及/或其他合适的沉积工艺。
如图29A的步骤2912所示，形成第四切割结构介电层3304于第三切割结构介电层3302的沟槽中。第四切割结构介电层3304可包含任何合适材料如一或多种介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物及/或金属氧化物。在多种例子中，第四切割结构介电层3304包括高介电常数的介电层或其他合适的介电材料。
第四切割结构介电层3304的形成方法可为任何合适工艺。在一些例子中，第四切割结构介电层3304的沉积方法采用化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积、物理气相沉积、原子层沉积、等离子体辅助原子层沉积及/或其他合适的沉积工艺。在这些例子中，第四切割结构介电层3304的形成方法可采用化学气相沉积工艺，其设置为填充第三切割结构介电层3302中的沟槽。
如图29A的步骤2914与图34所示，在工件3000上进行化学机械研磨工艺以移除第一切割结构介电层3002、第二切割结构介电层3102、第三切割结构介电层3302、第四切割结构介电层3304及/或第一介电层302的多余材料。化学机械研磨工艺可采用鳍状物顶部硬掩模206与208的材料之一作为化学机械研磨停止层，以平坦化上述层状物，使上述层状物与鳍状物204实质上等高。这种作法的化学机械研磨工艺可定义栅极切割结构3402，其包括第一切割结构介电层3002、第二切割结构介电层3102、第三切割结构介电层3302及/或第四切割结构介电层3304。
如图29A的步骤2916与图35所示，回蚀刻第一切割结构介电层3002与第三切割结构介电层3302的露出部分。对较宽的切割结构3402而言，此步骤可使切割结构3402的边缘的第一切割结构介电层3002与第三切割结构介电层3302的露出部分凹陷，而切割结构3402的中间处的第四切割结构介电层3304所保护的部分保留完整。回蚀刻工艺留下的第一切割结构介电层3002与第三切割结构介电层3302可具有任何合适高度。在一些例子中，露出的蚀刻后的第一切割结构介电层3002与第三切割结构介电层3302的保留部分顶部，与第四切割结构介电层3304之下的第三切割结构介电层3302的部分实质上等高。在一些例子中，保留的第一切割结构介电层3002与第三切割结构介电层3302的露出与蚀刻部分，延伸高于第四切割结构介电层3304之下的第三切割结构介电层3302的部分上的距离，介于约10nm至约50nm之间。
步骤2916的蚀刻工艺可包含任何合适的蚀刻技术，比如湿蚀刻、干蚀刻、反应性离子蚀刻、灰化及/或其他蚀刻方法。蚀刻步骤与蚀刻化学剂可设置为蚀刻第一切割结构介电层3002与第三切割结构介电层3302，而不明显蚀刻第四切割结构介电层3304或第一介电层302。
如图29B的步骤2918与图36所示，形成第五切割结构介电层3602于凹陷的第一切割结构介电层3002与第三切割结构介电层3302上。第五切割结构介电层3602可包含任何合适材料如一或多种介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物及/或金属氧化物。在一些例子中，第五切割结构介电层3602与第四切割结构介电层3304的组成实质上相同，且包括高介电常数的介电层或其他合适的介电材料。
第五切割结构介电层3602的形成方法可为任何合适工艺。在一些例子中，第五切割结构介电层3602的沉积方法采用化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积、物理气相沉积、原子层沉积、等离子体辅助原子层沉积及/或其他合适的沉积工艺。在形成第五切割结构介电层3602之后，可进行化学机械研磨工艺。
如图29A的步骤2920所示，在工件3000上进行图1A与图1B的步骤108至120的工艺。这些工艺可包括使第一介电层302凹陷、形成第二介电层于鳍状物204与切割结构3402上、形成占位栅极604、以及形成一或多个切割图案化硬掩模902与904于工件3000上，以露出即将凹陷的一组切割结构3402，使功能栅极延伸于凹陷的切割结构3402上。
如图29A的步骤2922所示，回蚀刻切割图案化硬掩模902与904未覆盖的切割结构3402，而切割图案化硬掩模902与904覆盖的其他切割结构3402维持原样。此作法包括一或多道蚀刻工艺，其各自设置为选择性地蚀刻特定的材料或一组材料。步骤2922的蚀刻工艺可包含任何合适的蚀刻技术，比如湿蚀刻、干蚀刻、反应性离子蚀刻、灰化及/或其他蚀刻方法。
如图37所示的一些例子，步骤2922包括第一蚀刻工艺，其回蚀刻切割图案化硬掩模902与904所露出的占位栅极604的部分，以至少露出下方的鳍状物204与切割结构3402的顶部。在图38所示的例子中，在第一蚀刻工艺之后进行第二蚀刻工艺，其设置以移除第二介电层602并使切割结构3402的露出部分凹陷。在一些例子中，第二蚀刻工艺设置以选择性地移除切割结构3402的特定材料如第四切割结构介电层3304与第五切割结构介电层3602，而不明显蚀刻其他材料如第一切割结构介电层3002与第三切割结构介电层3302。因此切割结构3402的保留材料的上表面可为实质上平坦的表面，其不具碟化、圆润角落、与其他缺陷。
第二蚀刻工艺亦可使鳍状物顶部硬掩模206与208凹陷。在一些例子中，第二蚀刻工艺完全移除鳍状物顶部硬掩模206与208，以露出鳍状物204。在一些例子中，第二蚀刻工艺保留的鳍状物顶部硬掩模206与208的合并厚度不大于约10nm。在这两种例子中，鳍状物204及任何鳍状物顶部硬掩模206与208的顶部，低于未蚀刻的切割结构3402的最顶部表面，以保留空间用于延伸在鳍状物204上的功能栅极。
如图29B的步骤2924所示，进行蚀刻工艺以移除残留的切割图案化硬掩模902与904及占位栅极604。此步骤可包含自鳍状物204与切割结构3402移除残留的第二介电层602。蚀刻工艺可包含一或多道重复的多种蚀刻技术，比如湿蚀刻、干蚀刻、反应性离子蚀刻、灰化、或类似方法，其各自设置为选择性地蚀刻特定的材料或一组材料。
移除占位栅极604后所留下的凹陷，可形成功能栅极于其中。如图29B的步骤2926与图39所示，进行图1B的步骤126至134以形成功能栅极1202于凹陷中。在移除鳍状物顶部硬掩模206与208的实施例中，这些步骤可包括形成界面层1204于鳍状物204的侧表面与顶部上、形成栅极介电层1206于界面层1204上、形成一或多个功函数层1208于栅极介电层1206上及/或形成栅极填充层1210于功函数层1208上，且上述步骤各自实质上如上述。可进行化学机械研磨工艺，以移除功能栅极1202之外的多余栅极材料(如栅极介电层1206、功函数层1208、栅极填充层1210、与类似物的材料)。
如图29B的步骤2928与图40所示，进行蚀刻工艺使功能栅极1202的材料(如栅极介电层1206、功函数层1208、栅极填充层1210、与类似物)凹陷，以露出步骤2922中未凹陷的切割结构3402的上表面。多种例子控制蚀刻，使功能栅极1202的顶部高于任何保留的鳍状物顶部硬掩模206及/或208与鳍状物204的顶部的距离4002介于约5nm至约50nm之间。在这些例子中，切割结构3402延伸高于蚀刻的功能栅极1202的距离4004介于约1nm至约30nm之间。蚀刻工艺可包含任何合适的蚀刻技术，比如湿蚀刻、干蚀刻、反应性离子蚀刻、灰化及/或其他蚀刻方法，且蚀刻步骤与蚀刻化学剂可设置为蚀刻栅极填充层1210、功函数层1208及/或栅极介电层1206的材料，而不明显蚀刻切割结构3402。
如图29B的步骤2930与图40所示，形成自对准接点介电层1802于蚀刻的功能栅极1202上。自对准接点介电层1802可包含任何合适材料如一或多种介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物及/或金属氧化物。在多种例子中，自对准接点介电层1802包含氧化铪、氧化锆、氧化铝、氧化镧、氮化硼、氧化硅、氮化硅、碳氮化硅、氮氧化硅及/或碳氮氧化硅。
自对准接点介电层1802的形成方法可为任何合适工艺。在一些例子中，自对准接点介电层1802的沉积方法采用化学气相沉积、等离子体辅助化学气相沉积、高密度等离子体化学气相沉积、物理气相沉积、原子层沉积、等离子体辅助原子层沉积及/或其他沉积工艺。沉积之后可进行化学机械研磨工艺，以移除栅极区之外的材料，使栅极区中平坦化的自对准接点介电层1802具有任何合适厚度4006。在多种例子中，自对准接点介电层1802的厚度4006介于约30nm至约500nm之间。
如图29B的步骤2932所示，接着可对工件3000进行后续制作工艺。在多种例子中，这些制作工艺包括形成接点以耦接至源极/漏极结构704与功能栅极1202、形成电性内连线结构的其余部分、切割、封装、与其他制作工艺。
因此本发明实施例提供具有栅极切割结构的集成电路的例子，以及形成集成电路的方法。在一些例子中，方法包括接收工件，且工件包括基板与自基板延伸的多个鳍状物。形成第一层于鳍状物的每一者的侧表面上，使第一层界定的沟槽延伸于鳍状物之间。形成切割结构于沟槽中。形成第一栅极结构于鳍状物的第一鳍状物上，并形成第二栅极结构于鳍状物的第二鳍状物上，使切割结构位于第一栅极结构与第二栅极结构之间。在一些例子中，在形成第一栅极结构与第二栅极结构之前使第一层凹陷。第一层位于第一栅极结构与基板之间，以及第二栅极结构与基板之间。在一些例子中，在形成第一栅极结构与第二栅极结构之前使第一层凹陷，其中使第一层凹陷之后，鳍状物延伸高于第一层的最顶部表面。在一些例子中，切割结构为第一切割结构且沟槽为一第一沟槽。形成第二切割结构于第一层界定的第二沟槽中；以及使第二切割结构凹陷，让第一栅极结构延伸于第二切割结构上。在一些例子中，第一切割结构的宽度与第二切割结构的宽度不同。在一些例子中，使第二切割结构凹陷的步骤包括形成图案化硬掩模于第一切割结构上并露出第二切割结构，且使第二切割结构凹陷的步骤采用图案化硬掩模以避免明显地蚀刻第一切割结构。在一些例子中，使第二切割结构凹陷的步骤包括形成图案化硬掩模于第一切割结构的第一部分上，并露出第一切割结构的第二部分与第二切割结构。使第二切割结构凹陷的步骤更使第一切割结构的第二部分凹陷，让第一切割结构的底部宽度大于第一切割结构的顶部宽度。在一些例子中，第一切割结构与第二切割结构的每一者包含第一材料的第一切割结构层，与位于第一切割结构层上的第二材料的第二切割结构层，其中使第二切割结构凹陷的步骤移除第二切割结构的第二切割结构层。在一些例子中，使第一栅极结构与第二栅极结构凹陷。形成介电层于第一栅极结构与第二栅极结构上，其中切割结构延伸至介电层中。在一些例子中，使第一栅极结构与第二栅极结构凹陷的步骤更使切割结构凹陷，且介电层延伸低于第一栅极结构的上表面并延伸至切割结构的上表面。
在其他例子中，方法包括接收基板，其具有自基板延伸的多个鳍状物。形成介电层于鳍状物的第一鳍状物的侧表面上；并沿着与第一鳍状物相对的介电层的一侧形成切割结构。使介电层凹陷，让第一鳍状物与切割结构延伸高于介电层。形成栅极结构于第一鳍状物与切割结构上；以及使栅极结构凹陷，以形成第二栅极与第一鳍状物上的第一栅极，且切割结构电性隔离第二栅极与第一栅极。在一些例子中，介电层位于栅极结构与基板之间，以及切割结构与基板之间。在一些例子中，形成介电层的步骤更形成介电层于鳍状物的第二鳍状物的侧表面上。切割结构为第一切割结构。沿着与第二鳍状物相对的介电层的一侧形成第二切割结构。在一些例子中，第一切割结构的宽度与第二切割结构的宽度不同。在一些例子中，使第二切割结构凹陷，而不使第一切割结构凹陷。在一些例子中，第一栅极延伸于第二切割结构上。在一些例子中，使切割结构部分凹陷，让切割结构的底部比切割结构的顶部宽。
在又一例中，装置包括基板；第一鳍状物与第二鳍状物，自基板延伸；介电层，延伸于第一鳍状物与第二鳍状物之间；第一切割结构，位于介电层上；第一栅极结构，位于第一鳍状物上；以及第二栅极结构，位于第二鳍状物上，使第一栅极结构与第二栅极结构隔有第一切割结构。在一些例子中，介电层为第一介电层，且装置还包括第二介电层位于第一栅极结构及第二栅极结构上，使第一切割结构延伸至第二介电层中。在一些例子中，装置还包括第二切割结构位于介电层上并与第一鳍状物相邻，其中第一栅极结构的一部分延伸于第二切割结构上。在一些例子中，第一切割结构包括含有第一材料的第一层与含有第二材料的第二层，且第一二材料与第二材料不同。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。

Claims (1)

1.一种集成电路的制作方法，包括：
接收一工件，且该工件包括一基板与自该基板延伸的多个鳍状物；
形成一第一层于多个所述鳍状物的每一者的侧表面上，使该第一层界定的一沟槽延伸于多个所述鳍状物之间；
形成一切割结构于该沟槽中；以及
形成一第一栅极结构于多个所述鳍状物的一第一鳍状物上，并形成一第二栅极结构于多个所述鳍状物的一第二鳍状物上，使该切割结构位于该第一栅极结构与该第二栅极结构之间。
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