CN113270473A - 半导体装置及其形成方法 - Google Patents

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CN113270473A
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CN
China
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gate
fin
region
gate stack
gate electrode
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CN202110356993.6A
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English (en)
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陈亭纲
林宛娴
王捷平
黄泰钧
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

提供一种半导体装置及其形成方法，可以蚀刻栅极堆叠物，以形成延伸穿过栅极堆叠物的沟槽。沟槽移除栅极堆叠物的一部分，以将栅极堆叠物分离为第一栅极堆叠物部分及第二栅极堆叠物部分。沉积介电材料在沟槽中，以形成介电区域。前述介电区域具有在介电材料中的气隙。气隙可以从栅极堆叠物的下方向上延伸到插入在介于第一栅极堆叠物部分的端部与第二栅极堆叠物部分的端部之间的区域。可以形成与第一栅极堆叠物部分的接触物及第二栅极堆叠物部分的接触物，前述接触物通过介电材料及形成在介电材料中的气隙彼此电性隔离。

Description

半导体装置及其形成方法
技术领域
本发明实施例涉及半导体装置及其形成方法，特别是涉及以空隙再填充的切割金属栅极的半导体装置及其形成方法。
背景技术
半导体装置用于各种电子应用中，诸如，举例而言个人电脑、手机、数码相机及其他电子设备。通常通过依序在半导体基板上沉积绝缘层或介电层、导电层及半导体层的材料，并使用微影使各种材料层图案化，以在各种材料层上形成电路组件及元件，来制造半导体装置。
半导体工业通过不断减少最小部件尺寸来持续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，此允许将更多的部件集成化至给定的区域中。然而，随着最小部件尺寸的减少，出现了应解决的其他问题。
发明内容
一实施例是关于一种半导体装置的形成方法，其包括：蚀刻栅极堆叠物，以形成延伸穿过栅极堆叠物的沟槽。栅极堆叠物包括金属栅极电极、栅极介电质以及一对栅极间隔物。沟槽移除栅极堆叠物的一部分，以使栅极堆叠物分离为第一栅极堆叠物部分及第二栅极堆叠物部分。延伸沟槽至在栅极堆叠物下方的隔离区域。沉积介电材料在沟槽中，以形成介电区域。介电区域具有在介电材料中的气隙(air gap)。气隙从对应于隔离区域的第一深度向上延伸(extends upward)至对应于第一栅极堆叠物部分的金属栅极电极的深度的第二深度。形成第一接触物至第一栅极堆叠物部分的金属栅极电极。形成第二接触物至第二栅极堆叠物部分的金属栅极电极，且第一接触物与第二接触物为电性隔离。形成第三接触物至相邻于第一栅极堆叠物部分设置的源极/漏极区域。
另一实施例是关于一种半导体装置，其包括：第一鳍式场效晶体管(fin fieldeffect transistor，FinFET)以及第二鳍式场效晶体管。第一鳍式场效晶体管包括：从基板延伸的第一鳍片、设置在第一鳍片中的第一源极/漏极区域、围绕第一鳍片的下部的第一隔离区域、以及位于第一鳍片之上且垂直于第一鳍片并在第一隔离区域之上的第一栅极电极。第二鳍式场效晶体管包括：从基板延伸的第二鳍片、设置在第二鳍片中的第二源极/漏极区域、围绕第二鳍片的下部的第二隔离区域、以及位于第二鳍片之上且垂直于第二鳍片并在第二隔离区域之上的第二栅极电极。第二鳍式场效晶体管相邻于第一鳍式场效晶体管。第一栅极电极与第二栅极电极成一线(in line with)。前述半导体装置进一步包括介电区域。前述介电区域设置于介于第一栅极电极与第二栅极电极之间。通过介电区域，第一栅极电极与第二栅极电极电性隔离。介电区域包括第一介电材料以及设置于第一介电材料中的气隙。
又一实施例是关于一种半导体装置，其包括：第一金属栅极及第二金属栅极。前述第一金属栅极对应于第一鳍式场效晶体管。第一金属栅极在第一鳍片之上延伸且垂直于第一鳍片并在围绕第一鳍片的下部的隔离材料之上。前述第二金属栅极对应于第二鳍式场效晶体管。第二金属栅极在第二鳍片之上延伸且垂直于第二鳍片并在隔离材料之上。隔离材料围绕第二鳍片的下部。前述半导体装置进一步包括介电材料。前述介电材料设置在介于第一金属栅极的第一端及第二金属栅极的第二端之间。空隙设置在介电材料中。空隙介于第一金属栅极的第一端及第二金属栅极的第二端之间。
附图说明
根据以下的详细说明并配合所附图式阅读，能够最好的理解本公开的所有实施方式。应注意的是，根据本产业的标准作业，各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1根据一些实施例，以三维视图显示鳍式场效晶体管(fin field effecttransistor，FinFET)的范例。
图2至图9、图10A、图10B、图11、图12A、图12B、图13A、图13B、图14、图15A、图15B、图16、图17A、图17B、图18、图19A、图19B、图20、图21A、图21B、图22、图23、图24A至图24C、图25A至图25C、图26A至图26D、图27A至图27C、图28、图29A至图29C、图30A至图30D、图31A、图31B及图32至图34根据一些实施例，显示在制造鳍式场效晶体管的中间阶段处的各种视图。
其中，附图标记说明如下：
20：基板
20N，20P：区域
21：分隔件
22：隔离区域
24：鳍片
24’：通道区域
25：隔离材料
30，60：栅极堆叠物
32，52：栅极介电层
34，56：栅极电极
36：遮罩
38，38B：栅极间隔物
38A：栅极密封间隔物
42：源极/漏极区域
46：蚀刻停止层
48：第一层间介电质
62：硬遮罩
64：垫片层
66：硬遮罩层
68：光阻层
70，70A，70B，70C：开口
74：沟槽
75：灯泡状凹陷
82：介电区域
84，84A，84B，84C，84D：气隙
85A，85B：方框标记
108：第二层间介电层
110：栅极接触物
112：源极/漏极接触物
D1，D2：深度
D3：距离
D1’，D2’：高度
W1，W2，W3，W4，W4’，W5，W6，W7，W8：宽度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同部件(features)。以下叙述组件及布置方式的特定范例，以简化本公开。当然，这些特定的范例仅为示例，而非用以限定。举例而言，若是本公开书叙述了将一第一部件形成于一第二部件之上(over)或上(on)，即表示其可能包括上述第一部件与上述第二部件是直接接触(indirect contact)的实施例，且亦可能包括了将其他部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可能未直接接触的实施例。另外，本公开在不同范例中可能重复使用相同的元件符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或配置之间有特定的关系。
再者，在本文中所用的空间相关用词，诸如“下方的(beneath)”、“下方(below)”、“较低的(lower)”、“上方(above)”、“较高的(upper)”及类似的用词，是为了便于描述图式中一个元件(element)或部件与另一个(些)元件或部件之间的关系。除了在图式中绘示的方位外，这些空间相关用词意欲包括使用中或操作中的装置的不同方位。设备可能被转向不同方位(旋转90度或其他方位)，则在本文中使用的空间相关用词也可据此进行相同解释。
可以通过从基板形成半导体条(亦即，鳍片)并在半导体条之上且垂直于半导体条形成栅极，来形成鳍式场效晶体管(fin field effect transistor，FinFET)装置。随后可以使这些半导体条或栅极切成各种长度或尺寸，以基于特定的设计需要，来提供不同的FinFET。实施例制程使用栅极切割技术，前述栅极切割技术切割替代栅极(例如，金属栅极)以在不同的相邻FinFET之上形成不同的栅极，而不是在用替代栅极(replacement gate)替代虚设(dummy)栅极之前切割虚设栅极。随着技术的进步及FinFET结构尺寸的减小，由于介于栅极的切割端之间的间距(spacing)减小，在介于切割替代栅极之间的漏电流可能变得更产生问题。为帮助防止或减少从一栅极到另一栅极的漏电流，实施例在介于两个切割栅极之间形成介电材料，前述介电材料具有设置在介于切割栅极的端部之间的气隙(airgap)或空隙(void)。气隙在介电材料之上提供经增强的绝缘能力，且结果是减少从一栅极到另一栅极的漏电流。
图1根据一些实施例，以三维视图显示FinFET的范例。FinFET包括在基板20(例如，半导体基板)上的鳍片24。隔离区域22设置在基板20中，且鳍片24突出于隔离区域22上方并从介于相邻的隔离区域22之间突出。虽然将隔离区域22描述/图示为与基板20分离，但是如本文所用，用语“基板(substrate)”可以仅用于指称半导体基板或包括隔离区域的半导体基板。此外，鳍片24可以是单一连续材料，或者鳍片24及/或基板20可以包括多个材料。在本文中，鳍片24是指在介于相邻的隔离区域22之间延伸的部分。
栅极介电层32沿着鳍片24的侧壁且在鳍片24的上表面之上，且栅极电极34在栅极介电层32之上。在图式中，栅极电极34及栅极介电层32可以为虚设的，且可以在随后的制程中以替代栅极来取代。遮罩36在栅极电极34之上。外延源极/漏极区域42相对于栅极介电层32及栅极电极34设置在鳍片24的相对侧。栅极介电层32及栅极电极34以及任何界面层(未显示)一起作为栅极堆叠物30。栅极间隔物38设置在栅极堆叠物30的任一侧上(eitherside)，且介于栅极堆叠物30与外延源极/漏极区域42之间。图1进一步显示用于之后的图式的参考剖面。剖面A-A沿着栅极电极34的纵轴，且举例而言，在垂直于介于FinFET的外延源极/漏极区域42之间的电流方向的方向上。剖面B-B垂直于剖面A-A，并沿着鳍片24的纵轴，并举例而言，在介于FinFET的外延源极/漏极区域42之间的电流方向上。剖面C-C平行于剖面A-A，且延伸穿过FinFET的外延源极/漏极区域42。剖面D-D平行于剖面B-B，并且延伸跨过(across)栅极堆叠物30，但是在介于栅极电极34的同一侧上的FinFET的相邻外延源极/漏极区域42之间。为清楚起见，随后的附图参考这些参考剖面。
本文讨论的一些实施例是在使用栅极后制(gate-last)制程形成的FinFET的背景下进行讨论。在其他实施例中，可以使用栅极先制(gate-first)制程。而且，一些实施例考虑在诸如平面式场效晶体管(field-effect transistor，FET)的平面装置中使用的实施方式。
图2至图8是根据一些实施例，通过在基板中形成鳍片的制程，来制造FinFET的中间阶段的各种视图。参照图1通过线段A-A定义的剖面，图2、图3、图4、图6及图8显示沿着线段A-A的剖面。图5及图7是透视图。
在图2中，提供基板20。基板20可以是半导体基板，诸如块材(bulk)半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)基板、或其类似物，且基板20可以经掺杂(例如，以p型或n型掺质)或未经掺杂。基板20可以是晶片，诸如硅晶片。一般而言，SOI基板是在绝缘体层上形成的半导体材料层。绝缘体层可以是，举例而言埋置氧化物(buried oxide，BOX)层、氧化硅层(silicon oxide)或其类似物。绝缘层设置在通常为硅或玻璃基板的基板上。也可以使用其他基板，诸如多层(multi-layered)基板或梯度(gradient)基板。在一些实施例中，基板20的半导体材料可以包括硅(silicon)；锗(germanium)；化合物半导体(compound semiconductor)，包括碳化硅(silicon carbide)、砷化镓(galliumarsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indiumarsenide)及/或锑化铟(indium antimonide)；合金半导体(alloy semiconductor)，包括硅锗(silicon-germanium)、磷砷化镓(gallium arsenide phosphide)、砷化铝铟(aluminum indium arsenide)、砷化铝镓(aluminum gallium arsenide)、砷化镓铟(gallium indium arsenide)、磷化镓铟(gallium indium phosphide)及/或磷砷化镓铟(gallium indium arsenide phosphide)；或其组合。
基板20具有区域20N及区域20P。区域20N可以用于形成n型装置，诸如n型金属氧化物半导体(N-type metal-oxide-semiconductor，NMOS)晶体管，例如n型FinFET。区域20P可以用于形成p型装置，诸如p型金属氧化物半导体(P-type metal-oxide-semiconductor，PMOS)晶体管，例如p型FinFET。区域20N可以与区域20P物理上地分离(如分隔件21所示)，且可以在介于区域20N与区域20P之间设置任何数量的装置部件(例如，其他主动装置、掺杂区域、隔离结构等)。
在图3中，鳍片24形成在基板20中。鳍片24是半导体带(strips)。在一些实施例中，可以通过在基板20中蚀刻沟槽，来在基板20中形成鳍片24。蚀刻可以是任何可接受的蚀刻制程，诸如反应离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)、其类似制程或其组合。蚀刻可以是等向性。
可以通过任何合适的方法来使鳍片24图案化。举例而言，可以使用一或多种光微影制程来使鳍片24图案化，前述光微影制程包括双重图案化(double-patterning)或多重图案化(multi-patterning)制程。一般而言，双重图案化或多重图案化制程与光微影及自对准制程结合，从而允许产生举例而言，具有间距小于使用单次直接光微影法可获得的间距的图案。举例而言，在一实施例中，牺牲层形成在基板之上，并使用光微影制程使牺牲层图案化。使用自对准制程沿着经图案化的牺牲层旁边(alongside)形成间隔物。然后移除牺牲层，之后可以使用剩余的间隔物来使鳍片图案化。在一些实施例中，遮罩(或其他层)可以保留在鳍片24上。
在图4中，绝缘材料25形成在基板20之上，且在介于相邻的鳍片24之间。绝缘材料25可以是诸如氧化硅的氧化物、氮化物、其类似物或其组合，且可以通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)、流动式化学气相沉积(流动式CVD，flowable CVD，FCVD)(例如，在远程等离子体系统中进行CVD类材料的沉积，并进行后固化(post-curing)以使其转化为另一种材料，诸如氧化物)、其类似制程或其组合来形成。可以使用通过任何可接受的制程形成的其他绝缘材料。在所示的实施例中，绝缘材料25是通过FCVD制程形成的氧化硅。一旦形成绝缘材料，可以执行退火制程。在一实施例中，形成绝缘材料25，使得多余的绝缘材料25覆盖鳍片24。虽然显示绝缘材料25为单层，但是一些实施例可以利用多层。举例而言，在一些实施例中，可以先沿着基板20的表面及鳍片24形成衬层(未显示)。此后，可以在衬层之上形成诸如上述讨论的填充材料。
图5显示可应用于区域20N或区域20P的透视图。图6显示图5所示的结构的剖面图，且前述剖面图是从如图1所示的包括线段A-A的平面所获得。在图5及图6中，对绝缘材料进行移除制程，以移除鳍片24之上的多余绝缘材料25。在一些实施例中，可以利用平坦化制程，诸如化学机械研磨(chemical mechanical polish，CMP)、回蚀(etch-back)制程或其组合。平坦化制程暴露鳍片24，使得在完成平坦化制程之后，鳍片24及绝缘材料25的上表面为齐平(level with)。在遮罩保留在鳍片24上的实施例中，平坦化制程可以暴露遮罩或移除遮罩，使得在完成平坦化制程之后，遮罩或鳍片24各自的上表面与绝缘材料25的上表面是齐平的。
图7显示可应用于区域20N或区域20P的透视图。图8显示图7所示的结构的剖面图，且前述剖面图是从如图1所示的包括线段A-A的平面所获得。在图7及图8中，使绝缘材料25凹入(recessed)以形成浅沟槽隔离(Shallow Trench Isolation，STI)区域(隔离区域22)。使绝缘材料25凹入，使得在区域20N及区域20P中的鳍片24的上部(通道区域24’)从介于相邻的隔离区域22之间突出。此外，隔离区域22的上表面可以具有如图所示的平坦表面、凸出表面、凹入表面(诸如，凹陷(dishing))或其组合。可以通过适当的蚀刻，使隔离区域22的上表面形成为平坦的、凸出的及/或凹入的。可以使用可接受的蚀刻制程来使隔离区域22凹入，诸如对绝缘材料25的材料具有选择比的蚀刻制程(例如，相较于鳍片24的材料，以更快的速率蚀刻绝缘材料25的材料)。举例而言，可以使用稀释氢氟酸(dilute hydrofluoric(dHF)acid)来移除氧化物。
关于图2至图8描述的制程仅仅是可以如何形成鳍片24的一范例。在一些实施例中，可以通过外延生长制程形成鳍片24。举例而言，可以形成介电层在基板20的上表面之上，且沟槽可以蚀刻穿过介电层以暴露出下层的基板20。可以在沟槽中外延生长同质(homoepitaxial)外延结构，且可以使介电层凹入，使得同质外延结构从介电层突出以形成鳍片。另外，在一些实施例中，异质(heteroepitaxial)外延结构可以用于鳍片24。举例而言，可以使在图7至图8中的鳍片24凹入，且可以在经凹入的鳍片24之上外延生长与鳍片24不同的材料。在这样的实施例中，鳍片24包括经凹入的材料与布置在经凹入的材料之上的外延生长材料。在另一实施例中，可以在基板20的上表面之上形成介电层，且沟槽可以蚀刻穿过介电层。然后，可以使用与基板20不同的材料，在沟槽中外延生长异质外延结构，并且可以使介电层凹入，使得异质外延结构从介电层突出，以形成鳍片24。在外延生长同质外延或异质外延结构的一些实施例中，在生长期间中，可以原位掺杂(in situ doping)外延生长材料，且虽然原位掺杂及植入掺杂(implantation doping)可以同时使用，但是原位掺杂可能消除之前或之后的植入。
更进一步，在区域20N(例如，NMOS区域)中外延生长与区域20P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，鳍片24的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯锗或实质上(substantially)为纯锗、III-V族化合物半导体、II-VI族化合物半导体或其类似物来形成。举例而言，用于形成III-V族化合物半导体的可用的材料包括，但不限于，砷化铟、砷化铝(aluminum arsenide)、砷化镓、磷化铟、氮化镓(gallium nitride)、砷化镓铟、砷化铝铟、锑化镓(gallium antimonide)、锑化铝(aluminum antimonide)、磷化铝(aluminum phosphide)、磷化镓(gallium phosphide)及其类似物。
进一步在图8中，可以在鳍片24及/或基板20中形成适当的井区(未显示)。在一些实施例中，可以在区域20N中形成P型井区，且可以在区域20P中形成N型井区。在一些实施例中，在区域20N及区域20P两者中形成P井区或N井区。
在具有不同井区类型的实施例中，可以使用光阻或其他遮罩(未显示)来实现用于区域20N及区域20P的不同植入步骤。举例而言，可以在区域20N中的鳍片24及隔离区域22之上形成光阻。使光阻图案化以暴露基板20的区域20P，诸如PMOS区域。可以通过使用旋转涂布(spin-on)技术来形成光阻，并可以使用可接受的光微影技术来对光阻进行图案化。一旦使光阻图案化，在区域20P中执行n型掺质植入，且光阻可以作为遮罩以实质上防止n型掺质植入到诸如NMOS区域的区域20N中。n型掺质可以是植入到区域中的磷(phosphorus)、砷(arsenic)、锑(antimony)或其类似物，且浓度等于或小于1018cm-3，诸如在介于大约1016cm-3及大约1018cm-3之间。在植入之后，诸如通过可接受的灰化制程移除光阻。
植入区域20P之后，在区域20P中的鳍片24及隔离区域22之上形成光阻。使光阻图案化，以暴露基板20的区域20N，诸如NMOS区域。可以通过使用旋转涂布技术来形成光阻，并可以使用可接受的光微影技术来对光阻进行图案化。一旦使光阻图案化，可以在区域20N中执行p型掺质植入，且光阻可以作为遮罩以实质上防止p型掺质植入到诸如PMOS区域的区域20P中。p型掺质可以是植入到区域中的硼(boron)、氟化硼(boron fluoride)、铟(indium)或其类似物，且浓度等于或小于1018cm-3，诸如在介于大约1016cm-3至大约1018cm-3之间。在植入之后，可以诸如通过可接受的灰化制程来移除光阻。
在区域20N及区域20P的植入之后，可以执行退火以修复植入损伤并活化已经植入的p型及/或n型掺质。在一些实施例中，可以在生长期间中原位掺杂外延鳍片的生长材料，且虽然原位掺杂及植入掺杂可以一起使用，原位掺杂可以消除植入。
图9至图34根据一些实施例，显示在FinFET装置的制造中的各种其他中间阶段。图9至图34显示区域20N及区域20P中的任一个中的部件，且将不会分别显示每个部件。在每张附图所附的内容中描述区域20N及区域20P的结构上的差异(如果有的话)。对于通过参照图1的线段A-A、线段B-B、线段C-C及线段D-D所定义的剖面，图10A、图12A、图15A、图17A、图19A、图21A、图24A、图25A、图26A、图27A、图29A及图30A显示沿着线段A-A的剖面。图24B、图25B、图26B、图27B、图29B、图30B及图31A显示沿着线段B-B的剖面。图13A、图13B、图24C、图25C、图26C、图27C、图29C、图30C及图31B显示沿着线段C-C的剖面。图10B、图12B、图15B、图17B、图19B、图21B及图30D显示沿着线段D-D的剖面。
图10A显示图9所示的结构的剖面图，且前述剖面图是从如图1所示的包括线段A-A的平面所获得。图10B显示图9所示的结构的剖面图，且前述剖面图是从如图1所示的包括线段D-D的平面所获得。在图9、图10A及图10B中，在鳍片24上形成虚设介电层。虚设介电层可以是举例而言，氧化硅、氮化硅、其组合或其类似物，且可以根据可接受的技术沉积或热生长。虚设栅极层形成在虚设介电层之上，且在虚设栅极层之上形成遮罩层。虚设栅极层可以沉积在虚设介电层之上，然后诸如通过CMP来执行平坦化。遮罩层可以沉积在虚设栅极层上。可以使用可接受的光微影及蚀刻技术，来使遮罩层图案化以形成遮罩36。然后，可以使遮罩36的图案转移至虚设栅极层，以形成虚设栅极电极34。在一些实施例中(未显示)，遮罩36的图案也可以通过可接受的蚀刻技术转移到虚设介电层，以形成栅极介电层32。栅极介电层32及虚设栅极电极34一起形成虚设栅极堆叠物30。虚设栅极堆叠物30覆盖相应的鳍片24的通道区域24’。遮罩36的图案可用于使每个虚设栅极堆叠物30与相邻的虚设栅极堆叠物物理上地分离。虚设栅极堆叠物30亦可以具有长度方向，前述长度方向实质上垂直于相应的外延鳍片24的长度方向。
虚设栅极电极34可以是导电或不导电的材料，且可以从包括非晶硅(amorphoussilicon)、多晶硅(polycrystalline-silicon，polysilicon)、多晶硅-锗(聚硅锗，poly-crystalline silicon-germanium，poly-SiGe)、金属氮化物(metallic nitrides)、金属硅化物(metallic silicides)、金属氧化物(metallic oxides)及金属的群组中选择。由虚设栅极层形成的虚设栅极电极34可以通过物理气相沉积(PVD)、CVD、溅射沉积(sputterdeposition)或在本领域中为已知且用于沉积所选材料的其他技术来沉积。虚设栅极电极34可以由其他材料形成，前述其他材料对隔离区域22的蚀刻具有高蚀刻选择比(selectivity)。由遮罩层形成的遮罩36可以包括，举例而言氮化硅、氮氧化硅或其类似物。在一些实施例中，单一虚设栅极层及单一遮罩层跨越区域20N及区域20P形成。在其他实施例中，区域20N及区域20P中的每一个可以具有它们自己独立的虚设栅极层及遮罩层。应注意的是，仅出于说明性目的，栅极介电层32显示为仅覆盖鳍片24。
同样在图9、图10A及图10B中，栅极密封间隔物38A可以形成在虚设栅极堆叠物30、遮罩36及/或鳍片24(通道区域24’)的经暴露表面上。热氧化或随后进行非等向性蚀刻的沉积可以形成栅极密封间隔物38A。栅极密封间隔物38A可以由氧化硅、氮化硅、氧氮化硅或其类似物来形成。
在形成栅极密封间隔物38A之后，可以执行用于轻掺杂源极/漏极(lightly dopedsource/drain，LDD)区域(未具体显示)的植入。在具有不同装置类型的实施例中，类似于以上关于图7及图8所讨论的植入，可以在区域20N之上形成诸如光阻的遮罩，同时暴露区域20P，且可以将适当的类型(例如，p型)的掺质植入到在区域20P中的经暴露的通道区域24’中。然后，可以移除遮罩。随后，可以在区域20P之上形成诸如光阻的遮罩，同时暴露区域20N，且可以将适当类型(例如，n型)的掺质植入到区域20N中的经暴露的通道区域24’中。然后，可以移除遮罩。n型掺质可以是先前讨论的任何n型掺质，且p型掺质可以是先前讨论的任何p型掺质。轻掺杂源极/漏极区域可以具有从大约1015cm-3到大约1019cm-3的掺杂浓度。退火可用于修复掺质损坏并活化经植入的掺质。
同样在图9、图10A及图10B中，沿着虚设栅极堆叠物30及遮罩36的侧壁在栅极密封间隔物38A上形成栅极间隔物38B。可以通过共形地(conformally)沉积绝缘材料，且随后非等向性地蚀刻绝缘材料，来形成栅极间隔物38B。栅极间隔物38B的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅(silicon carbonitride)或其组合。
为简单起见，栅极密封间隔物38A及栅极间隔物38B可以一起称为栅极间隔物38。应注意的是，以上公开概述形成间隔物及LDD区域的制程。可以使用其他制程及顺序。举例而言，可以利用更少或更多的间隔物，可以利用不同的步骤顺序(例如，可以在形成栅极间隔物38B之前，不蚀刻栅极密封间隔物38A，从而产生“L形”栅极密封间隔物；可以形成或移除间隔物；及/或其类似步骤)。此外，可以使用不同的结构及步骤来形成n型及p型装置。举例而言，在可以形成栅极密封间隔物38A之前，形成用于n型装置的LDD区域，同时可以在形成栅极密封间隔物38A之后，形成用于p型装置的LDD区域。
图12A显示图11所示的结构的剖面图，前述剖面图是从如图1所示的包括线段A-A的平面所获得。图12B显示图11所示的结构的剖面图，且前述剖面图是从如图1所示的包括线段D-D的平面所获得。图13A及图13B显示图11所示的结构的剖面图，前述剖面图是从如图1所示的包括线段C-C的平面所获得。在图11、图12A、图12B、图13A及图13B中，外延源极/漏极区域42形成在鳍片24中，以在各个通道区域24’中施加应力，从而提高性能。外延源极/漏极区域42形成在鳍片24中，使得每个虚设栅极堆叠物30设置在介于外延源极/漏极区域42的相应的相邻对(neighboring pairs)外延源极/漏极区域之间。在一些实施例中，外延源极/漏极区域42可以延伸到鳍片24中，且亦可以穿透(penetrate through)鳍片24。在一些实施例中，栅极间隔物38用于使外延源极/漏极区域42与虚设栅极堆叠物30以适当的横向距离分离，使得外延源极/漏极区域42不会造成后续形成的FinFET的栅极短路。
可以通过遮蔽例如PMOS区域的区域20P，并蚀刻在区域20N中的鳍片24的源极/漏极区域以形成凹部，来形成在例如NMOS区域的区域20N中的外延源极/漏极区域42。然后，使区域20N中的外延源极/漏极区域42外延生长在凹部中。外延源极/漏极区域42可以包括任何可接受的材料，诸如适合用于n型FinFET的材料。举例而言，如果鳍片24是硅，则在区域20N中的外延源极/漏极区域42可以包括在通道区域24’中施加拉伸应变(tensile strain)的材料，诸如硅、碳化硅、经磷掺杂的碳化硅(phosphorous doped silicon carbide)、磷化硅(silicon phosphide)或其类似物。区域20N中的外延源极/漏极区域42可以具有从鳍片24的相应表面凸起的表面并可以具有刻面(facets)。
可以通过遮蔽例如NMOS区域的区域20N，并蚀刻在区域20P中的鳍片24的源极/漏极区域以形成在鳍片24中的凹部，来形成在例如PMOS区域的区域20P中的外延源极/漏极区域42。然后，使区域20P中的外延源极/漏极区域42外延生长在凹部中。外延源极/漏极区域42可以包括任何可接受的材料，诸如适合用于p型FinFET的材料。举例而言，如果鳍片24是硅，则在区域20P中的外延源极/漏极区域42可以包括在通道区域24’中施加压缩应变(compressive strain)的材料，诸如硅锗、硼掺杂硅锗(boron doped silicon-germanium)、锗、锗锡(germanium tin)或其类似物。区域20P中的外延源极/漏极区域42亦可以具有从鳍片24的相应表面凸起的表面并可以具有刻面。
类似于先前讨论的用于形成轻掺杂源极/漏极区域，然后进行退火的制程，可以植入掺质至外延源极/漏极区域42及/或鳍片24，以形成源极/漏极区域。外延源极/漏极区域42可具有介于大约1019cm-3至大约1021cm-3的掺杂浓度。用于外延源极/漏极区域42的n型及/或p型掺质可以是先前讨论的任何掺质。在一些实施例中，可以在生长期间中，使外延源极/漏极区域42原位掺杂。
作为用于形成外延源极/漏极区域42在区域20N及区域20P中的外延制程的结果，外延源极/漏极区域的上表面具有刻面，前述刻面横向地向外(outward)扩展超过鳍片24的侧壁。在一些实施例中，如图13A所示，这些刻面导致相同FinFET的相邻的外延源极/漏极区域42合并。在其他实施例中，如图13B所示，在外延制程完成之后，相邻的外延源极/漏极区域42保持分离。在图13A及图13B所示的实施例中，形成栅极间隔物38，前述栅极间隔物38覆盖在隔离区域22上方延伸的鳍片24(通道区域24’)的侧壁的一部分，从而阻挡外延生长。在一些其他实施例中，可以调整用于形成栅极间隔物38的间隔物蚀刻，以移除间隔物材料，而允许外延源极/漏极区域42延伸到隔离区域22的表面。
图15A显示图14所示的结构的剖面图，剖面图是从如图1所示的包括线段A-A的平面所获得。图15B显示图14所示的结构的剖面图，剖面图是从如图1所示的包括线段D-D的平面所获得。在图14、图15A及图15B中，第一层间介电质(interlayer dielectric，ILD)48沉积在图11、图12A及图12B所示的结构之上。第一ILD48可以由介电材料形成，且可以通过诸如化学气相沉积(chemical vapor deposition，CVD)、等离子体辅助CVD(plasma-enhancedCVD，PECVD)或FCVD的任何合适的方法来沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未经掺杂的硅酸盐玻璃(USG)或其类似物。可以使用通过任何可接受的制程形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(contactetch stop layer，CESL)46设置在介于第一ILD48与外延源极/漏极区域42、介于第一ILD48与遮罩36及介于第一ILD48与栅极间隔物38之间。CESL46可以包括具有与上层的第一ILD48的材料的蚀刻速率不同的介电材料，诸如氮化硅、氧化硅、氮氧化硅或其类似物。
图17A显示图16所示的结构的剖面图，前述剖面图是从如图1所示的包括线段A-A的平面所获得。图17B显示图16所示的结构的剖面图，前述剖面图是从如图1所示的包括线段D-D的平面所获得。在图16、图17A及图17B中，可以执行诸如CMP的平坦化制程，以使第一ILD48的上表面与虚设栅极堆叠物30或遮罩36的上表面齐平(举例而言，如图17B所示)。平坦化制程还可以移除虚设栅极堆叠物30上的遮罩36(或其的一部分)以及沿着遮罩36的侧壁的栅极间隔物38的一部分。在平坦化制程之后，在这种遮罩36的上表面、栅极间隔物38的上表面及第一ILD48的上表面彼此齐平的情况下，可以保留遮罩36。在一些实施例中，作为平坦化制程的结果，虚设栅极堆叠物30、栅极间隔物38及第一ILD48的上表面齐平。在这样的实施例中，虚设栅极电极34的上表面通过第一ILD48暴露。
图19A显示图18所示的结构的剖面图，前述剖面图是从如图1所示的包括线段A-A的平面所获得。图19B显示图18所示的结构的剖面图，前述剖面图是从如图1所示的包括线段D-D的平面所获得。图18、图19A及图19B显示栅极替代制程。在一或多个蚀刻步骤中，可以移除虚设栅极电极34；且如果遮罩36存在的话可以移除遮罩36；且可以可选地(optionally)移除栅极介电层32，并使用替代栅极取代。在一些实施例中，通过非等向性干式蚀刻制程移除虚设栅极电极34，且如果遮罩36存在的话，可以移除遮罩36。举例而言，蚀刻制程可以包括使用反应气体的干式蚀刻制程，前述干式蚀刻制程选择性地蚀刻遮罩36及虚设栅极电极34，而不蚀刻第一ILD48或栅极间隔物38。每个凹部暴露相应的鳍片24的通道区域24’(鳍片24的上部)及/或在相应的鳍片24的通道区域24’上层(overlies)。每个通道区域24’设置在介于外延源极/漏极区域42的相邻对外延源极/漏极区域之间。在移除期间中，当蚀刻虚设栅极电极34时，栅极介电层32可以用作蚀刻停止层。然后，在移除虚设栅极电极34之后，可以可选地移除栅极介电层32。
接下来，形成栅极介电层52及栅极电极56以用于替代栅极，亦即栅极堆叠物60。栅极介电层52共形地沉积在凹部中，诸如在鳍片24的上表面及侧壁上以及在栅极间隔物38的侧壁上。栅极介电层52也可以形成在第一ILD48的上表面上。根据一些实施例，栅极介电层52包括氧化硅、氮化硅或其多层。在一些实施例中，栅极介电层52可以包括高介电常数(dielectric constant，k)的介电材料，且在这些实施例中，栅极介电层52可具有大于大约7.0的介电常数值(k value)，且可以包括金属氧化物或铪(hafnium)、铝(aluminum)、锆(zirconium)、镧(lanthanum)、锰(manganese)、钡(barium)、钛(titanium)、铅(lead)的硅酸盐(silicate)及其组合。栅极介电层52的形成方法可以包括分子束沉积(Molecular-Beam Deposition，MBD)、原子层沉积(atomic layer deposition，ALD)、PECVD及其类似制程。在其中栅极介电层32的一部分保留在凹部中的实施例中，栅极介电层52包括栅极介电层32的材料(例如，氧化硅)。
栅极电极56分别沉积在栅极介电层52之上，并填充凹部的剩余部分。栅极电极56可以包括含有金属的材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌(ruthenium)、铝、钨、其组合或其多层。举例而言，虽然在图19A-图19B中将栅极电极56显示为具有单层，但是栅极电极56可以包括任意数量的衬层、任意数量的功函数调整层及填充材料，且上述所有共同图示为栅极电极56。在填充凹部之后，可以执行诸如CMP的平坦化制程，以移除栅极介电层52及栅极电极56的材料的多余部分，前述这些多余部分在第一ILD48的上表面之上。因此，栅极介电层52及栅极电极56的材料的剩余部分形成所得FinFET的替代栅极。替代栅极的栅极电极56及栅极介电层52可以统称为栅极堆叠物60。栅极堆叠物可以沿着鳍片24的通道区域24’的侧壁延伸。
在区域20N及区域20P中的栅极介电层52的形成可以同时发生，使得在每个区域中的栅极介电层52由相同的材料形成，且可以同时发生栅极电极56的形成，使得在每个区域中的栅极电极56由相同的材料形成。在一些实施例中，在每个区域中的栅极介电层52可以通过不同的制程形成，使得栅极介电层52可以是不同的材料，及/或在每个区域中的栅极电极56可以通过不同的制程形成，使得栅极电极56可以是不同的材料。当使用不同的制程时，可以使用各种遮罩步骤，来遮蔽及暴露适当的区域。栅极电极56可以包括多个层，前述多个层包括但不限于氮化钛硅(Titanium Silicon Nitride，TSN)层、氮化钽(tantalumnitride，TaN)层、氮化钛(titanium nitride，TiN)层、钛铝(titanium aluminum，TiAl)层、额外的TiN及/或TaN层以及填充金属。这些层中的一些层定义相应的FinFET的功函数。此外，p型FinFET的金属层及n型FinFET的金属层可以彼此不同，以使金属层的功函数适合于相应的p型或n型的FinFET。填充材料可以包括铝、钨或钴。
图21A显示图20所示的结构的剖面图，前述剖面图是从如图1所示的包括线段A-A的平面所获得。图21B显示图20所示的结构的剖面图，前述剖面图是从如图1所示的包括线段D-D的平面所获得。如图20、图21A及图21B所示，形成硬遮罩62。硬遮罩62的材料可以与CESL46、第一ILD48及/或栅极间隔物38中的一些的材料相同或不同。根据一些实施例，硬遮罩62由氮化硅、氮氧化硅、碳氧化硅(silicon oxy-carbide)、氮碳氧化硅(silicon oxycarbo-nitride)或其类似物。硬遮罩62的形成可以包括通过蚀刻使栅极堆叠物60凹陷以形成凹部；使介电材料填充到凹部中；以及执行平坦化以移除介电材料的多余部分。介电材料的剩余部分是硬遮罩62。
图22根据一些实施例，显示的FinFET的布局(layout)的范例部分的俯视图(topdown view)。在此视图中，未显示第一ILD48，以便更清楚地显示具有硬遮罩62的栅极堆叠物60及具有源极/漏极区域42的鳍片24。垂直线对应于具有栅极堆叠物60及硬遮罩62。水平线对应于具有形成于其中的源极/漏极区域42的鳍片24。虚线区域对应于下面讨论的开口70，前述开口70是切割一或多个栅极的区域。在下面的范例实施例中，在一个开口70中同时切割两个栅极，然而，在一些实施例中，可以形成多个开口70，且其中每个开口都切割任意数量的栅极，诸如仅一个栅极或十个栅极。可以使用其他数值。线段A-A、线段B-B及线段C-C对应于图1中的线段，每一个线段代表从包括每条相应线段的平面获得的剖面图。
图22、图23、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C、图28、图29A、图29B、图29C、图30A、图30B、图30C、图30D、图31A、图31B、图32、图33及图34显示切割金属栅极制程，随后是形成接触物的制程。后续制程的图式编号可以包括字母“A”、“B”、“C”或“D”。除非另有说明(例如，如图26D所示，或者如图31A、图31B所示)，否则具有字母“A”的标号的图式是从与包括图1中的线段A-A的垂直平面相同的垂直平面所获得。具有字母“B”的标号的图式是从与包括图1中的线段B-B的垂直平面相同的垂直平面所获得。具有字母“C”的标号的图式是从与包括图1中的线段C-C的垂直平面相同的垂直平面所获得。具有字母“D”的标号的图式是从与包括图1中的线段D-D的垂直平面相同的垂直平面所获得。
图23、图24A、图24B及图24C显示垫片层64、硬遮罩层66及图案化光阻68的形成。底部抗反射涂层(Bottom Anti-Reflective Coating，BARC)(未显示)也可以形成在介于硬遮罩层66及图案化光阻68之间。根据一些实施例，垫片层64由诸如TiN、TaN或其类似物的含有金属的材料形成。垫片层64也可以由诸如氧化硅的介电材料形成。硬遮罩层66可以由SiN、SiON、SiCN、SiOCN或其类似物形成。形成制程可以包括ALD、PECVD或其类似制程。涂覆光阻68在硬遮罩层66之上，并在光阻68中形成开口70。如图22、图24A及图24B所示，开口70具有垂直于栅极堆叠物60的长度方向的长度方向(从俯视图观察)，且栅极堆叠物60的一部分直接位于开口70的一部分的下层。如图23、图24B及图24C所示，开口70也可以延伸到第一ILD48的一些部分。
图25A、图25B及图25C显示硬遮罩层66的蚀刻，其中将图案化的光阻68(参照图24A、图24B及图24C)用作蚀刻遮罩。因此，开口70延伸到硬遮罩层66。因此，开口70暴露垫片层64的上表面。然后移除光阻68。
图26A、图26B、图26C及图26D根据一些实施例，显示栅极堆叠物60的切割。在切割栅极堆叠物60之后，栅极堆叠物60将被分离成两个分离的且电性隔离的栅极堆叠物，且每个栅极堆叠物包括栅极堆叠物60的一部分。应当理解的是，通过额外的同时切割制程，栅极堆叠物60可以被分离成栅极堆叠物60的多个部分。蚀刻垫片层64以及下层的硬遮罩62及栅极电极56，以形成沟槽74，前述沟槽74延伸穿过栅极电极56以暴露栅极介电层52。亦蚀刻栅极间隔物38的经暴露部分及第一ILD48的经暴露部分。继续蚀刻，直到移除现在的经暴露的栅极介电层52，从而暴露隔离区域22的一部分。在一些实施例中，蚀刻可以仍然继续，直到至少移除现在的经暴露的隔离区域22的一部分。在一些实施例中，可以继续蚀刻，直到移除隔离区域22，且直到暴露基板20的一部分。在一些实施例中，可以进一步继续蚀刻，直到移除基板20的一部分。蚀刻可包括使用各种蚀刻剂的多个循环，且各种蚀刻剂可有效地移除在栅极堆叠物60中的不同材料。在一些实施例中，沟槽74的底部可设置在隔离区域22中且可不穿透基板20。
根据本公开的一些实施例，使用选自但不限于Cl2、BCl3、Ar、CH4、CF4及其组合的制程气体来执行蚀刻。可以在介于大约2.5m Torr至大约2.5mTorr之间的压力范围中执行栅极电极56的蚀刻。在主蚀刻(main etching)中施加RF功率(RF power)，且RF功率可以在介于大约250瓦(Watts)及大约2，500瓦特之间的范围内。也可以施加大约25伏(volts)至大约750伏之间的范围内的偏置电压。
如图26A、图26B及图26C所示，在蚀刻穿过隔离区域22的实施例中，形成穿过隔离区域22的层的灯泡状凹陷75。举例而言，参照图26A，在这样的实施例中，当蚀刻隔离区域22时，沟槽74中的栅极电极56的侧壁(walls)的蚀刻速率可能比隔离区域22低很多。由于蚀刻速率的变化，蚀刻剂会产生灯泡状凹陷75形成在隔离区域22中，且在灯泡状凹陷75之上形成的上部梯形部分(upper trapezoidal portion)。在灯泡状凹陷75中的宽度W1大于在介于栅极电极56及隔离区域22之间形成的颈部处的宽度W2。在一些实施例中，宽度W1可以在介于大约5nm与大约30nm之间，诸如大约18nm，且宽度W2可以在介于宽度W1的大约80％至大约99％之间，且可以在大约5nm至大约30nm之间，诸如大约16nm，但是可以想到并且可以使用其他数值。在一些实施例中，可以通过采用其他蚀刻技术，诸如湿式蚀刻、干式蚀刻或其组合来实现灯泡状凹陷75。
参照图26B，沟槽74的底部可以是弯曲的，且在沟槽74的中心处具有在介于大约100nm及大约300nm之间的深度D1，诸如大约230nm，但是可以想到并且可以使用其他数值。因为沟槽74的底部可以是弯曲的，所以在端部处的沟槽74的底部可以与在中间的沟槽74的底部处于不同的层中。举例而言，朝向沟槽74的端部且在深度D2处的沟槽74的底部可以在隔离区域22中，同时沟槽74的底部在基板20中。深度D2可以在介于大约100nm与大约300nm之间，诸如大约230nm，但是可以想到并且可以使用其他数值。在一些实施例中，深度D2可以在介于深度D1的大约90％至99％之间。应当注意的是，沟槽74的侧壁可以是倾斜的，其中沟槽74的顶部处的宽度W3大于沟槽74的底部处的宽度W4。在一些实施例中，宽度W3可以在介于大约100nm至大约500nm之间，诸如在介于大约100nm至大约200nm之间，诸如大约130nm，且宽度W4可以在介于大约100nm至大约500nm之间，诸如介于大约100nm至大约200nm之间，诸如大约100nm，但是可以想到并且可以使用其他数值。在一些实施例中，宽度W4可以在介于宽度W3的大约85％至99％之间。
在一些实施例中，深度D1可以与基板20的上表面重合(coincide)(且不延伸到基板中)。在其他实施例中，深度D1可以终止于隔离区域22的中间深度(intermediatedepth)，亦即在介于隔离区域22的上表面与隔离区域22的下表面之间。在又一实施例中，深度D1可以终止于隔离区域22的上表面上或在栅极介电层52上(参照图24B)。
参照图26C，在一些实施例中，在沟槽74的端部附近，灯泡状凹陷75可以向上延伸到第一ILD48中。因为第一ILD48(其在沟槽74的端部处暴露)的蚀刻速率可以更接近隔离区域22的蚀刻速率，所以灯泡状凹陷75可以与第一ILD48重迭。在其他实施例中，在图26C的剖面中的灯泡状凹陷75可以变得更小且定义为灯泡状。在保持灯泡状的情况下，灯泡状凹陷75中的宽度W5大于在介于第一ILD48之间形成的颈部处的宽度W6。在不保持灯泡状的情况下，宽度W6可以大于或等于宽度W5。在一些实施例中，宽度W5可以在介于大约5nm至大约30nm之间，诸如大约18nm，且宽度W6可以在介于宽度W5的大约60％至大约95％之间，且可以在介于大约5nm及30nm之间，诸如大约16nm，但是可以想到并且可以使用其他数值。
图26D根据一些实施例，显示开口70的俯视图。在一些实施例中，开口70可以具有均匀的形状，诸如椭圆形或矩形。在其他实施例中，由于栅极堆叠物60以及围绕第一ILD48及隔离区域22的材料的不同蚀刻速率，开口70可以形成不均匀的形状。图26D显示切割两个栅极堆叠物的一种可能的不均匀形状。在每个栅极堆叠物60上，开口70可以具有开口70A及开口70B。在一些实施例中，开口70A及开口70B可以是椭圆形或菱形的(或其组合，亦即具有圆形侧边的菱形)。在一些实施例中，可以形成开口70C在开口70A及70B中的每一个之间且与开口70A及70B中的每一个相邻，前述开口70C也可以是椭圆形或菱形的(或其组合)。开口70A、70B及70C中的每一个可合并在一起以形成领结状(bow-tie shaped)开口、狗骨状(dog-bone shaped)开口或花生状(peanut shaped)开口。开口70A及70B中的每一个可以具有宽度W7，前述宽度W7对应于与介于相邻开口70的栅极端部之间的宽度。在一些实施例中，宽度W7可以在介于大约5nm至大约50nm之间，诸如大约20nm。开口70C可在与宽度W7相同的方向上具有宽度W8，前述宽度W8大约为W7的宽度的一半，诸如在W7的宽度的30％至70％之间。在一些实施例中，开口70C可具有在介于宽度W7的大约60％与90％之间的宽度W8，但是可以想到并可以使用其他数值。
在一些实施例中，当执行栅极堆叠物60的切割时，会形成蚀刻的残留物及副产物。据此，在一些实施例中，可以在切割栅极堆叠物60期间中清洁这些残留物及副产物。举例而言，在一些实施例中，可以形成聚合物残留物(polymer residue)，诸如CxHy(x及y为整数)，可以通过氧处理(oxygen treatment)来移除前述聚合物残留物。
图27A、图27B及图27C显示介电(或隔离)区域82的形成。介电区域82的形成可以包括：沉积介电材料到沟槽74中(参照图26A、图26B及图26C)。在图27A及图27C的剖面中的介电区域82包括对应于沟槽74的灯泡状凹陷75(参照图26A及图26C)的下部灯泡状部分以及位于下部灯泡状部分之上的上部梯形部分。由于沉积方法的制程条件及灯泡状凹陷75，在介电区域82内形成空隙或气隙84。气隙84减少从现在被切割的栅极电极56的一部分到现在被切割的栅极电极56的另一部分的电流泄漏，尤其是当介于切割栅极之间的宽度随着技术迭代而减少时。填充方法可以包括ALD、PECVD、CVD、旋转涂布或其类似制程。填充材料可以包括氮化硅、氧化硅、碳化硅、氮氧化硅、碳氧化硅及其类似物。填充材料可以包括其他氧化物、BPSG、USG、FSG、诸如经碳掺杂的氧化物的低介电常数(低k，low-k)介电质(具有小于3.9的k值)、诸如经多孔碳掺杂的二氧化硅(porous carbon doped silicon dioxide)的极低介电常数(极低k，extremely low-k)介电质、诸如聚酰亚胺(polyimide)的聚合物、其类似物或其组合。
气隙84的体积可以在介于沟槽74的体积的大约1％至大约80％之间，其中具有较大体积百分比的气隙84提供更好的绝缘能力并减少切割栅极之间的漏电流。气隙84可以是真空的空隙(vacuumed void)(为简化起见，真空的空隙仍然可以称为“气隙(air gap)”)或填充有空气，前述空气可以包括在沉积介电区域82的期间中的环境中的化学物质。在A-A剖面或C-C剖面中的气隙84的形状可以是具有向上延伸的尾部的泪滴状(tear dropped)或椭圆形。气隙84的形状可以具有灯泡状部分，且灯泡状部分具有从灯泡状部分垂直地延伸的狭窄部分。在一些实施例中，气隙84的侧壁可以是非线性的，且与如以上关于图26A或图26C所讨论的颈部一致变窄(narrowing coinciding)。
气隙84的高度D1’可以在介于沟槽74的深度D1(参照图26A及图26B)的大约10％至大约90％之间，且在沿着A-A剖面(参照图1)的最宽处的气隙84的宽度W1’可以在介于沟槽74的宽度W1(参照图26A)的大约10％至大约90％之间，且可以在介于大约1nm至大约28nm之间，诸如大约4nm。气隙84的高度D2’可以在介于沟槽74的深度D2(参照图26B及图26C)的大约10％至大约90％之间。在沿着C-C剖面(参照图1)的最宽点处的气隙84的宽度W5’可以在介于沟槽74的宽度W5(参照图26C)的大约10％至大约90％之间，且可以在大约1nm至大约28nm之间，诸如大约4nm。可以想到并可以使用其他数值。气隙84的灯泡状部分的高度可以在介于大约30nm至大约75nm之间，诸如在介于大约40nm至大约60nm之间，但是可以想到并可以使用其他数值。
沿着B-B剖面(参照图1)的气隙84的形状可以是具有圆形上表面及下表面的梯形。沿着B-B剖面的气隙84的顶部处的宽度W3’可以在介于宽度W3(参照图26B)的大约10％至大约90％之间。沿着B-B剖面的气隙84的底部处的宽度W4’可以在介于宽度W4(参照图26B)的大约10％至大约90％之间。可以想到并可以使用其他数值。
气隙84的顶端部可以以距离D3低于硬遮罩62的上表面，前述距离D3介于大约10nm与大约200nm之间。气隙84的介电常数(k值)等于1.0，因此气隙84的形成有助于减小现在切割的栅极电极56的部分之间的寄生电容或漏电流。
在图28、图29A、图29B及图29C中，执行平坦化，诸如CMP制程或机械研磨制程(mechanical grinding process)，以移除介电区域82的介电材料的多余部分，并使介电区域的上表面与第一ILD48的上表面及硬遮罩62的上表面齐平。
在图30A、图30B、图30C及图30D中，第二ILD108沉积在第一ILD48之上。在一些实施例中，第二ILD108是通过流动式CVD方法形成的可流动膜(flowable film)。在一些实施例中，第二ILD108由诸如PSG、BSG、BPSG、USG或其类似物的介电材料形成，且可以通过诸如CVD及PECVD的任何合适的方法来沉积。
同样在图30A、图30B、图30C及图30D中，根据一些实施例，穿过第二ILD108及第一ILD48形成栅极接触物110及源极/漏极接触物112。穿过第一ILD48及第二ILD108形成用于源极/漏极接触物112的开口，且穿过第二ILD108及硬遮罩62形成用于栅极接触物110的开口。可以使用可接受的光微影及蚀刻技术来形成开口。形成诸如扩散阻障层、粘着层或其类似层的衬层以及导电材料在开口中。衬层可包括钛、氮化钛、钽、氮化钽或其类似物。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍或其类似物。可以执行诸如CMP的平坦化制程，以从第二ILD108的表面移除多余的材料。剩余的衬层及导电材料在开口中形成源极/漏极接触物112及栅极接触物110。可以执行退火制程，以在介于外延源极/漏极区域42与源极/漏极接触物112之间的界面处形成硅化物。源极/漏极接触物112物理上地且电性上地耦合至外延源极/漏极区域42，且栅极接触物110物理上地且电性上地耦合至栅极电极56。然而，因为介电区域82及气隙84，耦合至栅极堆叠物60的一个切割部分的栅极接触物110与耦合至栅极堆叠物60的另一切割部分的栅极接触物110电性隔离。源极/漏极接触物112及栅极接触物110可以以不同的制程形成，或者可以以相同的制程形成。虽然在图30D中显示为以相同的剖面形成，但是应当理解的是，如图30A、图30B及图30C所示，源极/漏极接触物112及栅极接触物110中的每一个可以以不同的剖面形成，所以可以避免接触物短路。
在图31A及图31B中，在一些实施例中，源极/漏极接触物112形成为在介电区域82之上延伸。具体而言，在一些实施例中，在图31A中，源极/漏极接触物112可以在介电区域82之上成一直线延伸(run in a line)。使源极/漏极接触物形成为一直线延伸可以简化诸如以上关于图30A、图30B及图30C所讨论的图案化制程及填充制程。在图31B中，源极/漏极接触物112的下部延伸穿过第一ILD48。源极/漏极接触物112的上部在介电区域82之上成一直线延伸。在一些实施例中，源极/漏极接触物112的上部及下部可以以不同的制程形成，举例而言，通过在沉积第二ILD108之前，形成源极/漏极接触物112的下部。在其他实施例中，源极/漏极接触物112的上部及下部可以以相同的制程形成。如图31B所示，源极/漏极接触物112的下部(包括源极/漏极接触物112的衬层及/或导电材料)可以部分延伸到气隙84中。
图32根据一些实施例，显示FinFET的布局的范例性部分的俯视图。图32类似于图22，但是图32还显示源极/漏极接触物112。在此视图中，未显示第一ILD48及第二ILD108，以便更清楚地显示栅极堆叠物60及鳍片24。第一组垂直线对应于栅极堆叠物60及/或硬遮罩62，且第二组垂直线对应于源极/漏极接触物112。水平线对应于鳍片24及/或源极/漏极区域42。虚线区域对应于在切割栅极堆叠物60之后填充相应的开口70的介电区域82(参照图27A、图27B及图27C)。方框标记85A及85B中的每一个是FinFET的栅极切割区域。在方框标记85A中，源极/漏极接触物112没有在切割部分之上延伸(参照例如，图30B)。在方框标记85B中，源极/漏极接触物112在切割部分之上延伸(参照例如，图31A)。
图33及图34各自显示图32的放大部分的俯视图。图33显示在图32中的方框标记85A的俯视图。在此视图中，移除介电区域82的一部分，以显示气隙84。在已经形成介电区域82以填充开口70之后，此视图类似于图26D所示的视图。如图33所示，气隙84具有与介电区域82的轮廓相似的形状。在一些实施例中，气隙84A及气隙84B可以是椭圆形或菱形形状的(或其组合，亦即具有圆形侧边的菱形)。在一些实施例中，可以形成另一个气隙84C在气隙84A及84B中的每一个之间并与气隙84A及84B中的每一个相邻，前述气隙84C也可以是椭圆形或菱形的(或其组合)，且其中气隙84C大约为气隙84A的宽度的一半。在一些实施例中，诸如图33所示，气隙84A、84B及84C中的每一个可以合并在一起，并通过在气隙84C的任一侧上的气隙84D连接，以形成连续(continuous)气隙84，前述连续气隙84可以具有领结状的开口、狗骨状的开口或花生状的开口。在一些实施例中，气隙84D可在气隙84C的任一侧或两侧上挤压(pinch off)，使得气隙84不连续。图34与图33相似，显示在图32中的方框标记85B的俯视图，显示源极/漏极接触物112在介电区域82及气隙84之上连续的实施例。
实施例制程及装置有利地在相邻的FinFET装置的取代栅极(例如，金属栅极)的两个切割端之间设置气隙或空隙，这是由取代栅极切割制程导致的。气隙或空隙仅在介电材料之上提供更好的绝缘性能，且因此，减少从一金属栅极到相邻金属栅极的漏电流(由于切割较大的金属栅极结构而导致)。额外的优点包括，气隙可以具有在金属栅极栅极结构的较低深度下方延伸的灯泡状部分，且具有在介于切割栅极端部之间向上延伸的尾部。
一种半导体装置的形成方法，其包括：蚀刻栅极堆叠物，以形成延伸穿过栅极堆叠物的沟槽。栅极堆叠物包括金属栅极电极、栅极介电质以及一对栅极间隔物。沟槽移除栅极堆叠物的一部分，以使栅极堆叠物分离为第一栅极堆叠物部分及第二栅极堆叠物部分。延伸沟槽至在栅极堆叠物下方的隔离区域。沉积介电材料在沟槽中，以形成介电区域。介电区域具有在介电材料中的气隙(air gap)。气隙从对应于隔离区域的第一深度向上延伸(extends upward)至对应于第一栅极堆叠物部分的金属栅极电极的深度的第二深度。形成第一接触物至第一栅极堆叠物部分的金属栅极电极。形成第二接触物至第二栅极堆叠物部分的金属栅极电极，且第一接触物与第二接触物为电性隔离。形成第三接触物至相邻于第一栅极堆叠物部分设置的源极/漏极区域。在一实施例中，延伸沟槽至隔离区域，以形成位于沟槽的底部处的灯泡状(bulb-shaped)剖面。在一实施例中，气隙在对应于沟槽的底部的位置处具有灯泡状剖面。在一实施例中，沉积介电材料包括形成氮化硅层。在一实施例中，前述形成方法进一步包括：使基板图案化，以形成纵向的(lengthwise)多个半导体鳍片。在介于多个半导体鳍片之间形成隔离区域。在垂直于多个半导体鳍片的长度方向上，形成虚设栅极堆叠物于多个半导体鳍片之上且于隔离区域之上。形成相邻于虚设栅极堆叠物的源极/漏极区域。以栅极堆叠物取代虚设栅极堆叠物。形成第一层间介电质(inter-layerdielectric，ILD)于源极/漏极区域之上。使第一层间介电质的上表面平坦化，直至第一层间介电质的上表面与栅极堆叠物的上表面齐平(level with)。在一实施例中，前述形成方法进一步包括：当蚀刻栅极堆叠物，在栅极堆叠物的任一侧(either side)上蚀刻第一层间介电质的一部分。在一实施例中，蚀刻栅极堆叠物包括：形成硬遮罩层于栅极堆叠物之上。使硬遮罩层图案化，以形成开口，且前述开口在栅极堆叠物之上的硬遮罩层中，且介于两个相邻的源极/漏极区域之间。在一或多个蚀刻循环中，通过开口蚀刻栅极堆叠物。在一实施例中，前述形成方法进一步包括：延伸沟槽至位于隔离区域下方的半导体基板。
另一实施例是关于一种半导体装置，其包括：第一鳍式场效晶体管(fin fieldeffect transistor，FinFET)以及第二鳍式场效晶体管。第一鳍式场效晶体管包括：从基板延伸的第一鳍片、设置在第一鳍片中的第一源极/漏极区域、围绕第一鳍片的下部的第一隔离区域、以及位于第一鳍片之上且垂直于第一鳍片并在第一隔离区域之上的第一栅极电极。第二鳍式场效晶体管包括：从基板延伸的第二鳍片、设置在第二鳍片中的第二源极/漏极区域、围绕第二鳍片的下部的第二隔离区域、以及位于第二鳍片之上且垂直于第二鳍片并在第二隔离区域之上的第二栅极电极。第二鳍式场效晶体管相邻于第一鳍式场效晶体管。第一栅极电极与第二栅极电极成一线(in line with)。前述半导体装置进一步包括介电区域。前述介电区域设置于介于第一栅极电极与第二栅极电极之间。通过介电区域，第一栅极电极与第二栅极电极电性隔离。介电区域包括第一介电材料以及设置于第一介电材料中的气隙。在一实施例中，第一隔离区域与第二隔离区域为连续(continuous with)，且共同包括第三隔离区域。其中介电区域及设置在介电区域中的气隙延伸至第三隔离区域。在一实施例中，介电区域包括下部及上部，其中相较于下部的宽度，介于下部及上部之间的颈部(neck)较窄。在一实施例中，气隙从第一深度向上延伸至第二深度。其中，第一深度相较于第一栅极电极的下表面更深。其中，第二深度设置在介于第一栅极电极的上表面及第一栅极电极的下表面之间的深度处。在一实施例中，气隙包括实质上在第一栅极电极的下表面下方的深度处的灯泡状部分、以及从灯泡状部分向上延伸的尾部。在一实施例中，气隙包括处于真空的空隙。
又一实施例是关于一种半导体装置，其包括：第一金属栅极及第二金属栅极。前述第一金属栅极对应于第一鳍式场效晶体管(FinFET)。第一金属栅极在第一鳍片之上延伸且垂直于第一鳍片并在围绕第一鳍片的下部的隔离材料之上。前述第二金属栅极对应于第二鳍式场效晶体管。第二金属栅极在第二鳍片之上延伸且垂直于第二鳍片并在隔离材料之上。隔离材料围绕第二鳍片的下部。前述半导体装置进一步包括介电材料。前述介电材料设置在介于第一金属栅极的第一端及第二金属栅极的第二端之间。空隙设置在介电材料中。空隙介于第一金属栅极的第一端及第二金属栅极的第二端之间。在一实施例中，空隙横向地延伸超过第一金属栅极的宽度。其中，空隙延伸至设置于第一鳍片之上的第一层间介电质(ILD)。在一实施例中，在第一层间介电质中的空隙的高度小于介于第一金属栅极的第一端及第二金属栅极的第二端之间的空隙的高度。在一实施例中，空隙包括具有灯泡状形状的第一部分、以及具有尾状形状的第二部分，前述尾状形状从前述灯泡状形状向上延伸。在一实施例中，空隙的第一部分设置于接触隔离材料的介电材料的一部分中。空隙的第二部分设置于介于第一金属栅极的第一端及第二金属栅极的第二端之间的介电材料的一部分中。在一实施例中，介电材料包括介于下部灯泡状部分(lower bulb shaped portion)与上部梯形部分(upper trapezoidal portion)之间的颈部。空隙通过颈部延伸。
前述内文概述了各种实施例的部件，使所属技术领域中具有通常知识者可以更佳地了解本公开的各个实施方式。所属技术领域中具有通常知识者应可理解的是，他们可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在本文中介绍的各种实施例相同的优点。所属技术领域中具有通常知识者也应理解的是，这些等效的构型并未背离本公开的发明精神与范围，且在不背离本公开的发明精神与范围的前提下，可对本公开进行各种变化、置换或修改。

Claims (10)

1.一种半导体装置的形成方法，其包括：
蚀刻一栅极堆叠物，以形成延伸穿过该栅极堆叠物的一沟槽，该栅极堆叠物包括一金属栅极电极、一栅极介电质以及一对栅极间隔物，该沟槽移除该栅极堆叠物的一部分，以使该栅极堆叠物分离为一第一栅极堆叠物部分及一第二栅极堆叠物部分；
延伸该沟槽至在该栅极堆叠物下方的一隔离区域；
沉积一介电材料在该沟槽中，以形成一介电区域，该介电区域具有在该介电材料中的一气隙，该气隙从对应于该隔离区域的一第一深度向上延伸至对应于该第一栅极堆叠物部分的该金属栅极电极的深度的一第二深度；
形成一第一接触物至该第一栅极堆叠物部分的该金属栅极电极；
形成一第二接触物至该第二栅极堆叠物部分的该金属栅极电极，且该第一接触物与该第二接触物为电性隔离；以及
形成一第三接触物至相邻于该第一栅极堆叠物部分设置的一源极/漏极区域。
2.如权利要求1所述的半导体装置的形成方法，其中，延伸该沟槽至该隔离区域，以形成位于该沟槽的一底部处的灯泡状剖面。
3.如权利要求2所述的半导体装置的形成方法，其中，该气隙在对应于该沟槽的该底部的位置处具有灯泡状剖面。
4.如权利要求1所述的半导体装置的形成方法，其进一步包括：
使一基板图案化，以形成纵向的多个半导体鳍片；
在介于该多个半导体鳍片之间形成该隔离区域；
在垂直于该多个半导体鳍片的一长度方向上，形成一虚设栅极堆叠物于该多个半导体鳍片之上且于该隔离区域之上；
形成相邻于该虚设栅极堆叠物的该源极/漏极区域；
以该栅极堆叠物取代该虚设栅极堆叠物；
形成一第一层间介电质于该源极/漏极区域之上；以及
使该第一层间介电质的一上表面平坦化，直至该第一层间介电质的该上表面与该栅极堆叠物的一上表面齐平。
5.一种半导体装置，其包括：
一第一鳍式场效晶体管，其包括：从一基板延伸的一第一鳍片、设置在该第一鳍片中的一第一源极/漏极区域、围绕该第一鳍片的一下部的一第一隔离区域、以及位于该第一鳍片之上且垂直于该第一鳍片并在该第一隔离区域之上的一第一栅极电极；
一第二鳍式场效晶体管，其包括：从该基板延伸的一第二鳍片、设置在该第二鳍片中的一第二源极/漏极区域、围绕该第二鳍片的一下部的一第二隔离区域、以及位于该第二鳍片之上且垂直于该第二鳍片并在该第二隔离区域之上的一第二栅极电极，该第二鳍式场效晶体管相邻于该第一鳍式场效晶体管，且该第一栅极电极与该第二栅极电极成一线；以及
一介电区域，设置于介于该第一栅极电极与该第二栅极电极之间，通过该介电区域，该第一栅极电极与该第二栅极电极电性隔离，该介电区域包括一第一介电材料以及设置于该第一介电材料中的一气隙。
6.如权利要求5所述的半导体装置，其中，该气隙从一第一深度向上延伸至一第二深度，其中该第一深度相较于该第一栅极电极的一下表面更深，且其中该第二深度设置在介于该第一栅极电极的一上表面及该第一栅极电极的该下表面之间的一深度处。
7.如权利要求6所述的半导体装置，其中，该气隙包括实质上在该第一栅极电极的该下表面下方的一深度处的一灯泡状部分、以及从该灯泡状部分向上延伸的一尾部。
8.一种半导体装置，其包括：
一第一金属栅极，对应于一第一鳍式场效晶体管，该第一金属栅极在一第一鳍片之上延伸且垂直于该第一鳍片并在围绕该第一鳍片的一下部的一隔离材料之上；
一第二金属栅极，对应于一第二鳍式场效晶体管，该第二金属栅极在一第二鳍片之上延伸且垂直于该第二鳍片并在该隔离材料之上，该隔离材料围绕该第二鳍片的一下部；
一介电材料，设置在介于该第一金属栅极的一第一端及该第二金属栅极的一第二端之间；以及
一空隙，设置在该介电材料中，该空隙介于该第一金属栅极的该第一端及该第二金属栅极的该第二端之间。
9.如权利要求8所述的半导体装置，其中，该空隙横向地延伸超过该第一金属栅极的一宽度，且其中该空隙延伸至设置于该第一鳍片之上的一第一层间介电质。
10.如权利要求8所述的半导体装置，其中，该介电材料包括介于一下部灯泡状部分与一上部梯形部分之间的一颈部，且该空隙通过该颈部延伸。
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