KR102402763B1 - 반도체 장치 - Google Patents

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Abstract

인접하는 트랜지스터의 소오스/드레인 사이의 쇼트(short)를 방지하고, 길이 방향으로 인접하는 게이트 전극을 분리하는 분리 절연 패턴을 동시에 형성하여, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 기판 상에, 분리 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴, 상기 제1 내지 제3 핀형 패턴의 측벽의 일부 상에 배치되는 필드 절연막, 상기 제2 방향으로 연장되고, 상기 분리 트렌치를 채우는 소자 분리 구조, 상기 제1 핀형 패턴 및 상기 제3 핀형 패턴 사이의 상기 필드 절연막 상에, 상기 제1 방향으로 연장되는 게이트 절연 지지체, 및 상기 제3 핀형 패턴과 교차하고, 상기 제2 방향으로 연장되고, 상기 게이트 절연 지지체와 접촉하는 게이트 구조체를 포함하고, 상기 기판으로부터 상기 게이트 구조체의 바닥면까지의 높이는 상기 기판으로부터 상기 게이트 절연 지지체의 바닥면까지의 높이보다 크다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 인접하는 트랜지스터의 소오스/드레인 사이의 쇼트(short)를 방지하고, 길이 방향으로 인접하는 게이트 전극을 분리하는 분리 절연 패턴을 동시에 형성하여, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 분리 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴; 상기 제1 내지 제3 핀형 패턴의 측벽의 일부 상에 배치되는 필드 절연막; 상기 제2 방향으로 연장되고, 상기 분리 트렌치를 채우는 소자 분리 구조; 상기 제1 핀형 패턴 및 상기 제3 핀형 패턴 사이의 상기 필드 절연막 상에, 상기 제1 방향으로 연장되는 게이트 절연 지지체; 및 상기 제3 핀형 패턴과 교차하고, 상기 제2 방향으로 연장되고, 상기 게이트 절연 지지체와 접촉하는 게이트 구조체를 포함하고, 상기 기판으로부터 상기 게이트 구조체의 바닥면까지의 높이는 상기 기판으로부터 상기 게이트 절연 지지체의 바닥면까지의 높이보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 분리 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴; 상기 제1 내지 제3 핀형 패턴의 측벽의 일부 상에 배치되는 필드 절연막; 상기 제2 방향으로 연장되고, 상기 분리 트렌치를 채우는 소자 분리 구조; 상기 제1 핀형 패턴 및 상기 제3 핀형 패턴 사이의 상기 필드 절연막 상에, 상기 제1 방향으로 연장되는 게이트 절연 지지체로, 상기 게이트 절연 지지체의 적층 구조는 상기 소자 분리 구조의 적층 구조와 동일한 게이트 절연 지지체; 및 상기 제3 핀형 패턴과 교차하고, 상기 제2 방향으로 연장되고, 상기 게이트 절연 지지체와 접촉하는 게이트 구조체를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴; 상기 제1 내지 제3 핀형 패턴의 측벽 일부 상에 배치되는 필드 절연막; 상기 기판 상에, 상기 제1 방향으로 연장되는 제1 분리 패턴과, 상기 제2 방향으로 연장되는 제2 분리 패턴을 포함하는 분리 절연 패턴으로, 상기 제1 분리 패턴은 상기 제1 핀형 패턴 및 상기 제3 핀형 패턴 사이의 상기 필드 절연막 상에 배치되고, 상기 제2 분리 패턴은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴을 분리하는 분리 절연 패턴; 상기 제1 핀형 패턴과 교차하고, 상기 제2 방향으로 연장되고, 상기 제1 분리 패턴과 접촉하는 제1 게이트 구조체; 및 상기 제3 핀형 패턴과 교차하고, 상기 제1 게이트 구조체와 나란하게 배치되고, 상기 제1 분리 패턴과 접촉하는 제2 게이트 구조체를 포함하고, 상기 제1 핀형 패턴의 상면으로부터 상기 제2 분리 패턴의 바닥면까지의 깊이는 상기 제1 핀형 패턴의 상면으로부터 상기 제1 분리 패턴의 바닥면까지의 깊이보다 크다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 8 및 도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 10 내지 도 12는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13 및 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15 및 도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 17 및 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 19 내지 도 27은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 28 및 도 29는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 31 내지 도 45는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 평면도이다. 도 2 내지 도 7은 각각 도 1의 A - A, B - B, C - C, D - D, E - E 및 F - F를 따라서 절단한 단면도이다. 설명의 편의성을 위해, 도 1에서는 하부 층간 절연막(191) 및 상부 층간 절연막(192)을 도시하지 않았다.
도 1 내지 도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제3 핀형 패턴(310), 제1 게이트 구조체(120), 제2 게이트 구조체(220), 제3 게이트 구조체(320), 제4 게이트 구조체(420), 제5 게이트 구조체(520), 제6 게이트 구조체(620) 및 분리 절연 패턴(170)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 내지 제3 핀형 패턴(110, 210, 310)은 각각 기판(100)으로부터 돌출되어 있을 수 있다. 제1 내지 제3 핀형 패턴(110, 210, 310)은 각각 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다. 예를 들어, 제1 내지 제3 핀형 패턴(110, 210, 310)은 각각 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다.
제1 및 제2 핀형 패턴(110, 210)는 제1 방향(X)을 따라 일렬로 배치되어 있을 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 분리 트렌치(180t)에 의해 분리될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)는 제2 방향(Y)으로 연장되는 분리 절연 패턴(170)에 의해 분리될 수 있다. 제1 핀형 패턴(110)은 제2 핀형 패턴(210)과 제1 방향(X)으로 이격되어 있을 수 있다. 각각의 제1 및 제2 핀형 패턴(110, 210)은 제3 핀형 패턴(310)과 제2 방향(Y)으로 이격되어 있을 수 있다. 각각의 제1 및 제2 핀형 패턴(110, 210)은 복수개인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 내지 제3 핀형 패턴(110, 210, 310)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제3 핀형 패턴(110, 210, 310)은 각각 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 내지 제3 핀형 패턴(110, 210, 310)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 각각의 제1 내지 제3 핀형 패턴(110, 210, 310)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 각각의 제1 내지 제3 핀형 패턴(110, 210, 310)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 및 제2 핀형 패턴(110, 210)의 일부를 덮을 수 있다. 예를 들어, 필드 절연막(105)은 각각의 제1 내지 제3 핀형 패턴(110, 210, 310)의 측벽 일부 상에 배치될 수 있다. 제1 내지 제3 핀형 패턴(110, 210, 310)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 제1 내지 제3 핀형 패턴(110, 210, 310)은 기판(100) 상의 필드 절연막(105)에 의해 정의될 수 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
각각의 제1 내지 제6 게이트 구조체(120, 220, 320, 420, 520, 620)는 각각 필드 절연막(105) 상에 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 구조체(120)는 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 교차하도록 형성될 수 있다. 제2 게이트 구조체(220)는 제3 핀형 패턴(310) 상에, 제3 핀형 패턴(310)과 교차하도록 형성될 수 있다. 제1 및 제2 게이트 구조체(120, 220)는 분리 절연 패턴(170)을 사이에 두고, 제2 방향(Y)을 따라 일렬로 배치될 수 있다. 제1 및 제2 게이트 구조체(120, 220)는 제1 방향(X)으로 연장되는 분리 절연 패턴(170)에 의해 분리될 수 있다.
제3 게이트 구조체(320)는 제3 핀형 패턴(310) 상에 제3 핀형 패턴(310)과 교차하도록 형성될 수 있다. 제3 게이트 구조체(320)는 제2 게이트 구조체(220)와 제1 방향(X)으로 이격되어 배치될 수 있다. 제3 및 제6 게이트 구조체(320, 620)는 분리 절연 패턴(170)을 사이에 두고, 제2 방향(Y)을 따라 일렬로 배치될 수 있다. 제4 게이트 구조체(420)는 제1 및 제3 핀형 패턴(110, 310) 상에, 제1 및 제3 핀형 패턴(110, 310)과 교차하도록 형성될 수 있다. 제5 게이트 구조체(520)는 제2 및 제3 핀형 패턴(210, 310) 상에, 제2 및 제3 핀형 패턴(210, 310)과 교차하도록 형성될 수 있다.
각각의 제1 내지 제5 게이트 구조체(120, 220, 320, 420, 520)는 게이트 전극(130, 230, 330, 430, 530)과, 게이트 절연막(135, 235, 335, 435, 535)과, 게이트 스페이서(140, 240, 340, 440, 540)와, 게이트 스페이서(140, 240, 340, 440, 540)에 의해 정의되는 게이트 트렌치(140t, 240t, 340t, 440t, 540t)와, 캡핑 패턴(145, 245, 345, 445, 545)을 포함할 수 있다.
제1 내지 제5 게이트 절연막(135, 235, 335, 435, 535)은 각각의 게이트 트렌치(140t, 240t, 340t, 440t, 540t)의 측벽 및 바닥면을 따라 연장될 수 있다. 각각의 제1 내지 제5 게이트 절연막(135, 235, 335, 435, 535)은 고유전율 절연막을 포함할 수 있다.
고유전율 절연막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 각각의 제1 내지 제5 게이트 절연막(135, 235, 335, 435, 535)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 내지 제5 게이트 전극(130, 230, 330, 430, 530)은 각각의 게이트 절연막(135, 235, 335, 435, 535) 상에 배치될 수 있다. 제1 내지 제5 게이트 전극(130, 230, 330, 430, 530)은 각각 게이트 트렌치(140t, 240t, 340t, 440t, 540t)의 일부를 채울 수 있다.
제1 내지 제5 게이트 전극(130, 230, 330, 430, 530)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 내지 제5 게이트 스페이서(140, 240, 340, 440, 540)는 각각 제1 내지 제5 게이트 전극(130, 230, 330, 430, 530)의 측벽 상에 형성될 수 있다. 각각 제1 내지 제5 게이트 스페이서(140, 240, 340, 440, 540)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제1 내지 제5 캡핑 패턴(145, 245, 345, 445, 545)는 각각 게이트 전극(130, 230, 330, 430, 530) 상에 형성된다. 제1 내지 제5 캡핑 패턴(145, 245, 345, 445, 545)은 각각 게이트 전극(130, 230, 330, 430, 530)이 형성되고 남은 게이트 트렌치(140t, 240t, 340t, 440t, 540t)를 채울 수 있다.
각각의 제1 내지 제5 캡핑 패턴(145, 245, 345, 445, 545)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도 2 내지 도 4에서, 제1 내지 제5 게이트 절연막(135, 235, 335, 435, 535)은 제1 내지 제5 캡핑 패턴(145, 245, 345, 445, 545)과 제1 내지 제5 게이트 스페이서(140, 240, 340, 440, 540) 사이로 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
또한, 제6 게이트 구조체(620)도, 제6 게이트 전극(630), 제6 게이트 절연막(635), 제6 캡핑 패턴(645), 제6 게이트 스페이서, 및 제6 게이트 트렌치를 포함할 수 있다. 제6 게이트 구조체(620)에 관한 설명은 제1 게이트 구조체(120)에 관한 설명과 실질적으로 동일할 수 있다.
제1 에피택셜 패턴(150)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제2 에피택셜 패턴(250)은 제2 핀형 패턴(210) 상에 형성될 수 있다. 제3 에피택셜 패턴(350)은 제3 핀형 패턴(310) 상에 형성될 수 있다.
제1 에피택셜 패턴(150)은 제1 핀형 패턴(110)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제2 에피택셜 패턴(250)은 제2 핀형 패턴(210)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제3 에피택셜 패턴(350)은 제3 핀형 패턴(310)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
도시되지 않았지만, 제1 내지 제3 에피택셜 패턴(150, 250, 350) 상에 식각 방지막이 더 형성될 수 있다.
하부 층간 절연막(191)은 필드 절연막(105) 상에 형성되고, 제1 내지 제3 에피택셜 패턴(150, 250, 350)을 덮을 수 있다. 하부 층간 절연막(191)은 제1 내지 제6 게이트 구조체(120, 220, 320, 420, 520, 620)의 주변에 형성될 수 있다. 하부 층간 절연막(191)은 제1 내지 제6 게이트 구조체(120, 220, 320, 420, 520, 620)의 측벽의 적어도 일부를 감쌀 수 있다.
분리 절연 패턴(170)은 제1 방향(X)으로 연장되는 제1 게이트 절연 지지체(160)와, 제2 방향(Y)으로 연장되는 제1 소자 분리 구조(180)를 포함할 수 있다.
제1 게이트 절연 지지체(160)는 제1 핀형 패턴(110) 및 제3 핀형 패턴(310) 사이의 필드 절연막(105) 상에 배치될 수 있다. 제1 게이트 절연 지지체(160)는 제1 및 제3 핀형 패턴(110, 310)과 제2 방향(Y)으로 이격되어 배치될 수 있다. 제1 게이트 절연 지지체(160)는 제1 게이트 구조체(120) 및 제2 게이트 구조체(220) 사이에 배치될 수 있다. 제1 게이트 절연 지지체(160)는 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)를 분리할 수 있다.
제1 게이트 절연 지지체(160)는 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)와 접촉한다. 제1 게이트 절연 지지체(160)는 제1 방향(X)으로 연장되는 제1 변(160a)와, 제2 방향(Y)으로 연장되는 제2 변(160b)를 포함한다. 제1 및 제2 게이트 구조체(120, 220)는 제1 게이트 절연 지지체의 제1 변(160a)와 접촉한다. 도 1 및 도 2에서, 제1 게이트 절연 지지체(160)는 제3 및 제4 게이트 구조체(320, 420)와 접촉하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 게이트 절연 지지체(160)는 하부 층간 절연막(191)에 포함된 제1 절연 트렌치(160t) 내에 배치될 수 있다. 제1 절연 트렌치(160t)의 일부는 필드 절연막(105) 내로 만입되어 있다. 제1 절연 트렌치(160t)의 측벽은 하부 층간 절연막(191) 및 필드 절연막(105)에 의해 정의될 수 있다. 제1 절연 트렌치(160t)의 바닥면의 적어도 일부는 필드 절연막(105)에 의해 정의될 수 있다.
제1 게이트 절연 지지체(160)는 제1 절연 트렌치(160t)를 채울 수 있다. 제1 게이트 절연 지지체(160)는 제1 게이트 절연 라이너(161)와, 제1 게이트 절연 필링막(162)을 포함할 수 있다. 제1 게이트 절연 라이너(161)는 제1 절연 트렌치(160t)의 측벽의 일부를 따라 연장된다. 제1 게이트 절연 라이너(161)는 제1 절연 트렌치(160t)의 바닥면에는 형성되지 않는다. 제1 게이트 절연 필링막(162)은 제1 게이트 절연 라이너(161)가 형성된 제1 절연 트렌치(160t)를 채울 수 있다.
다르게 설명하면, 제1 게이트 절연 필링막(162)은 제1 절연 트렌치(160t)를 채울 수 있다. 제1 게이트 절연 라이너(161)는 제1 게이트 절연 필링막(162)의 측벽 상에 형성된다. 제1 게이트 절연 라이너(161)는 제1 게이트 절연 필링막(162)의 바닥면의 적어도 일부 상에 형성되지 않는다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 절연 트렌치(160t)의 바닥면은 전체적으로 필드 절연막(105)에 의해 정의될 수 있다. 제1 게이트 절연 지지체의 바닥면(160bs)는 전체적으로 필드 절연막(105)에 의해 정의될 수 있다. 또한, 제1 게이트 절연 라이너(161)는 제1 게이트 절연 필링막(162)의 바닥면 상에 전체적으로 형성되지 않는다. 제1 게이트 절연 지지체의 바닥면(160bs)은 전체적으로 제1 게이트 절연 필링막(162)일 수 있다.
도 5에서, 제1 게이트 절연막(135) 및 제2 게이트 절연막(235)은 각각 제1 게이트 절연 지지체(160)의 측벽을 따라 연장되지 않는다. 제1 게이트 전극(130) 및 제2 게이트 전극(230)은 제1 게이트 절연 지지체(160)와 접촉할 수 있다. 제1 게이트 절연 라이너(161)는 제1 게이트 절연 필링막(162) 및 제1 캡핑 패턴(145) 사이와, 제1 게이트 절연 필링막(162) 및 제2 캡핑 패턴(245) 사이로 연장되는 부분을 포함한다.
제1 게이트 절연 지지체의 상면(160us)은 하부 층간 절연막(191)의 상면과, 제1 내지 제6 게이트 구조체(120, 220, 320, 420, 520, 620)의 상면과 동일 평면에 놓일 수 있다.
제1 게이트 절연 지지체(160)는 제1 및 제2 게이트 구조체(120, 220)을 전체적으로 제1 방향(X)으로 분리할 수 있다. 이로 인해, 도 7과 같이, 제1 핀형 패턴(110) 상의 제1 에피택셜 패턴(150)과, 제3 핀형 패턴(310) 상의 제3 에피택셜 패턴(350) 사이에, 제1 게이트 절연 지지체(160)가 배치될 수 있다.
제1 소자 분리 구조(180)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 배치될 수 있다. 제1 소자 분리 구조(180)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 분리시킬 수 있다. 제1 소자 분리 구조(180)는 제3 게이트 구조체(320) 및 제6 게이트 구조체(620) 사이에 배치될 수 있다. 제1 소자 분리 구조(180)는 제3 게이트 구조체(320) 및 제6 게이트 구조체(620)를 분리할 수 있다.
제1 소자 분리 구조(180)는 제3 및 제6 게이트 구조체(320, 620)와 접촉한다. 제1 소자 분리 구조(180)는 제1 방향(X)으로 연장되는 제1 변(180a)과, 제2 방향(Y)으로 연장되는 제2 변(180b)을 포함한다. 제3 및 제6 게이트 구조체(320, 620)는 제1 소자 분리 구조의 제1 변(180a)과 접촉한다. 제1 소자 분리 구조의 제2 변(180b)은 제1 및 제2 핀형 패턴(110, 210)의 단변과 마주볼 수 있다.
제1 소자 분리 구조(180)는 하부 층간 절연막(191)에 포함된 분리 트렌치(180t) 내에 배치될 수 있다. 분리 트렌치(180t)는 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이와, 제3 게이트 구조체(320) 및 제6 게이트 구조체(620) 사이에 형성될 수 있다. 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이의 분리 트렌치(180t)의 측벽은 더미 스페이서(185), 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 의해 정의될 수 있다.
예를 들어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 의해 정의되는 분리 트렌치(180t)의 측벽 사이의 폭은 기판(100)의 두께 방향으로 일정할 수 있다. 제3 게이트 구조체(320) 및 제6 게이트 구조체(620) 사이의 분리 트렌치(180t)의 측벽의 일부는 필드 절연막(105)에 의해 정의될 수 있다. 분리 트렌치(180t)의 일부는 필드 절연막(105) 내로 만입되어 있다.
분리 트렌치(180t)의 바닥면은 필드 절연막(105)과, 기판(100) 및 남은 핀(RF)에 의해 정의될 수 있다. 남은 핀(RF)은 분리 트렌치(180t)를 형성하는 식각 공정에서 핀형 패턴 부분이 제거되고, 남은 부분일 수 있다. 도시된 것과 달리, 남은 핀(RF)이 없을 수 있음은 물론이다. 제1 소자 분리 구조(180)와 기판(100) 사이에 배치되는 필드 절연막(105)의 두께(h16)는 제3 게이트 구조체(320)의 바닥면과 기판(100) 사이의 필드 절연막(105)의 두께(도 5의 h13)보다 작다.
예를 들어, 더미 스페이서(185)는 제1 게이트 스페이서(140)와 동일한 물질을 포함할 수 있다. 도시된 것과 달리, 더미 스페이서(185)이 제1 소자 분리 구조(180)의 측벽의 일부 상에 배치되지 않을 수 있다. 도 3에서, 더미 스페이서(185)의 높이는 제1 게이트 스페이서(140)의 높이와 동일한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 더미 스페이서(185)의 높이는 제1 게이트 스페이서(140)의 높이보다 작을 수도 있다.
제1 소자 분리 구조(180)는 분리 트렌치(180t)를 채울 수 있다. 제1 소자 분리 구조(180)는 소자 분리 라이너(181) 및 소자 분리 필링막(182)을 포함할 수 있다. 소자 분리 라이너(181)는 분리 트렌치(180t)의 측벽의 일부를 따라 연장된다. 소자 분리 라이너(181)는 분리 트렌치(180t)의 바닥면에는 형성되지 않는다. 소자 분리 필링막(182)은 소자 분리 라이너(181)가 형성된 분리 트렌치(180t)를 채울 수 있다.
다르게 설명하면, 소자 분리 필링막(182)은 분리 트렌치(180t)를 채울 수 있다. 소자 분리 라이너(181)는 소자 분리 필링막(182)의 측벽 상에 형성된다. 소자 분리 라이너(181)는 소자 분리 필링막(182)의 바닥면 상에 형성되지 않는다.
도 6에서, 제3 게이트 절연막(335) 및 제6 게이트 절연막(635)은 각각 제1 소자 분리 구조(180)의 측벽을 따라 연장되지 않는다. 제3 게이트 전극(330) 및 제6 게이트 전극(630)은 제1 소자 분리 구조(180)와 접촉할 수 있다. 소자 분리 라이너(181)는 제1 소자 분리 필링막(182) 및 제3 캡핑 패턴(345) 사이와, 소자 분리 필링막(182) 및 제6 캡핑 패턴(645) 사이로 연장되는 부분을 포함한다.
제1 게이트 절연 지지체(160) 및 제1 소자 분리 구조(180)는 동일한 제조 공정 단계에서 형성된다. 따라서, 제1 게이트 절연 지지체(160)의 적층 구조는 제1 소자 분리 구조(180)의 적층 구조와 동일할 수 있다.
예를 들어, 제1 게이트 절연 지지체(160)는 제1 게이트 절연 라이너(161) 및 제1 게이트 절연 필링막(162)을 포함하고, 제1 소자 분리 구조(180)는 소자 분리 라이너(181) 및 소자 분리 필링막(182)을 포함한다. 제1 게이트 절연 라이너(161)는 소자 분리 라이너(181)에 대응되고, 제1 게이트 절연 필링막(162)은 소자 분리 필링막(182)에 대응될 수 있다. 제1 게이트 절연 라이너(161)는 소자 분리 라이너(181)와 동일한 물질을 포함한다.
제1 게이트 절연 라이너(161) 및 소자 분리 라이너(181)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산질화물 및 실리콘 산탄질화물 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연 필링막(162)은 소자 분리 필링막(182)과 동일한 물질을 포함한다. 제1 게이트 절연 필링막(162) 및 소자 분리 필링막(182)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 상면으로부터 제1 소자 분리 구조(180)의 바닥면까지의 깊이(h12)는 제1 핀형 패턴(110)의 높이(h11)과 실질적으로 동일할 수 있다.
제1 절연 트렌치(160t)의 일부는 필드 절연막(105) 내로 만입되어 있으므로, 기판(100)으로부터 제2 게이트 구조체(220)의 바닥면까지의 높이(h13)는 기판(100)으로부터 제1 게이트 절연 지지체(160)의 바닥면까지의 높이(h14)보다 크다.
또한, 제1 핀형 패턴(110)의 상면으로부터 제1 게이트 절연 지지체(160)의 바닥면까지의 깊이(h15)는 제1 핀형 패턴(110)의 높이(h11)보다 작다. 따라서, 제1 핀형 패턴(110)의 상면으로부터 제1 소자 분리 구조(180)의 바닥면까지의 깊이(h12)는 제1 핀형 패턴(110)의 상면으로부터 제1 게이트 절연 지지체(160)의 바닥면까지의 깊이(h15)보다 크다.
도 1에서, 제1 소자 분리 구조(180)는 두 쌍의 제1 및 제2 핀형 패턴(210)을 분리하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 게이트 절연 지지체(160)는 두 개의 게이트 구조체를 분리하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
또한, 제1 게이트 절연 지지체(160)와 제1 핀형 패턴(110) 사이에, 제1 소자 분리 구조(180)에 의해 분리되지 않는 핀형 패턴이 없는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
덧붙여, 제2 게이트 구조체(220) 및 제3 게이트 구조체(320) 사이에, 제1 게이트 절연 지지체(160)에 의해 절단되는 게이트 구조체가 없는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
상부 층간 절연막(192)은 하부 층간 절연막(191)과, 제1 게이트 절연 지지체(160)와, 제1 소자 분리 구조(180)과, 제1 내지 제6 게이트 구조체(120, 220, 320, 420, 520, 620) 상에 형성된다. 하부 층간 절연막(191) 및 상부 층간 절연막(192)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 8 및 도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 10 내지 도 12는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 13 및 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8 및 도 9를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연 라이너(161)는 하부 절연 라이너(161a)와, 상부 절연 라이너(161b)를 포함하고, 소자 분리 라이너(181)는 하부 분리 라이너(181a)와, 상부 분리 라이너(181b)를 포함한다.
상부 절연 라이너(161b)는 하부 절연 라이너(161a) 상에 형성된다. 상부 절연 라이너(161b)의 높이는 하부 절연 라이너(161a)보다 크다. 상부 절연 라이너(161b)의 일부는 하부 절연 라이너(161a)를 따라 연장되지 않는다.
상부 분리 라이너(181b)는 하부 분리 라이너(181a) 상에 형성된다. 상부 분리 라이너(181b)의 높이는 하부 분리 라이너(181a)의 높이보다 크다. 상부 분리 라이너(181b)의 일부는 하부 분리 라이너(181a)를 따라 연장되지 않는다.
하부 절연 라이너(161a)는 하부 분리 라이너(181a)와 대응되고, 상부 분리 라이너(181b)는 상부 절연 라이너(161b)와 대응될 수 있다. 하부 절연 라이너(161a)는 하부 분리 라이너(181a)와 동일한 물질을 포함하고, 상부 분리 라이너(181b)는 상부 절연 라이너(161b)와 동일한 물질을 포함한다.
제1 게이트 절연 지지체(160)는 하부 절연 라이너(161a)와, 상부 절연 라이너(161b)와, 제1 게이트 절연 필링막(162)의 적층 구조를 포함한다. 제1 소자 분리 구조(180)는 하부 분리 라이너(181a)와, 상부 분리 라이너(181b)와, 소자 분리 필링막(182)의 적층 구조를 포함한다.
즉, 제1 게이트 절연 지지체(160)의 적층 구조는 제1 소자 분리 구조(180)의 적층 구조와 동일할 수 있다.
도 10을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 소자 분리 구조(180)는 분리 에어갭(180g)을 포함한다. 분리 에어갭(180g)은 소자 분리 필링막(182)에 의해 둘러싸일 수 있다.
도 11을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 절연 지지체(160)는 절연 에어갭(160g)을 포함한다. 절연 에어갭(160g)은 제1 게이트 절연 필링막(162)에 의해 감싸일 수 있다.
도 10 및 도 11에서, 제1 게이트 절연 지지체(160) 및 제1 소자 분리 구조(180)는 동시에 에어갭을 포함할 수 있지만, 이에 제한되는 것은 아니다. 제1 게이트 절연 지지체(160)의 제2 방향(Y)으로의 폭과, 제1 소자 분리 구조(180)의 제1 방향(X)으로의 폭에 따라, 절연 에어갭(160g) 및 분리 에어갭(180g) 중 하나만 형성될 수도 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연 지지체(160)의 적층 구조 및 제1 소자 분리 구조(180)의 적층 구조에서, 에어갭 유무는 제외한다.
도 12를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 게이트 절연 지지체(160) 및 필드 절연막(105) 사이에, 필드 절연막(105)의 상면으로부터 돌출된 연결 스페이서(240cs)를 더 포함할 수 있다.
연결 스페이서(240cs)는 제1 게이트 절연 지지체(160) 내로 만입되어 있을 수 있다. 예를 들어, 연결 스페이서(240cs)의 높이는 제3 및 제4 게이트 구조체(320, 440)의 높이보다 작다. 연결 스페이서(340cs)의 바닥면과, 제3 및 제4 게이트 구조체(320, 420)의 바닥면은 필드 절연막(105)과 접할 수 있으므로, 제3 및 제4 게이트 구조체(320, 420)의 상면은 연결 스페이서(240cs)의 상면보다 높다.
또한, 연결 스페이서(240cs)는 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)와 직접 연결된다. 연결 스페이서(240cs)는 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)와 접촉한다. 연결 스페이서(240cs)는 제1 및 제2 게이트 스페이서(140, 240)과 동일한 물질을 포함한다.
제1 게이트 절연 라이너(161)는 연결 스페이서(240cs)의 측벽 상에 배치되는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 절연 트렌치(160t)를 형성하는 동안, 연결 스페이서(240cs)의 높이에 따라, 연결 스페이서(240cs)의 측벽 상의 제1 게이트 절연 라이너(161)는 제거될 수도 있다.
제1 게이트 절연 지지체의 바닥면(160bs)는 필드 절연막(105), 제1 게이트 절연 라이너(161) 및 연결 스페이서(240cs)에 의해 정의될 수 있다. 즉, 제1 게이트 절연 라이너(161)는 제1 게이트 절연 필링막(162)의 바닥면의 일부 상에 형성되지 않는다.
도 13 및 도 14를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연 지지체(160)와 필드 절연막(105) 사이에, 하부 층간 절연막(191)의 일부가 개재될 수 있다.
예를 들어, 제1 게이트 절연 지지체(160)는 제1 및 제2 게이트 구조체(120, 220)와 접하는 제1 부분(160x)과, 제1 및 제2 게이트 구조체(120, 220)와 접하지 않는 제2 부분(160y)을 포함한다.
제1 게이트 절연 지지체의 제1 부분(160x)은 제1 게이트 구조체(120)와 제2 게이트 구조체(220) 사이에 위치한다. 제1 게이트 절연 지지체의 제2 부분(160y)은 인접하는 제1 및 제3 게이트 구조체(120, 320) 사이에 위치하고, 인접하는 제1 게이트 구조체(120) 사이에 위치하고, 인접하는 제1 및 제4 게이트 구조체(120, 420) 사이에 위치할 수 있다.
제1 게이트 절연 지지체의 제2 부분(160y)의 바닥면과 필드 절연막(105)의 상면 사이에, 하부 층간 절연막(191)이 개재될 수 있다.
제1 게이트 절연 라이너(161)는 제1 게이트 절연 지지체(160)와 필드 절연막(105) 사이에 개재된 하부 층간 절연막(191) 부분에 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 15 및 도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 17 및 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 19 내지 도 27은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15 내지 도 18을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연 필링막(162)은 하부 절연 필링막(162a)과, 상부 절연 필링막(162b)을 포함하고, 소자 분리 필링막(182)은 하부 분리 필링막(182a)과, 상부 분리 필링막(182b)을 포함한다.
도 15 및 도 16에서, 하부 절연 필링막(162a)은 제1 절연 트렌치(160t)의 측벽 및 바닥면을 따라 연장될 수 있다. 상부 절연 필링막(162b)은 하부 절연 필링막(162a) 상에 형성되고, 제1 절연 트렌치(160t)를 채울 수 있다.
하부 분리 필링막(182a)은 분리 트렌치(180t)의 측벽 및 바닥면을 따라 연장될 수 있다. 상부 분리 필링막(182b)은 하부 분리 필링막(182a) 상에 형성되고, 분리 트렌치(180t)를 채울 수 있다.
도 17 및 도 18에서, 하부 절연 필링막(162a)은 제1 절연 트렌치(160t)의 일부를 채울 수 있다. 상부 절연 필링막(162b)은 하부 절연 필링막(162a) 상에 형성되고, 제1 절연 트렌치(160t)의 나머지를 채울 수 있다. 하부 절연 필링막(162a)은 상부 층간 절연막(192)까지 연장되지 않는다.
하부 분리 필링막(182a)은 분리 트렌치(180t)의 일부를 채울 수 있다. 상부 분리 필링막(182b)은 하부 분리 필링막(182a) 상에 형성되고, 분리 트렌치(180t)의 나머지를 채울 수 있다. 하부 분리 필링막(182a)은 상부 층간 절연막(192)까지 연장되지 않는다.
도 15 내지 도 18에서, 하부 절연 필링막(162a)은 하부 분리 필링막(182a)과 대응되고, 상부 절연 필링막(162b)은 상부 분리 필링막(182b)과 대응될 수 있다. 하부 절연 필링막(162a)은 하부 분리 필링막(182a)과 동일한 물질을 포함하고, 상부 절연 필링막(162b)은 상부 분리 필링막(182b)과 동일한 물질을 포함할 수 있다.
제1 게이트 절연 지지체(160)는 제1 게이트 절연 라이너(161)와, 하부 절연 필링막(162a)과, 상부 절연 필링막(162b)의 적층 구조를 포함한다. 제1 소자 분리 구조(180)는 소자 분리 라이너(181)와, 하부 분리 필링막(182a)과, 상부 분리 필링막(182b)의 적층 구조를 포함한다. 즉, 제1 게이트 절연 지지체(160)의 적층 구조는 제1 소자 분리 구조(180)의 적층 구조와 동일할 수 있다.
도 19를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 상면으로부터 제1 소자 분리 구조(180)의 바닥면까지의 깊이(h12)는 제1 핀형 패턴(110)의 높이(h11)보다 크다.
분리 트렌치(180t)의 일부는 기판(100) 내부까지 연장된다.
도 20을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 상면으로부터 제1 소자 분리 구조(180)의 바닥면까지의 깊이(h12)는 제1 핀형 패턴(110)의 높이(h11)보다 작다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100) 상의 반도체 물질에 의해 연결되어 있다.
도 21을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 의해 정의되는 분리 트렌치(180t)의 측벽 사이의 폭은 기판(100)으로 접근함에 따라 감소한다.
도 22를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 의해 정의되는 분리 트렌치(180t)의 측벽 사이의 폭은 기판(100)으로 접근함에 따라 증가했다가 감소할 수 있다.
도 23을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제3 및 제4 게이트 전극(330, 430)의 상면은 하부 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다. 마찬가지로, 제1, 제2, 제5 및 제6 게이트 전극(도 3 내지 도 6의 130, 230, 530, 630)도 하부 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
또한, 제1 내지 제6 게이트 전극(130, 230, 330, 430, 530, 630)의 상면은 제1 게이트 절연 지지체의 상면(160us) 및 제1 소자 분리 구조(180)의 상면과 동일 평면에 놓일 수 있다. 제1 내지 제6 게이트 구조체(120, 220, 320, 420, 520, 620)는 각각 캡핑 패턴(145, 245, 345, 445)를 포함하지 않을 수 있다.
도 24를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)과, 제3 핀형 패턴(310) 사이의 기판(100) 내에, 깊은 트렌치(DT)가 형성될 수 있다. 깊은 트렌치(DT)는 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)을 정의하는 트렌치보다 깊을 수 있다. 필드 절연막(105)은 깊은 트렌치(DT)를 채우고 있다.
제1 게이트 절연 지지체(160)는 깊은 트렌치(DT)를 채우는 필드 절연막(105) 상에 형성될 수 있다.
도 25를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110) 및 제3 핀형 패턴(310) 사이에, 기판(100)으로부터 돌출된 돌출 패턴(FP)를 더 포함할 수 있다.
돌출 패턴(FP)의 높이는 제1 핀형 패턴(110)의 높이 및 제3 핀형 패턴(310)의 높이보다 작다. 돌출 패턴(FP)의 높이는 제1 게이트 전극(130)과 중첩되는 부분의 필드 절연막(105)의 높이보다 작다. 돌출 패턴(FP)는 예를 들어, 제1 방향(도 1의 X)으로 연장될 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 절연 지지체(160)의 바닥면이 돌출 패턴(FP)의 상면보다 높은 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 게이트 절연 지지체(160)가 돌출 패턴(FP)과 접촉할 수 있음은 물론이다.
도 26을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 및 제2 게이트 절연막(135, 235)는 각각 제1 게이트 절연 지지체(160)의 측벽을 따라 연장되는 부분을 포함한다.
제1 게이트 절연막(135)는 제1 게이트 전극(130) 및 제1 게이트 절연 지지체(160) 사이로 연장될 수 있다. 제2 게이트 절연막(235)는 제2 게이트 전극(230) 및 제1 게이트 절연 지지체(160) 사이로 연장될 수 있다.
도 27을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연 지지체(160) 및 제1 소자 분리 구조(180)는 직접 접촉할 수 있다. 제1 게이트 절연 지지체(160) 및 제1 소자 분리 구조(180)를 포함하는 분리 절연 패턴(170)은 통합 구조(integral structure)일 수 있다.
예를 들어, 제1 게이트 절연 지지체(160) 및 제1 소자 분리 구조(180)의 연결 부분은 라운딩(rounding)되어 있을 수 있다.
분리 절연 패턴(170)은 분리 절연 필링막과, 분리 절연 필링막의 측벽을 따라 연장되는 분리 절연 라이너를 포함할 수 있다. 분리 절연 필링막은 제1 게이트 절연 필링막(162)과 소자 분리 필링막(182)이 직접 접촉되어 있는 형태일 수 있다. 분리 절연 라이너는 제1 게이트 절연 라이너(161)와 소자 분리 라이너(181)가 직접 접촉되어 있는 형태일 수 있다. 따라서, 분리 절연 라이너는 분리 절연 필링막의 바닥면의 적어도 일부 상에 형성되지 않는다.
도 28 및 도 29는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 28은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 평면도이다. 도 29는 도 28의 G - G를 따라서 절단한 단면도이다.
도 28 및 도 29를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제4 핀형 패턴(410), 제5 핀형 패턴(510), 제6 핀형 패턴(610), 제7 핀형 패턴(710), 제7 게이트 구조체(720), 제8 게이트 구조체(820), 제9 게이트 구조체(920), 제10 게이트 구조체(930), 제2 게이트 절연 지지체(560), 제2 소자 분리 구조(580) 및 제3 게이트 절연 지지체(660)을 포함할 수 있다.
기판(100)은 제1 내지 제3 영역(R1, R2, R3)을 포함할 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 서로 이격되어 있을 수 있다. 제3 영역(R3)은 제1 영역(R1) 및 제2 영역(R2) 사이에 개재될 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 제3 영역(R3)을 사이에 두고, 제2 방향(Y)으로 이격되어 있을 수 있다.
예를 들어, 제1 영역(R1)은 메모리 영역이고, 제2 영역(R2)은 메모리 영역을 동작시키는 회로 영역일 수 있다. 제3 영역(R3)은 제1 영역(R1) 및 제2 영역(R2)의 트랜지스터들이 구동될 때, 제1 영역(R1) 및 제2 영역(R2)의 트랜지스터들이 서로 간섭을 받지 않도록 하기 위해 필요한 이격 거리를 확보하기 위한 버퍼 영역에 해당될 수 있다. 하지만, 본 발명의 실시예들은 이에 제한되는 것은 아니다.
제4 내지 제6 핀형 패턴(410, 510, 610)은 제1 영역(R1)에 배치될 수 있다. 제7 핀형 패턴(710)은 제2 영역(R2)에 배치될 수 있다. 제4 내지 제7 핀형 패턴(410, 510, 610, 710)은 각각 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다.
제5 및 제6 핀형 패턴(510, 610)는 제1 방향(X)을 따라 일렬로 배치되어 있을 수 있다. 제5 핀형 패턴(510) 및 제6 핀형 패턴(210)은 제2 소자 분리 구조(580)에 의해 분리될 수 있다. 각각의 제5 및 제6 핀형 패턴(510, 610)은 제4 핀형 패턴(410)과 제2 방향(Y)으로 이격되어 있을 수 있다.
각각의 제7 내지 제10 게이트 구조체(720, 820, 920, 930)는 각각 필드 절연막(105) 상에 제2 방향(Y)으로 연장될 수 있다. 제7 게이트 구조체(720)는 제4 핀형 패턴(410)과 교차하도록 형성될 수 있다. 제8 게이트 구조체(820)는 제5 핀형 패턴(510)과 교차하도록 형성될 수 있다. 제7 및 제8 게이트 구조체(720, 820)는 제2 게이트 절연 지지체(560)을 사이에 두고, 제2 방향(Y)을 따라 일렬로 배치될 수 있다. 제7 및 제8 게이트 구조체(720, 820)는 제1 방향(X)으로 연장되는 제2 게이트 절연 지지체(560)에 의해 분리될 수 있다. 제7 및 제8 게이트 구조체(720, 820)는 제2 게이트 절연 지지체(560)와 접촉할 수 있다.
제9 게이트 구조체(920)는 제4 핀형 패턴(410)과 교차하도록 형성될 수 있다. 제9 게이트 구조체(920)는 제2 게이트 절연 지지체(560)에 의해 분리되지 않는다. 제9 게이트 구조체(920)는 제2 소자 분리 구조(580)와 접촉할 수 있다.
제10 게이트 구조체(930)는 제7 핀형 패턴(710)과 교차하도록 형성될 수 있다. 제7 및 제10 게이트 구조체(720, 930)는 제3 게이트 절연 지지체(660)을 사이에 두고, 제2 방향(Y)을 따라 일렬로 배치될 수 있다. 제7 및 제10 게이트 구조체(720, 930)는 제1 방향(X)으로 연장되는 제3 게이트 절연 지지체(660)에 의해 분리될 수 있다. 제9 및 제10 게이트 구조체(920, 930)는 제3 게이트 절연 지지체(660)을 사이에 두고, 제2 방향(Y)을 따라 일렬로 배치될 수 있다. 제9 및 제10 게이트 구조체(920, 930)는 제1 방향(X)으로 연장되는 제3 게이트 절연 지지체(660)에 의해 분리될 수 있다. 제7, 제9 및 제10 게이트 구조체(720, 920, 930)는 제3 게이트 절연 지지체(660)와 접촉할 수 있다.
제4 내지 제7 핀형 패턴(410, 510, 610, 710)에 관한 내용은 제1 내지 제3 핀형 패턴(도 1의 110, 210, 310)에 관한 설명과 유사하므로, 이하 생략한다. 제7 내지 10 게이트 구조체(720, 820, 920, 930)에 관한 내용은 제1 내지 제5 게이트 구조체(도 1의 120, 220, 320, 420, 520, 620)에 관한 설명과 유사하므로, 이하 생략한다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 절연 지지체(560)의 제2 방향(Y)으로의 폭(W1)은 제3 게이트 절연 지지체(660)의 제2 방향(Y)으로의 폭(W2)보다 작거나 같을 수 있다.
제7 게이트 절연막(735)는 필드 절연막(105)의 상면보다 위로 돌출된 제4 핀형 패턴(410)과, 필드 절연막(105)의 상면을 따라 연장될 수 있다. 제7 게이트 전극(730)은 제7 게이트 절연막(735) 상에 형성될 수 있다. 제7 캡핑 패턴(745)은 제7 게이트 전극(730) 상에 형성될 수 있다.
제2 게이트 절연 지지체(560) 및 제3 게이트 절연 지지체(660)는 제7 게이트 전극(730)을 사이에 두고 배치될 수 있다.
제2 게이트 절연 지지체(560)는 제2 절연 트렌치(560t) 내에 배치될 수 있다. 제2 절연 트렌치(560t)의 일부는 필드 절연막(105) 내로 만입되어 있다. 제2 절연 트렌치(560t)의 바닥면의 적어도 일부는 필드 절연막(105)에 의해 정의될 수 있다.
제2 게이트 절연 지지체(560)는 제2 절연 트렌치(560t)를 채울 수 있다. 제2 게이트 절연 지지체(560)는 제2 게이트 절연 라이너(561)와, 제2 게이트 절연 필링막(562)을 포함할 수 있다. 제2 게이트 절연 라이너(561)는 제2 절연 트렌치(560t)의 측벽의 일부를 따라 연장된다. 제2 게이트 절연 라이너(561)는 제2 절연 트렌치(560t)의 바닥면에는 형성되지 않는다. 제2 게이트 절연 필링막(562)은 제2 게이트 절연 라이너(561)가 형성된 제2 절연 트렌치(560t)를 채울 수 있다. 예를 들어, 제2 게이트 절연 지지체(560)는 제1 게이트 절연 지지체(도 1의 160)와 실질적으로 동일한 구조를 가질 수 있다.
제3 게이트 절연 지지체(660)는 제3 절연 트렌치(660t) 내에 배치될 수 있다. 제3 절연 트렌치(660t)의 일부는 필드 절연막(105) 내로 만입되어 있다. 제3 절연 트렌치(660t)의 바닥면의 적어도 일부는 필드 절연막(105)에 의해 정의될 수 있다.
제3 게이트 절연 지지체(660)는 제3 절연 트렌치(660t)를 채울 수 있다. 제3 게이트 절연 지지체(660)는 제3 게이트 절연 라이너(661)와, 제3 게이트 절연 필링막(662)을 포함할 수 있다. 제3 게이트 절연 라이너(661)는 제3 절연 트렌치(660t)의 측벽의 일부를 따라 연장된다. 제3 게이트 절연 라이너(661)는 제3 절연 트렌치(660t)의 바닥면에는 형성되지 않는다. 제3 게이트 절연 필링막(662)은 제3 게이트 절연 라이너(661)가 형성된 제3 절연 트렌치(660t)를 채울 수 있다.
제2 게이트 절연 지지체(560) 및 제3 게이트 절연 지지체(660)는 동일한 제조 공정 단계에서 형성된다. 따라서, 제2 게이트 절연 지지체(560)의 적층 구조는 제3 게이트 절연 지지체(660)의 적층 구조와 동일할 수 있다.
도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 28 및 도 29를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 30을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 절연 지지체(560)의 적층 구조는 제3 게이트 절연 지지체(660)의 적층 구조와 다를 수 있다.
예를 들어, 제2 게이트 절연 지지체(560)는 제3 게이트 절연 지지체(660)와 서로 다른 제조 공정 단계에서 형성될 수 있다.
제7 게이트 절연막(735)은 제2 게이트 절연 지지체(560)의 측벽을 따라 연장되지 않을 수 있다. 제7 게이트 절연막(735)은 제3 게이트 절연 지지체(660)의 측벽을 따라 연장될 수 있다.
또한, 제2 절연 트렌치(560t)의 바닥면의 깊이 및/또는 모양은 제3 절연 트렌치(660t)의 바닥면의 깊이 및 모양과 서로 다른 수 있다.
도 31 내지 도 45는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 이를 통해, 도 8 및 도 9를 이용하여 설명한 반도체 장치가 제조될 수 있다.
도 32, 도 34, 도 36, 도 38, 도 40, 도 42 및 도 44는 각각 도 31의 A - A를 따라 절단한 단면도이다. 도 33, 도 35, 도 37, 도 39, 도 41, 도 43 및 도 45는 각각 도 31의 B - B를 따라 절단한 단면도이다.
이하의 제조 방법에 관한 설명에서, 도 1 내지 도 30을 이용하여 설명한 내용과 중복되는 내용을 간략히 설명하거나, 생략한다.
도 31 내지 도 33을 참고하면, 기판(100) 상에, 제1 방향(X)으로 길게 연장되는 프리(pre) 핀형 패턴(110p)과, 제3 핀형 패턴(310)이 형성된다. 프리 핀형 패턴(110p) 상에, 프리 에피택셜 패턴(150p)가 형성될 수 있다.
프리 핀형 패턴(110p)과, 제3 핀형 패턴(310) 상에, 제2 방향(Y)으로 길게 연장되는 프리 게이트 구조체(120p)와, 제3 내지 제5 게이트 구조체(320, 420, 520)가 형성된다.
프리 핀형 패턴(110p)은 프리 게이트 전극(130p)과, 프리 게이트 절연막(135p)과, 프리 게이트 스페이서(140p)와, 프리 게이트 트렌치(140tp)와, 프리 캡핑 패턴(145p)을 포함한다.
도 34 및 도 35를 참고하면, 하부 층간 절연막(191) 상에, 프리 캡핑 패턴(145p)의 일부 및 제3 캡핑 패턴(345)의 일부를 노출시키는 하드 마스크 패턴(50)이 형성된다.
이 때, 도 34에서 도시한 것과 같이, 하부 층간 절연막(191)의 일부도 제거될 수 있다.
하드 마스크 패턴(50)을 이용하여, 노출된 프리 캡핑 패턴(145p) 및 제3 캡핑 패턴(345)이 제거된다. 프리 캡핑 패턴(145p)이 제거되어, 프리 게이트 전극(130p)와, 프리 게이트 절연막(135p)가 노출된다. 제3 캡핑 패턴(345)이 제거되어, 제3 게이트 전극(330)과, 제3 게이트 절연막(335)이 노출된다.
도 36 및 도 37을 참고하면, 노출된 프리 게이트 전극(130p)와, 프리 게이트 절연막(135p)가 제거되어, 필드 절연막(105) 상에 제1 프리 절연 트렌치(160pt)가 형성된다. 제1 프리 절연 트렌치(160pt)가 형성됨으로써, 프리 핀형 패턴(110p)과 교차하는 프리 게이트 구조체(120p)는 제1 게이트 구조체(120)가 된다.
노출된 제3 게이트 전극(330)과, 제3 게이트 절연막(335)이 제거되어, 제1 프리 분리 트렌치(180pt)가 형성된다. 제1 프리 분리 트렌치(180pt)는 더미 스페이서(185)에 의해 정의되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 프리 분리 트렌치(180pt)가 형성되는 동안, 하드 마스크 패턴(50)이 개방한 폭에 따라, 더미 스페이서(185)의 적어도 일부가 제거될 수 있음은 물론이다.
도 38 및 도 39를 참고하면, 제1 프리 절연 트렌치(160pt)의 측벽 및 바닥면과, 제1 프리 분리 트렌치(180pt)의 측벽 및 바닥면을 따라 제1 라이너막(55)이 형성된다.
제1 라이너막(55)는 하드 마스크 패턴(50)의 상면 상에도 형성된다.
도 40 및 도 41을 참고하면, 비등방성 식각(anisotropic etching)을 이용하여, 제1 프리 절연 트렌치(160pt)의 바닥면과, 제1 프리 분리 트렌치(180pt)의 바닥면과, 하드 마스크 패턴(50)의 상면 상에 배치된 제1 라이너막(55)이 식각된다.
이를 통해, 필드 절연막(105) 상에, 하부 절연 라이너(161a)가 형성된다. 또한, 프리 핀형 패턴(110p) 상에 하부 분리 라이너(181a)가 형성된다.
하드 마스크 패턴(50) 및 하부 절연 라이너(161a)를 마스크로 이용하여, 필드 절연막(105)의 일부가 제거된다. 이를 통해, 제2 프리 절연 트렌치(160qt)가 형성된다. 하부 절연 라이너(161a)는 제2 프리 절연 트렌치(160qt)의 측벽의 일부 상에 배치된다.
하드 마스크 패턴(50) 및 하부 분리 라이너(181a)를 마스크로 이용하여, 프리 핀형 패턴(110p)의 일부가 제거된다. 이를 통해, 제2 프리 분리 트렌치(180qt)가 형성된다. 하부 분리 라이너(181a)는 제2 프리 분리 트렌치(180qt)의 측벽의 일부 상에 배치된다.
도 42 및 도 43을 참고하면, 제2 프리 절연 트렌치(160qt)의 측벽 및 바닥면과, 제2 프리 분리 트렌치(180qt)의 측벽 및 바닥면을 따라 제2 라이너막(60)이 형성된다. 제2 라이너막(60)은 하부 절연 라이너(161a) 및 하부 분리 라이너(181a) 상에 형성된다.
제2 라이너막(60)는 하드 마스크 패턴(50)의 상면 상에도 형성된다.
도 44 및 도 45를 참고하면, 비등방성 식각을 이용하여, 제2 프리 절연 트렌치(160qt)의 바닥면과, 제2 프리 분리 트렌치(180qt)의 바닥면과, 하드 마스크 패턴(50)의 상면 상에 배치된 제2 라이너막(60)이 식각된다.
이를 통해, 하부 절연 라이너(161a) 상에 상부 절연 라이너(161b)가 형성된다. 또한, 하부 분리 라이너(181a) 상에 상부 분리 라이너(181b)가 형성된다.
하부 절연 라이너(161a) 및 상부 절연 라이너(161b)을 포함하는 제1 게이트 절연 라이너(161)가 형성된다. 하부 분리 라이너(181a) 및 상부 분리 라이너(181b)를 포함하는 소자 분리 라이너(181)가 형성된다.
하드 마스크 패턴(50) 및 제1 게이트 절연 라이너(161)를 마스크로 이용하여, 필드 절연막(105)의 일부가 제거된다. 이를 통해, 제1 절연 트렌치(160t)가 형성된다. 제1 게이트 절연 라이너(161)는 제1 절연 트렌치(160t)의 측벽의 일부 상에 배치된다.
하드 마스크 패턴(50) 및 소자 분리 라이너(181)를 마스크로 이용하여, 프리 핀형 패턴(110p)의 일부가 제거된다. 이를 통해, 분리 트렌치(180t)가 형성된다. 소자 분리 라이너(181)는 분리 트렌치(180t)의 측벽의 일부 상에 배치된다. 분리 트렌치(180t)에 의해, 프리 핀형 패턴(110p)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210)으로 분리된다. 또한, 프리 에피택셜 패턴(150p)는 제1 핀형 패턴(110) 상의 제1 에피택셜 패턴(150)과, 제2 핀형 패턴(210) 상의 제2 에피택셜 패턴(250)이 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 310: 핀형 패턴 160: 게이트 절연 지지체
180: 소자 분리 구조
120, 220, 320, 420, 520, 620: 게이트 구조체
130, 230, 330, 430, 530, 630: 게이트 전극

Claims (20)

  1. 기판 상에, 분리 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴;
    상기 제1 내지 제3 핀형 패턴의 측벽의 일부 상에 배치되는 필드 절연막;
    상기 제2 방향으로 연장되고, 상기 분리 트렌치 내에 배치되는 소자 분리 구조;
    상기 제1 핀형 패턴 및 상기 제3 핀형 패턴 사이의 상기 필드 절연막 상에, 상기 제1 방향으로 연장되는 게이트 절연 지지체; 및
    상기 제3 핀형 패턴과 교차하고, 상기 제2 방향으로 연장되고, 상기 게이트 절연 지지체와 접촉하는 게이트 구조체를 포함하고,
    상기 기판으로부터 상기 게이트 구조체의 바닥면까지의 높이는 상기 기판으로부터 상기 게이트 절연 지지체의 바닥면까지의 높이보다 크고,
    상기 필드 절연막의 상면으로부터 상기 게이트 절연 지지체의 상면까지의 높이는 상기 필드 절연막의 상기 상면으로부터 상기 제1 핀형 패턴의 상면까지의 높이보다 큰 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 핀형 패턴의 상기 상면으로부터 상기 소자 분리 구조의 바닥면까지의 깊이는 상기 제1 핀형 패턴의 상면으로부터 상기 게이트 절연 지지체의 바닥면까지의 깊이보다 큰 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 핀형 패턴의 상기 상면으로부터 상기 소자 분리 구조의 바닥면까지의 깊이는 상기 제1 핀형 패턴의 높이와 같거나 큰 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 핀형 패턴의 상면으로부터 상기 게이트 절연 지지체의 바닥면까지의 깊이는 상기 제1 핀형 패턴의 높이보다 작은 반도체 장치.
  5. 제1 항에 있어서,
    상기 게이트 절연 지지체 및 상기 소자 분리 구조는 직접 접촉하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 구조체는 게이트 트렌치를 정의하는 게이트 스페이서와, 상기 게이트 트렌치의 측벽 및 바닥면을 따라 연장되는 고유전율 절연막을 포함하고,
    상기 고유전율 절연막은 상기 게이트 절연 지지체의 측벽을 따라 비연장되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 게이트 절연 지지체는 게이트 절연 필링막과, 상기 게이트 절연 필링막의 측벽 상의 게이트 절연 라이너를 포함하고,
    상기 소자 분리 구조는 소자 분리 필링막과, 상기 소자 분리 필링막 상의 소자 분리 라이너를 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 게이트 절연 라이너는 상기 소자 분리 라이너와 동일한 물질을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 게이트 구조체는 게이트 트렌치를 정의하는 게이트 스페이서와, 상기 게이트 트렌치의 일부를 채우는 게이트 전극과, 상기 게이트 전극 상에 상기 게이트 트렌치를 채우는 캡핑 패턴을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 게이트 절연 지지체는 게이트 절연 필링막과, 상기 게이트 절연 필링막 및 상기 캡핑 패턴 사이로 연장되는 게이트 절연 라이너를 포함하는 반도체 장치.
  11. 기판 상에, 분리 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴;
    상기 제1 내지 제3 핀형 패턴의 측벽의 일부 상에 배치되는 필드 절연막;
    적층 구조를 포함하고, 상기 제2 방향으로 연장되고, 상기 분리 트렌치 내에 배치되는 소자 분리 구조;
    상기 적층 구조를 포함하고, 상기 제1 핀형 패턴 및 상기 제3 핀형 패턴 사이의 상기 필드 절연막 상에, 상기 제1 방향으로 연장되는 게이트 절연 지지체; 및
    상기 제3 핀형 패턴과 교차하고, 상기 제2 방향으로 연장되고, 상기 게이트 절연 지지체와 접촉하는 게이트 구조체를 포함하고,
    상기 필드 절연막의 상면으로부터 상기 게이트 절연 지지체의 상면까지의 높이는 상기 필드 절연막의 상기 상면으로부터 상기 제1 핀형 패턴의 상면까지의 높이보다 큰 반도체 장치.
  12. 제11 항에 있어서,
    상기 게이트 절연 지지체는 게이트 절연 필링막과, 상기 게이트 절연 필링막의 측벽 상의 게이트 절연 라이너를 포함하고,
    상기 소자 분리 구조는 소자 분리 필링막과, 상기 소자 분리 필링막 상의 소자 분리 라이너를 포함하고,
    상기 게이트 절연 라이너는 상기 소자 분리 라이너와 동일한 물질을 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 게이트 절연 라이너는 하부 절연 라이너와 상기 하부 절연 라이너 상의 상부 절연 라이너를 포함하고,
    상기 소자 분리 라이너는 하부 분리 라이너와, 상기 하부 분리 라이너 상의 상부 분리 라이너를 포함하고,
    상기 하부 절연 라이너는 상기 하부 분리 라이너와 동일한 물질을 포함하고,
    상기 상부 절연 라이너는 상기 상부 분리 라이너와 동일한 물질을 포함하는 반도체 장치.
  14. 제12 항에 있어서,
    상기 게이트 절연 라이너는 상기 게이트 절연 필링막의 바닥면에 비형성되고,
    상기 소자 분리 라이너는 상기 소자 분리 필링막의 바닥면의 적어도 일부 상에 비형성되는 반도체 장치.
  15. 제11 항에 있어서,
    상기 기판으로부터 상기 게이트 구조체의 바닥면까지의 높이는 상기 기판으로부터 상기 게이트 절연 지지체의 바닥면까지의 높이보다 큰 반도체 장치.
  16. 제11 항에 있어서,
    상기 게이트 절연 지지체의 바닥면은 전체적으로 상기 필드 절연막에 의해 정의되는 반도체 장치.
  17. 제11 항에 있어서,
    상기 게이트 절연 지지체와 상기 필드 절연막 사이에, 상기 필드 절연막의 상기 상면으로부터 돌출된 연결 스페이서를 더 포함하고,
    상기 연결 스페이서의 높이는 상기 게이트 구조체의 높이보다 작은 반도체 장치.
  18. 제11 항에 있어서,
    상기 게이트 절연 지지체는 상기 게이트 구조체와 접하는 제1 부분과, 상기 게이트 구조체와 비접촉하는 제2 부분을 포함하고,
    상기 게이트 절연 지지체의 제2 부분과 상기 필드 절연막 사이에 개재되는 층간 절연막을 더 포함하는 반도체 장치.
  19. 기판 상에, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴;
    상기 제1 내지 제3 핀형 패턴의 측벽 일부 상에 배치되는 필드 절연막;
    상기 기판 상에, 상기 제1 방향으로 연장되는 제1 분리 패턴과, 상기 제2 방향으로 연장되는 제2 분리 패턴을 포함하는 분리 절연 패턴으로, 상기 제1 분리 패턴은 상기 제1 핀형 패턴 및 상기 제3 핀형 패턴 사이의 상기 필드 절연막 상에 배치되고, 상기 제2 분리 패턴은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴을 분리하는 분리 절연 패턴;
    상기 제1 핀형 패턴과 교차하고, 상기 제2 방향으로 연장되고, 상기 제1 분리 패턴과 접촉하는 제1 게이트 구조체; 및
    상기 제3 핀형 패턴과 교차하고, 상기 제1 게이트 구조체와 나란하게 배치되고, 상기 제1 분리 패턴과 접촉하는 제2 게이트 구조체를 포함하고,
    상기 제1 핀형 패턴의 상면으로부터 상기 제2 분리 패턴의 바닥면까지의 깊이는 상기 제1 핀형 패턴의 상면으로부터 상기 제1 분리 패턴의 바닥면까지의 깊이보다 크고,
    상기 필드 절연막의 상면으로부터 상기 제1 분리 패턴의 상면까지의 높이는 상기 필드 절연막의 상기 상면으로부터 상기 제1 핀형 패턴의 상기 상면까지의 높이보다 큰 반도체 장치.
  20. 제19 항에 있어서,
    상기 기판으로부터 상기 제1 게이트 구조체의 바닥면까지의 높이는 상기 기판으로부터 상기 제1 분리 패턴의 바닥면까지의 높이보다 큰 반도체 장치.
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