KR102534246B1 - 반도체 장치 - Google Patents

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Abstract

일부 실시예들에 따른 반도체 장치는, 서로 교차하는 제1 및 제2 방향으로 연장되는 기판; 상기 기판 상에 배치되고 상기 제2 방향을 따라 서로 이격된 나노 와이어들; 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 이격되어 배치되며, 상기 나노 와이어들과 수직으로 중첩되도록 상기 나노 와이어들을 둘러싸는 게이트 전극들; 상기 기판 상에 배치되고 상기 나노 와이어들 상에서 상기 게이트 전극의 측벽을 덮는 외부 스페이서들; 및 상기 게이트 전극들 사이에 배치되고 상기 제1 방향으로 연장되는 소자 분리막을 포함하되, 상기 소자 분리막의 상면은 상기 게이트 전극의 상면과 동일한 레벨에 있을 수 있다.

Description

반도체 장치{Semiconductor devices}
본 발명의 기술적 사상은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 특히 다중 게이트 MOSFET(metal-oxide-semiconductor field-effect transistor)을 포함하는 반도체 장치에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 장치의 고집적화에 대한 요구가 증가하고 있다. 반도체 장치의 다운스케일링에 따라, 트랜지스터의 단채널 효과(short channel effect)가 발생하여 반도체 장치의 신뢰성이 저하되는 문제가 있다. 단채널 효과를 감소시키기 위하여 게이트 올 어라운드 타입 등의 다중 게이트 구조를 갖는 반도체 장치가 제안된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 신뢰성이 제고된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 일부 실시예들에 따른 반도체 장치는, 서로 교차하는 제1 및 제2 방향으로 연장되는 기판; 상기 기판 상에 배치되고 상기 제2 방향을 따라 서로 이격된 나노 와이어들; 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 이격되어 배치되며, 상기 나노 와이어들과 수직으로 중첩되도록 상기 나노 와이어들을 둘러싸는 게이트 전극들; 상기 기판 상에 배치되고, 상기 나노 와이어들 상에서 상기 게이트 전극의 측벽을 덮는 외부 스페이서들; 및 상기 게이트 전극들 사이에 배치되고 상기 제1 방향으로 연장되는 소자 분리막을 포함하되, 상기 소자 분리막의 상면은 상기 게이트 전극의 상면과 동일한 레벨에 있을 수 있다.
일부 실시예들에 따른 반도체 장치는, 서로 교차하는 제1 및 제2 방향으로 연장되는 기판; 상기 기판 상에 배치되고 상기 제2 방향을 따라 서로 이격된 나노 와이어들; 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 이격되어 배치되며, 상기 나노 와이어들과 수직으로 중첩되도록 상기 나노 와이어들을 둘러싸는 게이트 전극들; 상기 기판 상에 배치되고, 상기 나노 와이어들 상에서 상기 게이트 전극의 측벽을 덮는 외부 스페이서들; 및 상기 게이트 전극들 사이에 배치되고 상기 제1 방향으로 연장되는 소자 분리막을 포함하되, 상기 소자 분리막은 복수개의 막을 포함할 수 있다.
일부 실시예들에 따른 반도체 장치는 서로 수평적으로 이격되는 제1 영역과 제2 영역을 포함하는 기판; 상기 제1 영역에 배치되고 서로 수평으로 이격된 제1 나노 와이어들; 상기 제1 영역에 배치되고 상기 제1 나노 와이어들을 둘러싸는 제1 게이트 전극들; 제1 영역에 배치되고 상기 제1 나노 와이어들과 상기 제1 게이트 전극들 사이에 개재된 제1 게이트 유전층들; 상기 제1 나노 와이어들 상에서 상기 제1 게이트 유전층들과 접하는 제1 외부 스페이서들; 및 상기 제1 게이트 전극들 사이에 배치되고 상기 제1 방향으로 연장되는 제1 소자 분리막; 상기 제2 영역에 배치되고 서로 수평으로 이격된 제2 나노 와이어들; 상기 제2 영역에 배치되고 상기 제2 나노 와이어들을 둘러싸는 제2 게이트 전극들; 제2 영역에 배치되고 상기 제2 나노 와이어들과 상기 제2 게이트 전극들 사이에 개재된 제2 게이트 유전층들; 및 상기 제2 나노 와이어들 상에서 상기 제2 게이트 유전층들과 접하는 제2 외부 스페이서들; 및 상기 제2 게이트 전극들 사이에 배치되고 상기 제1 방향으로 연장되는 제2 소자 분리막을 포함하고, 상기 제1 소자 분리막의 상기 제1 게이트 전극들의 상면과 동일 레벨에 배치되고, 상기 제2 소자 분리막의 상기 제2 게이트 전극들의 상면과 동일 레벨에 배치될 수 있다.
일부 실시예들에 따르면, 소스/드레인 영역을 형성한 후 소자 분리막을 형성하여 의도치 않은 에피택셜 성장이 방지할 수 있다. 또한 게이트 전극을 형성하는 공정에서 나노 와이어들이 손상되어 소스/드레인 영역과 게이트 전극 사이에 단락이 발생하는 것을 방지할 수 있다. 이에 따라 신뢰성이 제고된 반도체 장치가 제공될 수 있다.
도 1a는 일부 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 1b는 도 1a의 절단선 1A-1A' 및 1B-1B'을 따라 취한 단면도이다.
도 1c는 도 1a의 절단선 1C-1C' 및 1D-1D'을 따라 취한 단면도이다.
도 1d는 도 1a의 절단선 1E-1E' 및 1F-1F'을 따라 취한 단면도이다.
도 2 내지 도4는 일부 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 5a 내지 도 16은 일부 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 일부 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 1b는 도 1a의 절단선 1A-1A' 및 1B-1B'을 따라 취한 단면도이다. 도 1c는 도 1a의 절단선 1C-1C' 및 1D-1D'을 따라 취한 단면도이다. 도 1d는 도 1a의 절단선 1E-1E' 및 1F-1F'을 따라 취한 단면도이다.
도 1a 내지 도 1d에서 기판(110)의 상면에 평행하면서 서로 교차하는 두 방향을 각각 제1 방향(X 방향) 및 제2 방향(Y 방향)으로, 상기 상면에 실질적으로 수직한 방향을 제3 방향(Z 방향) 정의한다. 제1 방향(X 방향) 및 제2 방향(Y 방향)은 실질적으로 서로 수직으로 교차할 수 있다. 제1 방향(X 방향) 및 제2 방향(Y 방향)은 실질적으로 제3 방향(Z 방향)에 대하여 수직인 방향들이다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1a 내지 도 1d를 참조하면, 반도체 장치(100)의 기판(110)에 제1 영역(I) 및 제2 영역(II)이 정의될 수 있다. 제1 영역(I) 및 제2 영역(II)은 서로 다른 타입의 반도체 소자가 배치되는 영역일 수 있다. 예컨대, 제1 영역(I)에는 N MOS 트랜지스터가 배치되고, 예컨대, 제2 영역(II)에는 P MOS 트랜지스터가 배치될 수 있으나 이에 제한되는 것은 아니다.
일부 실시예들에 따르면, 기판(110)은 실리콘 기판일 수 있다. 일부 실시예들에 따르면, 기판(110)은 시스템 LSI (large scale integration), 로직 회로, CIS (CMOS imaging sensor) 등과 같은 이미지 센서, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM 등과 같은 메모리 소자, 또는 MEMS (micro-electro-mechanical system) 중에서 선택되는 어느 하나의 소자를 구현하기 위한 기판일 수 있다.
일부 실시예들에 따르면 제1 영역(I)에 적어도 하나 이상의 제1 나노 와이어들(120A), 제1 스페이서들(130A), 내부 스페이서(140), 제1 소스/드레인 영역들(150A), 제1 소스/드레인 콘택들(155A), 제1 식각 정지 패턴(160A), 제1 절연층(170A), 제1 소자 분리막(180A), 제1 게이트 전극(190A), 제1 게이트 유전층(192A)이 배치될 수 있다.
일부 실시예들에 따르면, 제1 나노 와이어들(120A)은 Ⅳ 족 반도체, Ⅳ?-Ⅳ 족 화합물 반도체 또는 III-V 족 화합물 반도체로 이루어질 수 있다. 예를 들어, 제1 나노 와이어들(120A)은 Si, Ge, SiGe, InGaAs, InAs, GaSb, InSb, 또는 이들의 조합을 포함할 수 있다.
제1 게이트 전극(190A)은 도핑된 폴리 실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에 따르면, 제1 게이트 전극(190A)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
일부 실시예들에 따르면, 제1 게이트 유전층(192A)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에 따르면, 제1 게이트 유전층(192A)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물 (zirconium oxide), 알루미늄 산화물 (aluminum oxide), HfO2 - Al2O3 합금들 중 어느 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(110) 상에는 기판(110)의 상면에 수직인 방향 (Z 방향)을 따라 제1 나노 와이어들(120A)의 양 단부까지 연장되어 있는 제1 소스/드레인 영역(150A)이 형성될 수 있다. 일부 실시예들에 따르면, 제1 소스/드레인 영역(150A)은 도핑된 SiGe 막, 도핑된 Ge 막, 도핑된 SiC 막, 또는 도핑된 InGaAs 막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제1 소스/드레인 영역(150A)은 기판(110) 및 제1 나노 와이어들(120A)로부터 에피택시 공정(epitaxy process)에 의해 형성된 반도체층으로 이루어질 수 있다. 일부 실시예들에 따르면, 제1 소스/드레인 영역(150A)은 기판(110) 및 제1 나노 와이어들(120A)과는 다른 물질로 이루어질 수 있다.
일부 실시예들에 따르면, 제1 소스/드레인 영역(150A)의 상면은 제1 나노 와이어들(120A)의 상면보다 높은 레벨에 위치할 수 있다. 일부 실시예들에 따르면, 제1 소스/드레인 영역(150A) 중 일부분은 제1 영역(I)에 형성되는 트랜지스터의 소스/드레인 영역으로 작용할 수 있다. 일부 실시예들에 따르면, 제1 소스/드레인 영역(150A)의 바닥면으로부터 소정의 높이까지의 일부분에 불순물 이온이 고농도로 도핑될 수 있다. 다른 일부 실시예들에 따르면, 제1 소스/드레인 영역(150A)의 중앙부에서 소정의 높이까지 불순물 이온이 고농도로 도핑될 수 있다. 또 다른 실시예들에서, 제1 소스/드레인 영역(150A) 전체에 불순물 이온이 고농도로 도핑될 수 있다.
제1 외부 스페이서(130A)는 제1 게이트 전극(190A)의 측벽을 커버할 수 있다. 제1 소스/드레인 콘택들(155A)은 제1 절연층(170A) 및 식각 정지 패턴(160A)을 관통하여 제1 소스/드레인 영역(150A)과 연결될 수 있다. 제1 소스/드레인 콘택들(155A)과 제1 소스/드레인 영역(150A) 사이에는 금속 실리사이드층이 형성될 수 있다.
제1 식각 정지 패턴(160A)은 제1 소스/드레인 영역(150A) 및 제1 외부 스페이서(130A) 상에 배치될 수 있다. 제1 식각 정지 패턴(160A)은 제1 소스/드레인 영역(150A) 및 제1 외부 스페이서(130A)의 일부를 커버할 수 있다. 제1 식각 정지 패턴(160A)은 제1 절연층(170A)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 일부 실시예들에 따르면 제1 식각 정지 패턴(160A)은 실리콘 질화물을 포함할 수 있으나 이에 제한되지 않는다.
인접한 제1 나노 와이어들(120A) 사이 또는 기판(110)과 가장 인접한 제1 나노 와이어들(120A)과 기판(110) 사이에 제1 게이트 전극(190A)의 일부가 배치될 수 있다. 제1 게이트 전극(190A) 중 인접한 제1 나노 와이어들(120A) 사이 또는 기판(110)과 가장 인접한 제1 나노 와이어들(120A)과 기판(110) 사이에 배치된 부분은 제1 게이트 유전층(192A)에 의해 커버될 수 있다. 제1 게이트 유전층(192A)은 게이트 전극(190A)과 내부 스페이서(140) 사이 및 제1 게이트 전극(190A)과 제1 나노 와이어들(120A)의 사이에 개재될 수 있다. 제1 게이트 유전층(192A)은 제1 나노 와이어들(120A)의 표면 및 내부 스페이서(140)의 측벽 표면 상에서 연장될 수 있다.
내부 스페이서(140)는 인접한 제1 나노 와이어들(120A)의 사이 및/또는 기판(110)과 이에 인접한 제1 나노 와이어들(120A) 사이에 배치될 수 있다. 내부 스페이서(140)는 제1 소스/드레인 영역(150A) 및 제1 게이트 유전층(192A)과 와 접할 수 있다. 내부 스페이서(140)는 제1 소스/드레인 영역(150A)과 제1 게이트 유전층(192A)의 사이에 개재될 수 있다. 이에 따라 제1 소스/드레인 영역(150A)은 제1 게이트 유전층(192A)으로부터 이격되어 접하지 않을 수 있다.
내부 스페이서(140)는 제1 게이트 유전층(192A)과는 다른 물질을 포함할 수 있다. 일부 실시예들에 따르면, 내부 스페이서(140)에 포함된 물질은 제1 게이트 유전층(192A)에 포함된 물질보다 더 작은 유전 상수를 가질 수 있다. 일부 실시예들에 따르면, 내부 스페이서(140)는 Ⅳ 족 반도체의 산화물, Ⅳ?-Ⅳ 족 화합물 반도체의 산화물, III-V 족 화합물 반도체의 산화물, 또는 실리콘 산화물 등의 산화물 또는 실리콘 산질화물, 실리콘 질화물 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에 따르면 제1 외부 스페이서(130A) 및 내부 스페이서(140)는 제3 방향(Z 방향)에 따라 기판(110)상의 서로 다른 레벨에 배치될 수 있다. 일부 실시예들에 따르면 제1 외부 스페이서(130A) 및 내부 스페이서(140)는 제3 방향(Z 방향)으로 오버랩될 수 있다. 일부 실시예들에 따르면, 내부 스페이서(140)는 제1 외부 스페이서(130A)를 구성하는 물질과는 다른 물질로 이루어질 수 있다. 일부 실시예들에 따르면, 내부 스페이서(140)에 포함된 물질은 제1 외부 스페이서(130A) 에 포함된 물질보다 더 작은 유전 상수를 가질 수 있다.
일부 실시예들에 따르면, 제1 소자 분리막(180A)은 절연 물질(예컨대, 실리콘 산화물)을 포함할 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)은 제2 방향(Y 방향)을 따라 연장될 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)은 제3 방향(Z 방향)을 따라 길게 연장될 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)의 상면은 제1 소스/드레인 영역(150A)의 상면보다 높은 레벨에 배치될 수 있고, 제1 소자 분리막(180A)의 하면은 제1 소스/드레인 영역(150A)의 하면보다 낮은 레벨에 배치될 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)의 제3 방향(Z 방향) 길이는 제1 소스/드레인 영역(150A)의 제3 방향(Z 방향) 길이보다 더 길 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)은 제1 외부 스페이서(130A) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)과 접하는 제1 외부 스페이서(130A)의 폭(즉, 제1 방향(X 방향) 길이)은 소자 분리막(180A)과 접하지 않는 제1 외부 스페이서(130A)의 폭(즉, 제1 방향(X 방향) 길이) 보다 더 작을 수 있다.
일부 실시예들에 따르면, 제1 소자 분리막(180A)의 상면은 제1 절연층(170A)의 상면과 실질적으로 동일한 레벨에 있을 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)의 상면은 제1 식각 정지 패턴(160A)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
일부 실시예들에 따르면, 제1 소자 분리막(180A)은 내부 스페이서(140)와 접할 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)의 상면은 내부 스페이서(140)의 상면과 실질적으로 동일한 레벨에 있을 수 있다.
제2 영역(II)에 적어도 하나 이상의 제2 나노 와이어들(120B), 제2 외부 스페이서들(130B), 제2 소스/드레인 영역들(150B), 제2 소스/드레인 콘택들(155B), 제2 식각 정지 패턴(160B), 제2 절연층(170B), 제2 소자 분리막(180B), 제2 게이트 전극(190B), 제2 게이트 유전층(192B)이 배치될 수 있다.
제2 게이트 전극(190B) 및 제2 게이트 유전층(192B)은 제1 게이트 전극(190A) 및 제1 게이트 유전층(192A)에 대하여 전술한 것과 유사한 특징을 가질 수 있다. 예를 들어, 제2 게이트 전극(190B)은 도핑된 폴리 실리콘, 금속, 또는 이들의 조합을 포함할 수 있고, 제2 게이트 유전층(192B)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에 따르면, 제2 게이트 전극(190B) 및 제2 게이트 유전층(192B)은 제1 게이트 전극(190A) 및 제1 게이트 유전층(192A)과 각각 동일한 물질로 구성될 수 있으나 이에 제한되는 것은 아니다. 예컨대, 제2 게이트 전극(190B) 및 제2 게이트 유전층(192B)은 각각 제1 게이트 전극(190A) 및 제1 게이트 유전층(192A)과 다른 물질로 구성될 수도 있다.
기판(110) 상에 제2 나노 와이어들(120B)의 양 단부와 인접하게 제3 방향(Z 방향)으로 연장되는 제2 소스/드레인 영역(150B)이 형성될 수 있다. 제2 소스/드레인 영역(150B)은 기판(110) 및 제2 나노 와이어들(120B)로부터 에피택시 공정에 의해 재성장한 반도체층으로 이루어질 수 있다. 일부 실시예들에 따르면, 제2 소스/드레인 영역(150B)은 기판(110) 및 제2 나노 와이어들(120B)과는 다른 물질로 이루어질 수 있다. 일부 실시예들에 따르면, 제2 소스/드레인 영역(150B)은 도핑된 SiGe 막, 도핑된 Ge 막, 도핑된 SiC 막, 또는 도핑된 InGaAs 막으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
일부 실시예들에 따르면, 제2 소스/드레인 영역(150B)은 제1 소스/드레인 영역(150A)과 다른 물질로 이루어질 수 있다. 예를 들어, 제1 소스/드레인 영역(150A)은 SiC으로 이루어지고, 제2 소스/드레인 영역(150B)은 SiGe 또는 Ge으로 이루어질 수 있다.
제1 외부 스페이서(130B), 제2 식각 정지 패턴(160B) 제2 절연층(170B), 제2 소스/드레인 콘택들(155B)은 제1 외부 스페이서(130A), 제1 절연층(170A), 제1 소스/드레인 콘택들(155A)에 대하여 전술한 것과 유사한 특징을 가질 수 있다. 일부 실시예들에 따르면, 제2 외부 스페이서(130B), 제2 절연층(170B) 및 제2 소스/드레인 콘택들(155B)은 각각 제1 외부 스페이서(130A), 제1 절연층(170A) 및 제1 소스/드레인 콘택들(155A)을 형성하기 위한 공정과 동일한 공정에서 형성될 수도 있다. 다른 실시예들에서, 제1 외부 스페이서(130B)는 제1 외부 스페이서(130A)를 형성하기 위한 공정과 다른 공정에서 형성될 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면, 제2 절연층(170B)은 제1 절연층(170A)을 형성하기 위한 공정과 다른 공정에서 형성될 수도 있으나 이에 제한되지 않는다.
제1 영역(I)과 달리, 제2 영역(II) 상에 내부 스페이서(140)가 배치되지 않을 수 있다. 이에 따라 기판(110)과 제2 나노 와이어들(120B)의 사이에 내부 스페이서(140)가 개재되지 않을 수 있다. 일부 실시예들에 따르면, 도 1b에 도시된 것과 같이, 제2 게이트 유전층(192B)이 제2 게이트 전극(190B)과 제2 소스/드레인 영역(150B) 사이에 개재될 수 있다. 즉, 제2 게이트 유전층(192B)은 기판(110)과 제2 나노 와이어들(120B)의 사이로부터 제2 게이트 전극(190B)과 제2 소스/드레인 영역(150B)의 사이까지 연장될 수 있다. 제2 소스/드레인 영역(150B)은 제2 게이트 유전층(192B)과 접촉할 수 있다.
일부 실시예들에 따르면, 도 1b에 예시적으로 도시된 것과 같이, 제1 게이트 전극(190A)과 제1 소스/드레인 영역(150A) 사이에는 내부 스페이서(140)가 형성되는 반면, 제2 게이트 전극(190B)과 제2 소스/드레인 영역(150B) 사이에는 내부 스페이서(140)가 형성되지 않을 수 있다.
제1 게이트 전극(190A)과 제1 소스/드레인 영역(150A) 사이에는 내부 스페이서(140)가 형성됨에 따라, 제1 게이트 전극(190A)과 제1 소스/드레인 영역(150A)사이의 거리가 증가할 수 있다. 따라서, 제1 소스/드레인 영역(150A) 사이의 기생 커패시턴스(parasitic capacitance)가 감소될 수 있다. 제2 게이트 전극(190B)과 제2 소스/드레인 영역(150B) 사이에는 내부 스페이서(140)가 형성되지 않음에 따라, 제2 소스/드레인 영역(150B)은 우수한 결정 품질을 가질 수 있다.
일부 실시예들에 따르면, 제2 소자 분리막(180B)은 제1 소자 분리막(180A)과 유사한 특징과 형상을 갖도록 형성될 수 있다. 하지만 이에 제한되는 것은 아니고, 제2 소자 분리막(180B)은 제1 소자 분리막(180A)과 다른 물질을 포함할 수 있다. 이에 따라 제2 소자 분리막(180B)이 제2 영역(II)에 형성되는 소자에 인가하는 스트레스와 제1 소자 분리막(180A)이 제1 영역(I)에 형성되는 소자에 인가하는 스트레스가 달라지는바, 제1 및 제2 소자 분리막(180A, 180B)에 포함된 물질들 캐리어 전하의 이동도를 향상시킬 수 있다.
일부 실시예들에 따르면, 제1 소자 분리막(180A)은 제1 폭(IWA)을, 제2 소자 분리막(180B)은 제2 폭(IWB)을 가질 수 있다. 일부 실시예들에 따르면, 제1 폭(IWA)과 제2 폭(IWB)은 같을 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 폭(IWA)과 제2 폭(IWB)은 서로 다를 수 있고, 이에 따라, 제1 소자 분리막(180A)에 접하는 제1 외부 스페이서(130A)의 폭과, 제2 소자 분리막(180B)에 접하는 제2 외부 스페이서(130B)의 폭이 서로 다를 수 있다.
일부 실시예들에 따르면, 후술하듯 제1 및 제2 소자 분리막(180A, 180B)은 제1 및 제2 소스/드레인 영역(150A, 150B)을 형성한 후에 형성할 수 있다. 따라서, 제1 및 제2 소스/드레인 영역(150A, 150B)을 형성하기 위한 공정에서 제1 및 제2 소자 분리막(180A, 180B)의 일부가 손상되고, 손상된 부분에 의도치 않은 에피택셜 성장이 발생하는 것을 방지할 수 있다.
또한 제1 및 제2 소자 분리막(180A, 180B)은 제1 및 제2 캡핑층(266A, 266B, 도 13b 참조) 및 제1 및 제2 외부 스페이서(130A, 130B)에 의해 정렬된 위치에 형성되는바, 제1 및 제2 소자 분리막(180A, 180B)에 인접한 제1 및 제2 나노 와이어들(120A, 120B)의 손상을 방지하여 제1 및 제2 소스/드레인 영역(150A, 150B)과 제1 및 제2 게이트 전극(190A, 190B) 사이의 단락이 발생하는 것을 방지할 수 있다.
도 2 내지 도 4는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다. 도 2 내지 도 4는 도 1의 절단선 1A-1A' 및 1B-1B'와 대응되는 단면도들일 수 있다. 설명의 편의를 위해 도 1a 내지 도 1d를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 중심으로 설명하도록 한다.
도 2를 참조하면, 제1 및 제2 소자 분리막(180A', 180B')은 각각 제1 및 제2 라이너(181A, 181B) 및 제1 및 제2 필러(182A, 182B)를 포함할 수 있다. 일부 실시예들에 따르면, 제1 및 제2 라이너(181A, 181B)는 단면 형상이 U자 형을 갖도록 콘포말하게 형성될 수 있다. 제1 및 제2 필러(182A, 182B)는 제1 및 제2 라이너(181A, 181B)에 의해 정의되는 내부 공간을 채울 수 있다. 이에 따라 제1 및 제2 라이너(181A, 181B)는 각각 제1 및 제2 필러(182A, 182B)의 측면 및 바닥면을 커버할 수 있다. 제1 라이너(181A)는 제1 외부 스페이서(130A), 제1 나노 와이어들(120A) 및 내부 스페이서(140)와 접할 수 있다. 제2 라이너(181B)는 각각 제2 외부 스페이서(130B), 제2 나노 와이어들(120B) 및 제2 게이트 유전층(192B)과 접할 수 있다. 제1 및 제2 라이너(181A, 181B)의 상면은 각각 제1 및 제2 필러(182A, 182B)의 상면과 실질적으로 동일한 레벨에 있을 수 있다.
제1 및 제2 필러(182A, 182B)는 각각 도 1a 내지 도 1d를 참조하여 설명한 제1 및 제2 소자 분리막(180A, 180B)과 동일한 조성을 가질 수 있다. 제1 및 제2 라이너(181A, 181B)는 제1 및 제2 필러(182A, 182B)와 다른 조성을 가질 수 있다.
도 3을 참조하면, 제1 및 제2 소자 분리막(180A", 180B")은 각각 제1 및 제2 라이너(181A, 181B), 제1 및 제2 필러(182A, 182B) 및 제1 및 제2 스트레스 조절막(183A, 183B)를 포함할 수 있다. 일부 실시예들에 따르면, 제1 및 제2 라이너(181A, 181B)는 도 2를 참조하여 설명한 제1 및 제2 라이너(181A, 181B)와 실질적으로 동일할 수 있다. 일부 실시예들에 따르면, 제1 및 제2 필러(182A, 182B)는 제1 및 제2 라이너(181A, 181B)에 의해 정의된 공간을 부분적으로 채울 수 있다. 일부 실시예들에 따르면, 제1 및 제2 필러(182A, 182B)는 단면 형상이 U자형을 갖도록 콘포말한 형상을 가질 수 있다. 일부 실시예들에 따르면, 제1 및 제2 스트레스 조절막(183A, 183B)은 제1 및 제2 필러(182A, 182B)에 의해 정의된 내부 공간을 채울 수 있다.
일부 실시예들에 따르면, 제1 및 제2 스트레스 조절막(183A, 183B)은 각각 제1 및 제2 영역(I, II)에 형성된 반도체 소자에 서로 다른 스트레스를 인가할 수 있으나, 이에 제한되지 않는다. 예컨대, 제1 및 제2 스트레스 조절막(183A, 183B)은 각각 제1 및 제2 영역(I, II)에 형성된 반도체 소자에 실질적으로 동일한 스트레스를 인가할 수 있다.
일부 실시예들에 따르면, 제1 및 제2 스트레스 조절막(183A, 183B)은 서로 다른 물질을 포함할 수 있으나 이에 제한되지 않는다. 예컨대, 또한 제1 및 제2 스트레스 조절막(183A, 183B)은 서로 동일한 물질을 포함할 수 있다. 일부 실시예들에 따르면, 제1 및 제2 스트레스 조절막(183A, 183B)은 Si, SiN, SiGe, SiON, SiO 중 어느 하나를 포함할 수 있다.
일부 실시예들에 따르면, 제1 및 제2 스트레스 조절막(183A, 183B) 중 어느 하나가 생략되는 것도 가능하다. 이 경우, 제1 및 제2 필러(182A, 182B) 중 어느 하나가 제1 및 제2 라이너(181A, 181B)에 의해 정의된 공간을 완전히 채울 수 있다.
도 4를 참조하면, 제1 및 제2 소자 분리막(180A"', 180B"')은 제1 및 제2 외부 스페이서(130A, 130B) 보다 낮은 레벨에 배치될 수 있다. 제1 및 제2 소자 분리막(180A"', 180B"')의 상면은 제1 및 제2 소스/드레인 영역(150A, 150B)의 상면보다 낮은 레벨에 배치될 수 있다. 제1 및 제2 소자 분리막(180A"', 180B"') 상에 유전 상수 조절막(171A, 171B)이 배치될 수 있다. 따라서 제1 및 제2 게이트 전극(190A, 190B)와 인접하게 배치된 유전 상수 조절막(171A, 171B)을 저유전 물질로 함으로써, 기생 커패시턴스에 의한 RC 지연 등을 방지할 수 있다.
도 4를 참조하면, 제1 및 제2 외부 스페이서(130A, 130B) 각각의 하면이 제1 및 제2 소자 분리막(180A"', 180B"') 각각의 상면과 동일레벨에 있는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 제1 및 제2 외부 스페이서(130A, 130B) 각각의 하면이 제1 및 제2 소자 분리막(180A"', 180B"') 각각의 상면보다 높은 레벨에 있거나 낮은 레벨에 있는 것도 가능하다.
도 5a 내지 도 16은 예시적인 반도체 장치(100)의 제조방법을 설명하기 위한 도면들이다. 보다 구체적으로, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 11a, 도 13a 및 도 14a는 공정 순서에 따라 도시한 상면도이며, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 11b, 도 13b, 도 14b는 각각 순서대로 도 5a의 절단선 5A-5A' 및 5B-5B', 도 6a의 절단선 6A-6A' 및 6B-6B', 도 7a의 절단선 7A-7A' 및 7B-7B', 도 8a의 절단선 8A-8A' 및 8B-8B', 도 9a의 절단선 9A-9A' 및 9B-9B', 도 11a의 절단선 11A-11A' 및 11B-11B', 도 13a의 절단선 13A-13A' 및 13B-13B', 도 14a의 절단선 14A-14A' 및 14B-14B'를 따라 취한 단면도들이다.
도 5a 및 도 5b를 참조하면, 제1 영역(I)과 제2 영역(II)이 정의된 기판(110) 상에 적어도 하나 이상의 희생 물질층 및 채널 물질층을 교번으로 적층한 후 이들 중 일부를 식각하여 희생층(240L) 및 채널층(120L)을 형성할 수 있다. 일부 실시예들에 따르면, 희생층(240L)과 채널층(120L)은 에피택시 공정에 의해 형성될 수 있다. 일부 실시예들에 따르면, 희생층(240L)과 채널층(120L)은 제2 방향(Y 방향)으로 소정의 폭을 갖고 제1 방향(X 방향)으로 연장될 수 있다. 희생층(240L)과 채널층(120L)이 식각되어 핀(fin) 형상을 갖게 되며, 희생층(240L)과 채널층(120L)이 식각되어 제거된 부분은 기판의 상면이 노출될 수 있다.
일부 실시예들에 따르면, 희생층(240L) 및 채널층(120L)은 서로 다른 물질을 포함할 수 있다. 일부 실시예들에 따르면, 희생층(240L) 및 채널층(120L)은 서로 식각 선택비를 갖는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 희생층(240L) 및 채널층(120L)은 각각 Ⅳ 족 반도체, Ⅳ?-Ⅳ 족 화합물 반도체 또는 III-V 족 화합물 반도체의 단결정 층을 포함할 수 있다. 일부 실시예들에 따르면, 희생층(240L)은 SiGe로 이루어질 수 있고, 채널층(120L)은 단결정 실리콘으로 이루어질 수 있다.
일부 실시예들에 따르면, 상기 에피택시 공정은 VPE (vapor-phase epitaxy), UHV-CVD (ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시 (molecular beam epitaxy), 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 희생층(240L) 및 채널층(120L) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용할 수 있다.
도 6a 및 6b를 참조하면, 제1 및 제2 영역(I, II) 상에 각각 제1 및 제2 더미 게이트 구조물(260A, 260B)을 형성할 수 있다. 제1 및 제2 더미 게이트 구조물(260A, 260B)은 제1 방향(X 방향)으로 소정의 폭을 갖고, 제2 방향(Y 방향)으로 연장될 수 있다. 제1 및 제2 더미 게이트 구조물(260A, 260B)은 각각 제1 및 제2 게이트 식각 정지층(262A, 262B), 제1 및 제2 더미 게이트 전극(264A, 264B), 제1 및 제2 캡핑층(266A, 266B) 및 제1 및 제2 외부 스페이서(130A, 130B)를 포함할 수 있다.
일부 실시예들에 따르면, 제1 및 제2 더미 게이트 전극(264A, 264B)은 폴리 실리콘으로 이루어질 수 있고, 제1 및 제2 캡핑층(266A, 266B)은 실리콘 질화막으로 이루어질 수 있다. 제1 및 제2 게이트 식각 정지층(262A, 262B)은 제1 및 제2 더미 게이트 전극(264A, 264B)과 식각 선택비가 있는 물질로 이루어질 수 있다. 일부 실시예들에 따르면, 제1 및 제2 게이트 식각 정지층(262A, 262B)은 열산화물, 실리콘 산화물 및 실리콘 질화물 중에서 선택되는 적어도 하나의 막으로 형성될 수 있고, 제1 및 제2 외부 스페이서(130A, 130B)는 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 7a 및 도 7b를 참조하면 제1 영역(I) 상에 제1 더미 게이트 구조물(260A)과 채널층(120L)을 덮는 제1 보호층(271)을 형성할 수 있다. 이어서 제2 영역(II) 상의 제2 더미 게이트 구조물(260B)을 식각 마스크로 사용하여 제1 개구(OP1)가 형성되도록 채널층들(120L, 도 6b 참조) 및 희생층들(240L, 6b 참조)을 식각할 수 있다. 이에 따라, 제2 영역(II) 상에 제2 나노 와이어들(120B) 및 희생 패턴들(240P)이 형성할 수 있다.
일부 실시예들에 따르면, 제1 개구(OP1)의 하면은 최하층의 희생 패턴들(240P)보다 낮은 레벨에 형성될 수 있다. 일부 실시예들에 따르면, 제1 개구(OP1)는 기판(110)의 일부를 노출시킬 수 있다.
도 7a 내지 도 8b를 참조하면, 제1 개구(OP1) 내에 기판(110), 복수의 제2 나노 와이어들(120B) 및 희생층(240P1, 240P2, 240P3)으로부터 단결정막을 성장시켜, 제1 개구(OP1)를 채우는 제2 소스/드레인 영역(150B)을 형성할 수 있다.
제1 개구(OP1)의 측벽에 노출되는 기판(110), 복수의 제2 나노 와이어들(120B) 및 희생 패턴들(240P)은 각각 단결정 반도체층일 수 있다. 따라서, 제2 소스/드레인 영역(150B)의 성장 공정에서 격자 미스매치(lattice mismatch)에 의한 전위 또는 적층 결함들의 발생이 방지될 수 있고, 제2 소스/드레인 영역(150B)은 우수한 결정 품질을 가질 수 있다.
도 8a 및 도 8b를 참조하면 제2 소스/드레인 영역(150B)은 단일의 층으로 형성되는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 제2 소스/드레인 영역(150B)은 복수의 층을 구비하도록 형성될 수 있다. 예를 들어, 제2 소스/드레인 영역(150B)은 각각 SiGe를 포함하고 Si과 Ge의 함량을 달리하는 다층 구조를 가질 수 있다. 제2 소스/드레인 영역(150B)을 형성한 이후, 제1 보호층(271)은 제거될 수 있다.
도 9a 및 도 9b를 참조하면, 제2 영역(II) 상에 제2 보호층(272)을 형성할 수 있다. 이어서, 제1 영역(I) 상의 제1 더미 게이트 구조물(260A)을 식각 마스크로 사용하여 제2 개구(OP2)가 형성되도록 제1 영역(I) 상의 채널층들(120L, 도 8b 참조) 및 희생층들(240L, 8b 참조)을 식각할 수 있다. 이에 따라, 제1 영역(I) 상에 제1 나노 와이어들(120A) 및 희생 패턴들(240P)이 형성할 수 있다. 제2 개구(OP2)는 기판(110)의 상면의 일부를 노출시킬 수 있다.
도 10을 참조하면, 제2 개구(OP2)에 의해 노출된 희생층(240L)을 식각하여 측방향으로 리세스시킨 후, 내부 스페이서 물질막을 콘포말하게 퇴적하고, 다시 에치백 공정을 수행하여 내부 스페이서(140)를 형성할 수 있다.
이어서 도 11a 및 도 11b를 참조하면 도 8a 및 도 8b를 참조하여 설명한 것과 마찬가지의 방식으로 제1 영역(I) 상에 제1 소스/드레인 영역(150A)을 형성할 수 있다. 이어서 제2 보호층(272)은 제거될 수 있다.
도 12를 참조하면, 이전까지의 작업물에 식각 정지 물질막(160L), 절연 물질막(170L), 하드 마스크막(273) 및 포토레지스트(274)를 형성할 수 있다. 식각 정지 물질막(160L)은 콘포말하게 형성될 수 있으며, 후속 공정에서 식각의 종료점을 식별하고 하지층을 보호하는 역할을 수행할 수 있다.
일부 실시예들에 따르면, 식각 정지 물질막(160L)은 절연 물질막(170L)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 식각 정지 물질막(160L)은 실리콘 질화물을 포함할 수 있으나 이에 제한되지 않는다.
절연 물질막(170L)은 상면에 단차가 형성되지 않도록 평탄화/에치백 공정 등에 의해 소정의 높이로 식각될 수 있다. 절연 물질막(170L)은 토즈(Tonen SilaZene: TOSZ)와 같은 실리콘 산화물을 포함할 수 있다.
도 12 내지 도 13b를 참조하면, 포토 레지스트를 식각 마스크로 이용하여 하드 마스크막(273)을 패터닝하여 하드 마스크 패턴(273P)을 형성할 수 있다. 하드 마스크 패턴(273P)은 이에 따라 절연 물질막(170L)의 상면을 노출시키며, 제 2 방향(Y 방향)을 따라 연장되는 개구를 가질 수 있다. 하드 마스크 패턴(273P)을 다시 식각 마스크로 사용하여 식각 정지 물질막(160L)의 상면이 노출될 때까지 절연 물질막(170L)을 식각할 수 있다. 식각 정지 물질막(160L)은 과도 식각되어 제1 및 제2 소스/드레인 영역(150A, 150B) 중 일부의 상면이 노출될 수 있다. 이에 따라 식각 정지 패턴(160P) 및 절연 패턴(170P)이 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 제1 및 제2 소자 분리막(180A, 180B)를 형성할 수 있다. 제1 및 제2 소자 분리막을 형성하기 위해, 하드 마스크 패턴(273P)을 식각 마스크로 하여 노출된 제1 및 제2 소스/드레인 영역(150A, 150B) 및 그 아래 배치된 기판(110)을 식각할 수 있다. 노출된 제1 및 제2 소스/드레인 영역(150A, 150B)은 식각되어 제거될 수 있으나 이에 제한되지 않는다. 예컨대, 제1 및 제2 소자 분리막(180A, 180B)의 측면에 제1 및 제2 소스/드레인 영역(150A, 150B)이 일부 잔존할 수 있다.
하드 마스크 패턴(273P)에 의해 노출된 제1 및 제2 외부 스페이서들(130A, 130B)은 식각 공정에 의해 일부 식각될 수 있다. 이에 따라 하드 마스크 패턴(273P)에 의해 노출된 제1 및 제2 외부 스페이서들(130A, 130B)은 하드 마스크 패턴(273P)에 의해 노출되지 않은 제1 및 제2 외부 스페이서들(130A, 130B)보다 작은 폭(즉, 제1 방향(X 방향) 길이)을 가질 수 있다.
도 1b를 참조하면, 제1 및 제2 소자 분리막(180A, 180B)와 접한 제1 및 제2 외부 스페이서들(130A, 130B)이 식각되는 정도에 따라 제1 및 제2 소자 분리막(180A, 180B)의 폭인 제1 폭(IWA) 및 제2 폭(IWB)이 결정될 수 있다. 예컨대, 제1 소자 분리막(180A)과 접한 제1 외부 스페이서들(130A)이 제2 소자 분리막(180B)과 접한 제1 외부 스페이서들(130B)보다 더 좁은 폭을 갖도록 식각되는 경우, 제1 폭(IWA)이 제2 폭(IWB)보다 더 클 수 있다. 반대로, 제1 소자 분리막(180A)과 접한 제1 외부 스페이서들(130A)이 제2 소자 분리막(180B)과 접한 제1 외부 스페이서들(130B)보다 더 큰 폭을 갖도록 식각되는 경우, 제1 폭(IWA)이 제2 폭(IWB)보다 더 작을 수 있다.
종래의 반도체 소자에 포함되는 소자 분리막에 인접한 나노 와이어들은, 소자 분리막과 활성 영역의 경계에 인접하게 배치되어 후술하는 게이트 전극을 형성하기 위한 공정에 취약한 문제점이 있었다. 일부 실시예들에 따르면 하드 마스크 패턴(273P)에 의해 노출된 제1 및 제2 캡핑층(266A, 266B, 도 13b 참조) 및 제1 및 제2 외부 스페이서(130A, 130B, 도 13b 참조)가 함께 식각 마스크의 역할을 수행할 수 있다. 이에 따라 얕은 트렌치를 형성하기 위한 식각 공정의 공차에도 불구하고 제1 및 제2 소자 분리막(180A, 180B)이 제1 및 제2 외부 스페이서(130A, 130B) 사이에 배치되도록 정렬될 수 있다. 또한, 제1 및 제2 소자 분리막(180A, 180B)의 측면의 일부가 제1 및 제2 외부 스페이서(130A, 130B)와 접할 수 있다. 따라서 후술하는 게이트 전극 형성 공정에서 제1 및 제2 나노 와이어들(120A, 120B)이 손상되어 제1 및 제2 소스/드레인 영역(150A, 150B)과 제1 및 제2 게이트 전극(190A, 190B, 도 16 참조) 사이에 단락 불량이 발생하는 것을 방지할 수 있다.
이어서, 식각하여 형성된 트렌치 내에 소자 분리 물질막을 충분히 제공한 후, 제1 및 제2 더미 게이트 전극(264A, 264B)의 상면이 노출될 때까지 절연 패턴(170P) 및 소자 분리 물질막의 상부를 제거할 수 있다. 이에 따라, 제1 및 제2 소자 분리막(180A, 180B)이 형성될 수 있다. 도 14b에서는 제1 및 제2 소자 분리막(180A, 180B)이 함께 형성되는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 제1 영역(I) 또는 제2 영역(II) 중 어느 하나에 보호층을 형성하여 제1 및 제2 소자 분리막(180A, 180B) 중 어느 하나를 형성한 후, 상기의 보호층을 제거하여 제1 및 제2 소자 분리막(180A, 180B) 중 다른 하나를 형성하는 방법을 택할 수 있다. 이에 따라 제1 및 제2 소자 분리막(180A, 180B)은 서로 다른 물질을 포함할 수 있다.
또한, 소자 분리 물질막을 제공하기 전에 라이너 물질막을 제공하여, 도 2처럼 콘포말한 라이너(181A)가 필러(182A)를 커버하는 형태의 제1 및 제2 소자 분리막(180A', 180B')이 형성될 수 있다. 이 경우, 제1 및 제2 소자 분리막(180A', 180B')은 원자 층 퇴적(Atomic Layer Deposition, 이하 ALD) 공정에 의해 형성될 수 있다. 또는 라이너 물질막, 소자 분리 물질막 및 제1 및 제2 스트레스 조절 물질막을 순차로 제공하여 도 3의 제1 및 제2 소자 분리막(180A", 180B")을 제공하는 것도 가능하다. 이 경우, 제1 및 제2 소자 분리막(180A", 180B")은 ALD 공정에 의해 형성될 수 있다. 경우에 따라, 제1 및 제2 소자 분리막(180A, 180B)의 상부를 일부 제거한 후, 리세스된 공간에 유전 물질을 채워서 도 4의 유전 상수 조절막(171A, 171B)을 형성하는 것도 가능하다.
종래에는 소스/드레인 영역을 형성할 때 기 형성된 소자 분리막의 일부가 손상되고, 손상된 소자 분리막 근방에 의도치 않은 에피택셜 성장이 발생하는 문제점이 있었다. 일부 실시예들에 따르면, 소스/드레인 영역을 형성한 후 소자 분리막의 일부를 형성하여 의도치 않은 에피택셜 성장이 방지할 수 있다.
도 15를 참조하면, 노출된 제1 및 제2 더미 게이트 구조물(260A, 260B) 및 제1 및 제2 게이트 식각 정지층(262A, 262B)을 제거하여 제3 개구(OP3)를 형성할 수 있다. 제3 개구(OP3)를 통해 제1 및 제2 나노 와이어들(120A, 120B)가 노출될 수 있다. 이후, 희생 패턴들(240P) 중 제3 개구(OP3)를 통해 노출되는 부분을 선택적으로 제거하여, 제3 개구(OP3)를 기판(110) 상면까지 확장할 수 있다.
도 15 및 16을 참조하면, 제1 및 제2 영역(I, II)의 제3 개구(OP3)에 의해 노출되는 표면 상에 제1 및 제2 게이트 유전층(232A, 232B)을 콘포말하게 형성하고, 제1 및 제2 게이트 유전층(192A, 192B) 상에 각각 상기 제3 개구(OP3)의 남은 공간을 채우는 제1 및 제2 게이트 전극(190A, 190B)를 형성할 수 있다.
이어서, 도 16 및 1을 참조하면, 제1 및 제2 영역(I, II)에 각각 식각 정지 패턴(160P) 및 절연 패턴(170P)을 관통하고 제1 및 제2 소스/드레인 영역(150A, 150B)와 연결된 제1 및 제2 소스/드레인 콘택들(155A, 155B)을 형성할 수 있다. 이에 따라 제1 및 제2 식각 정지 패턴(160A, 160B) 및 제1 및 제2 절연층(170A, 170B)이 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 일부 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 1b는 도 1a의 절단선 1A-1A' 및 1B-1B'을 따라 취한 단면도이다. 도 1c는 도 1a의 절단선 1C-1C' 및 1D-1D'을 따라 취한 단면도이다. 도 1d는 도 1a의 절단선 1E-1E' 및 1F-1F'을 따라 취한 단면도이다.
도 1a 내지 도 1d에서 기판(110)의 상면에 평행하면서 서로 교차하는 두 방향을 각각 제1 방향(X 방향) 및 제2 방향(Y 방향)으로, 상기 상면에 실질적으로 수직한 방향을 제3 방향(Z 방향) 정의한다. 제1 방향(X 방향) 및 제2 방향(Y 방향)은 실질적으로 서로 수직으로 교차할 수 있다. 제1 방향(X 방향) 및 제2 방향(Y 방향)은 실질적으로 제3 방향(Z 방향)에 대하여 수직인 방향들이다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1a 내지 도 1d를 참조하면, 반도체 장치(100)의 기판(110)에 제1 영역(I) 및 제2 영역(II)이 정의될 수 있다. 제1 영역(I) 및 제2 영역(II)은 서로 다른 타입의 반도체 소자가 배치되는 영역일 수 있다. 예컨대, 제1 영역(I)에는 N MOS 트랜지스터가 배치되고, 예컨대, 제2 영역(II)에는 P MOS 트랜지스터가 배치될 수 있으나 이에 제한되는 것은 아니다.
일부 실시예들에 따르면, 기판(110)은 실리콘 기판일 수 있다. 일부 실시예들에 따르면, 기판(110)은 시스템 LSI (large scale integration), 로직 회로, CIS (CMOS imaging sensor) 등과 같은 이미지 센서, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM 등과 같은 메모리 소자, 또는 MEMS (micro-electro-mechanical system) 중에서 선택되는 어느 하나의 소자를 구현하기 위한 기판일 수 있다.
일부 실시예들에 따르면 제1 영역(I)에 적어도 하나 이상의 제1 나노 와이어들(120A), 제1 스페이서들(130A), 내부 스페이서(140), 제1 소스/드레인 영역들(150A), 제1 소스/드레인 콘택들(155A), 제1 식각 정지 패턴(160A), 제1 절연층(170A), 제1 소자 분리막(180A), 제1 게이트 전극(190A), 제1 게이트 유전층(192A)이 배치될 수 있다.
일부 실시예들에 따르면, 제1 나노 와이어들(120A)은 Ⅳ 족 반도체, Ⅳ?-Ⅳ 족 화합물 반도체 또는 III-V 족 화합물 반도체로 이루어질 수 있다. 예를 들어, 제1 나노 와이어들(120A)은 Si, Ge, SiGe, InGaAs, InAs, GaSb, InSb, 또는 이들의 조합을 포함할 수 있다.
제1 게이트 전극(190A)은 도핑된 폴리 실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에 따르면, 제1 게이트 전극(190A)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
일부 실시예들에 따르면, 제1 게이트 유전층(192A)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에 따르면, 제1 게이트 유전층(192A)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물 (zirconium oxide), 알루미늄 산화물 (aluminum oxide), HfO2 - Al2O3 합금들 중 어느 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(110) 상에는 기판(110)의 상면에 수직인 방향 (Z 방향)을 따라 제1 나노 와이어들(120A)의 양 단부까지 연장되어 있는 제1 소스/드레인 영역(150A)이 형성될 수 있다. 일부 실시예들에 따르면, 제1 소스/드레인 영역(150A)은 도핑된 SiGe 막, 도핑된 Ge 막, 도핑된 SiC 막, 또는 도핑된 InGaAs 막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제1 소스/드레인 영역(150A)은 기판(110) 및 제1 나노 와이어들(120A)로부터 에피택시 공정(epitaxy process)에 의해 형성된 반도체층으로 이루어질 수 있다. 일부 실시예들에 따르면, 제1 소스/드레인 영역(150A)은 기판(110) 및 제1 나노 와이어들(120A)과는 다른 물질로 이루어질 수 있다.
일부 실시예들에 따르면, 제1 소스/드레인 영역(150A)의 상면은 제1 나노 와이어들(120A)의 상면보다 높은 레벨에 위치할 수 있다. 일부 실시예들에 따르면, 제1 소스/드레인 영역(150A) 중 일부분은 제1 영역(I)에 형성되는 트랜지스터의 소스/드레인 영역으로 작용할 수 있다. 일부 실시예들에 따르면, 제1 소스/드레인 영역(150A)의 바닥면으로부터 소정의 높이까지의 일부분에 불순물 이온이 고농도로 도핑될 수 있다. 다른 일부 실시예들에 따르면, 제1 소스/드레인 영역(150A)의 중앙부에서 소정의 높이까지 불순물 이온이 고농도로 도핑될 수 있다. 또 다른 실시예들에서, 제1 소스/드레인 영역(150A) 전체에 불순물 이온이 고농도로 도핑될 수 있다.
제1 외부 스페이서(130A)는 제1 게이트 전극(190A)의 측벽을 커버할 수 있다. 제1 소스/드레인 콘택들(155A)은 제1 절연층(170A) 및 식각 정지 패턴(160A)을 관통하여 제1 소스/드레인 영역(150A)과 연결될 수 있다. 제1 소스/드레인 콘택들(155A)과 제1 소스/드레인 영역(150A) 사이에는 금속 실리사이드층이 형성될 수 있다.
제1 식각 정지 패턴(160A)은 제1 소스/드레인 영역(150A) 및 제1 외부 스페이서(130A) 상에 배치될 수 있다. 제1 식각 정지 패턴(160A)은 제1 소스/드레인 영역(150A) 및 제1 외부 스페이서(130A)의 일부를 커버할 수 있다. 제1 식각 정지 패턴(160A)은 제1 절연층(170A)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 일부 실시예들에 따르면 제1 식각 정지 패턴(160A)은 실리콘 질화물을 포함할 수 있으나 이에 제한되지 않는다.
인접한 제1 나노 와이어들(120A) 사이 또는 기판(110)과 가장 인접한 제1 나노 와이어들(120A)과 기판(110) 사이에 제1 게이트 전극(190A)의 일부가 배치될 수 있다. 제1 게이트 전극(190A) 중 인접한 제1 나노 와이어들(120A) 사이 또는 기판(110)과 가장 인접한 제1 나노 와이어들(120A)과 기판(110) 사이에 배치된 부분은 제1 게이트 유전층(192A)에 의해 커버될 수 있다. 제1 게이트 유전층(192A)은 게이트 전극(190A)과 내부 스페이서(140) 사이 및 제1 게이트 전극(190A)과 제1 나노 와이어들(120A)의 사이에 개재될 수 있다. 제1 게이트 유전층(192A)은 제1 나노 와이어들(120A)의 표면 및 내부 스페이서(140)의 측벽 표면 상에서 연장될 수 있다.
내부 스페이서(140)는 인접한 제1 나노 와이어들(120A)의 사이 및/또는 기판(110)과 이에 인접한 제1 나노 와이어들(120A) 사이에 배치될 수 있다. 내부 스페이서(140)는 제1 소스/드레인 영역(150A) 및 제1 게이트 유전층(192A)과 와 접할 수 있다. 내부 스페이서(140)는 제1 소스/드레인 영역(150A)과 제1 게이트 유전층(192A)의 사이에 개재될 수 있다. 이에 따라 제1 소스/드레인 영역(150A)은 제1 게이트 유전층(192A)으로부터 이격되어 접하지 않을 수 있다.
내부 스페이서(140)는 제1 게이트 유전층(192A)과는 다른 물질을 포함할 수 있다. 일부 실시예들에 따르면, 내부 스페이서(140)에 포함된 물질은 제1 게이트 유전층(192A)에 포함된 물질보다 더 작은 유전 상수를 가질 수 있다. 일부 실시예들에 따르면, 내부 스페이서(140)는 Ⅳ 족 반도체의 산화물, Ⅳ?-Ⅳ 족 화합물 반도체의 산화물, III-V 족 화합물 반도체의 산화물, 또는 실리콘 산화물 등의 산화물 또는 실리콘 산질화물, 실리콘 질화물 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에 따르면 제1 외부 스페이서(130A) 및 내부 스페이서(140)는 제3 방향(Z 방향)에 따라 기판(110)상의 서로 다른 레벨에 배치될 수 있다. 일부 실시예들에 따르면 제1 외부 스페이서(130A) 및 내부 스페이서(140)는 제3 방향(Z 방향)으로 오버랩될 수 있다. 일부 실시예들에 따르면, 내부 스페이서(140)는 제1 외부 스페이서(130A)를 구성하는 물질과는 다른 물질로 이루어질 수 있다. 일부 실시예들에 따르면, 내부 스페이서(140)에 포함된 물질은 제1 외부 스페이서(130A) 에 포함된 물질보다 더 작은 유전 상수를 가질 수 있다.
일부 실시예들에 따르면, 제1 소자 분리막(180A)은 절연 물질(예컨대, 실리콘 산화물)을 포함할 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)은 제2 방향(Y 방향)을 따라 연장될 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)은 제3 방향(Z 방향)을 따라 길게 연장될 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)의 상면은 제1 소스/드레인 영역(150A)의 상면보다 높은 레벨에 배치될 수 있고, 제1 소자 분리막(180A)의 하면은 제1 소스/드레인 영역(150A)의 하면보다 낮은 레벨에 배치될 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)의 제3 방향(Z 방향) 길이는 제1 소스/드레인 영역(150A)의 제3 방향(Z 방향) 길이보다 더 길 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)은 제1 외부 스페이서(130A) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)과 접하는 제1 외부 스페이서(130A)의 폭(즉, 제1 방향(X 방향) 길이)은 소자 분리막(180A)과 접하지 않는 제1 외부 스페이서(130A)의 폭(즉, 제1 방향(X 방향) 길이) 보다 더 작을 수 있다.
일부 실시예들에 따르면, 제1 소자 분리막(180A)의 상면은 제1 절연층(170A)의 상면과 실질적으로 동일한 레벨에 있을 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)의 상면은 제1 식각 정지 패턴(160A)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
일부 실시예들에 따르면, 제1 소자 분리막(180A)은 내부 스페이서(140)와 접할 수 있다. 일부 실시예들에 따르면, 제1 소자 분리막(180A)의 상면은 내부 스페이서(140)의 상면과 실질적으로 동일한 레벨에 있을 수 있다.
제2 영역(II)에 적어도 하나 이상의 제2 나노 와이어들(120B), 제2 외부 스페이서들(130B), 제2 소스/드레인 영역들(150B), 제2 소스/드레인 콘택들(155B), 제2 식각 정지 패턴(160B), 제2 절연층(170B), 제2 소자 분리막(180B), 제2 게이트 전극(190B), 제2 게이트 유전층(192B)이 배치될 수 있다.
제2 게이트 전극(190B) 및 제2 게이트 유전층(192B)은 제1 게이트 전극(190A) 및 제1 게이트 유전층(192A)에 대하여 전술한 것과 유사한 특징을 가질 수 있다. 예를 들어, 제2 게이트 전극(190B)은 도핑된 폴리 실리콘, 금속, 또는 이들의 조합을 포함할 수 있고, 제2 게이트 유전층(192B)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에 따르면, 제2 게이트 전극(190B) 및 제2 게이트 유전층(192B)은 제1 게이트 전극(190A) 및 제1 게이트 유전층(192A)과 각각 동일한 물질로 구성될 수 있으나 이에 제한되는 것은 아니다. 예컨대, 제2 게이트 전극(190B) 및 제2 게이트 유전층(192B)은 각각 제1 게이트 전극(190A) 및 제1 게이트 유전층(192A)과 다른 물질로 구성될 수도 있다.
기판(110) 상에 제2 나노 와이어들(120B)의 양 단부와 인접하게 제3 방향(Z 방향)으로 연장되는 제2 소스/드레인 영역(150B)이 형성될 수 있다. 제2 소스/드레인 영역(150B)은 기판(110) 및 제2 나노 와이어들(120B)로부터 에피택시 공정에 의해 재성장한 반도체층으로 이루어질 수 있다. 일부 실시예들에 따르면, 제2 소스/드레인 영역(150B)은 기판(110) 및 제2 나노 와이어들(120B)과는 다른 물질로 이루어질 수 있다. 일부 실시예들에 따르면, 제2 소스/드레인 영역(150B)은 도핑된 SiGe 막, 도핑된 Ge 막, 도핑된 SiC 막, 또는 도핑된 InGaAs 막으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
일부 실시예들에 따르면, 제2 소스/드레인 영역(150B)은 제1 소스/드레인 영역(150A)과 다른 물질로 이루어질 수 있다. 예를 들어, 제1 소스/드레인 영역(150A)은 SiC으로 이루어지고, 제2 소스/드레인 영역(150B)은 SiGe 또는 Ge으로 이루어질 수 있다.
제1 외부 스페이서(130B), 제2 식각 정지 패턴(160B) 제2 절연층(170B), 제2 소스/드레인 콘택들(155B)은 제1 외부 스페이서(130A), 제1 절연층(170A), 제1 소스/드레인 콘택들(155A)에 대하여 전술한 것과 유사한 특징을 가질 수 있다. 일부 실시예들에 따르면, 제2 외부 스페이서(130B), 제2 절연층(170B) 및 제2 소스/드레인 콘택들(155B)은 각각 제1 외부 스페이서(130A), 제1 절연층(170A) 및 제1 소스/드레인 콘택들(155A)을 형성하기 위한 공정과 동일한 공정에서 형성될 수도 있다. 다른 실시예들에서, 제1 외부 스페이서(130B)는 제1 외부 스페이서(130A)를 형성하기 위한 공정과 다른 공정에서 형성될 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면, 제2 절연층(170B)은 제1 절연층(170A)을 형성하기 위한 공정과 다른 공정에서 형성될 수도 있으나 이에 제한되지 않는다.
제1 영역(I)과 달리, 제2 영역(II) 상에 내부 스페이서(140)가 배치되지 않을 수 있다. 이에 따라 기판(110)과 제2 나노 와이어들(120B)의 사이에 내부 스페이서(140)가 개재되지 않을 수 있다. 일부 실시예들에 따르면, 도 1b에 도시된 것과 같이, 제2 게이트 유전층(192B)이 제2 게이트 전극(190B)과 제2 소스/드레인 영역(150B) 사이에 개재될 수 있다. 즉, 제2 게이트 유전층(192B)은 기판(110)과 제2 나노 와이어들(120B)의 사이로부터 제2 게이트 전극(190B)과 제2 소스/드레인 영역(150B)의 사이까지 연장될 수 있다. 제2 소스/드레인 영역(150B)은 제2 게이트 유전층(192B)과 접촉할 수 있다.
일부 실시예들에 따르면, 도 1b에 예시적으로 도시된 것과 같이, 제1 게이트 전극(190A)과 제1 소스/드레인 영역(150A) 사이에는 내부 스페이서(140)가 형성되는 반면, 제2 게이트 전극(190B)과 제2 소스/드레인 영역(150B) 사이에는 내부 스페이서(140)가 형성되지 않을 수 있다.
제1 게이트 전극(190A)과 제1 소스/드레인 영역(150A) 사이에는 내부 스페이서(140)가 형성됨에 따라, 제1 게이트 전극(190A)과 제1 소스/드레인 영역(150A)사이의 거리가 증가할 수 있다. 따라서, 제1 소스/드레인 영역(150A) 사이의 기생 커패시턴스(parasitic capacitance)가 감소될 수 있다. 제2 게이트 전극(190B)과 제2 소스/드레인 영역(150B) 사이에는 내부 스페이서(140)가 형성되지 않음에 따라, 제2 소스/드레인 영역(150B)은 우수한 결정 품질을 가질 수 있다.
일부 실시예들에 따르면, 제2 소자 분리막(180B)은 제1 소자 분리막(180A)과 유사한 특징과 형상을 갖도록 형성될 수 있다. 하지만 이에 제한되는 것은 아니고, 제2 소자 분리막(180B)은 제1 소자 분리막(180A)과 다른 물질을 포함할 수 있다. 이에 따라 제2 소자 분리막(180B)이 제2 영역(II)에 형성되는 소자에 인가하는 스트레스와 제1 소자 분리막(180A)이 제1 영역(I)에 형성되는 소자에 인가하는 스트레스가 달라지는바, 제1 및 제2 소자 분리막(180A, 180B)에 포함된 물질들 캐리어 전하의 이동도를 향상시킬 수 있다.
일부 실시예들에 따르면, 제1 소자 분리막(180A)은 제1 폭(IWA)을, 제2 소자 분리막(180B)은 제2 폭(IWB)을 가질 수 있다. 일부 실시예들에 따르면, 제1 폭(IWA)과 제2 폭(IWB)은 같을 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 폭(IWA)과 제2 폭(IWB)은 서로 다를 수 있고, 이에 따라, 제1 소자 분리막(180A)에 접하는 제1 외부 스페이서(130A)의 폭과, 제2 소자 분리막(180B)에 접하는 제2 외부 스페이서(130B)의 폭이 서로 다를 수 있다.
일부 실시예들에 따르면, 후술하듯 제1 및 제2 소자 분리막(180A, 180B)은 제1 및 제2 소스/드레인 영역(150A, 150B)을 형성한 후에 형성할 수 있다. 따라서, 제1 및 제2 소스/드레인 영역(150A, 150B)을 형성하기 위한 공정에서 제1 및 제2 소자 분리막(180A, 180B)의 일부가 손상되고, 손상된 부분에 의도치 않은 에피택셜 성장이 발생하는 것을 방지할 수 있다.
또한 제1 및 제2 소자 분리막(180A, 180B)은 제1 및 제2 캡핑층(266A, 266B, 도 13b 참조) 및 제1 및 제2 외부 스페이서(130A, 130B)에 의해 정렬된 위치에 형성되는바, 제1 및 제2 소자 분리막(180A, 180B)에 인접한 제1 및 제2 나노 와이어들(120A, 120B)의 손상을 방지하여 제1 및 제2 소스/드레인 영역(150A, 150B)과 제1 및 제2 게이트 전극(190A, 190B) 사이의 단락이 발생하는 것을 방지할 수 있다.
도 2 내지 도 4는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다. 도 2 내지 도 4는 도 1의 절단선 1A-1A' 및 1B-1B'와 대응되는 단면도들일 수 있다. 설명의 편의를 위해 도 1a 내지 도 1d를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 중심으로 설명하도록 한다.
도 2를 참조하면, 제1 및 제2 소자 분리막(180A', 180B')은 각각 제1 및 제2 라이너(181A, 181B) 및 제1 및 제2 필러(182A, 182B)를 포함할 수 있다. 일부 실시예들에 따르면, 제1 및 제2 라이너(181A, 181B)는 단면 형상이 U자 형을 갖도록 콘포말하게 형성될 수 있다. 제1 및 제2 필러(182A, 182B)는 제1 및 제2 라이너(181A, 181B)에 의해 정의되는 내부 공간을 채울 수 있다. 이에 따라 제1 및 제2 라이너(181A, 181B)는 각각 제1 및 제2 필러(182A, 182B)의 측면 및 바닥면을 커버할 수 있다. 제1 라이너(181A)는 제1 외부 스페이서(130A), 제1 나노 와이어들(120A) 및 내부 스페이서(140)와 접할 수 있다. 제2 라이너(181B)는 각각 제2 외부 스페이서(130B), 제2 나노 와이어들(120B) 및 제2 게이트 유전층(192B)과 접할 수 있다. 제1 및 제2 라이너(181A, 181B)의 상면은 각각 제1 및 제2 필러(182A, 182B)의 상면과 실질적으로 동일한 레벨에 있을 수 있다.
제1 및 제2 필러(182A, 182B)는 각각 도 1a 내지 도 1d를 참조하여 설명한 제1 및 제2 소자 분리막(180A, 180B)과 동일한 조성을 가질 수 있다. 제1 및 제2 라이너(181A, 181B)는 제1 및 제2 필러(182A, 182B)와 다른 조성을 가질 수 있다.
도 3을 참조하면, 제1 및 제2 소자 분리막(180A", 180B")은 각각 제1 및 제2 라이너(181A, 181B), 제1 및 제2 필러(182A, 182B) 및 제1 및 제2 스트레스 조절막(183A, 183B)를 포함할 수 있다. 일부 실시예들에 따르면, 제1 및 제2 라이너(181A, 181B)는 도 2를 참조하여 설명한 제1 및 제2 라이너(181A, 181B)와 실질적으로 동일할 수 있다. 일부 실시예들에 따르면, 제1 및 제2 필러(182A, 182B)는 제1 및 제2 라이너(181A, 181B)에 의해 정의된 공간을 부분적으로 채울 수 있다. 일부 실시예들에 따르면, 제1 및 제2 필러(182A, 182B)는 단면 형상이 U자형을 갖도록 콘포말한 형상을 가질 수 있다. 일부 실시예들에 따르면, 제1 및 제2 스트레스 조절막(183A, 183B)은 제1 및 제2 필러(182A, 182B)에 의해 정의된 내부 공간을 채울 수 있다.
일부 실시예들에 따르면, 제1 및 제2 스트레스 조절막(183A, 183B)은 각각 제1 및 제2 영역(I, II)에 형성된 반도체 소자에 서로 다른 스트레스를 인가할 수 있으나, 이에 제한되지 않는다. 예컨대, 제1 및 제2 스트레스 조절막(183A, 183B)은 각각 제1 및 제2 영역(I, II)에 형성된 반도체 소자에 실질적으로 동일한 스트레스를 인가할 수 있다.
일부 실시예들에 따르면, 제1 및 제2 스트레스 조절막(183A, 183B)은 서로 다른 물질을 포함할 수 있으나 이에 제한되지 않는다. 예컨대, 또한 제1 및 제2 스트레스 조절막(183A, 183B)은 서로 동일한 물질을 포함할 수 있다. 일부 실시예들에 따르면, 제1 및 제2 스트레스 조절막(183A, 183B)은 Si, SiN, SiGe, SiON, SiO 중 어느 하나를 포함할 수 있다.
일부 실시예들에 따르면, 제1 및 제2 스트레스 조절막(183A, 183B) 중 어느 하나가 생략되는 것도 가능하다. 이 경우, 제1 및 제2 필러(182A, 182B) 중 어느 하나가 제1 및 제2 라이너(181A, 181B)에 의해 정의된 공간을 완전히 채울 수 있다.
도 4를 참조하면, 제1 및 제2 소자 분리막(180A"', 180B"')은 제1 및 제2 외부 스페이서(130A, 130B) 보다 낮은 레벨에 배치될 수 있다. 제1 및 제2 소자 분리막(180A"', 180B"')의 상면은 제1 및 제2 소스/드레인 영역(150A, 150B)의 상면보다 낮은 레벨에 배치될 수 있다. 제1 및 제2 소자 분리막(180A"', 180B"') 상에 유전 상수 조절막(171A, 171B)이 배치될 수 있다. 따라서 제1 및 제2 게이트 전극(190A, 190B)와 인접하게 배치된 유전 상수 조절막(171A, 171B)을 저유전 물질로 함으로써, 기생 커패시턴스에 의한 RC 지연 등을 방지할 수 있다.
도 4를 참조하면, 제1 및 제2 외부 스페이서(130A, 130B) 각각의 하면이 제1 및 제2 소자 분리막(180A"', 180B"') 각각의 상면과 동일레벨에 있는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 제1 및 제2 외부 스페이서(130A, 130B) 각각의 하면이 제1 및 제2 소자 분리막(180A"', 180B"') 각각의 상면보다 높은 레벨에 있거나 낮은 레벨에 있는 것도 가능하다.
도 5a 내지 도 16은 예시적인 반도체 장치(100)의 제조방법을 설명하기 위한 도면들이다. 보다 구체적으로, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 11a, 도 13a 및 도 14a는 공정 순서에 따라 도시한 상면도이며, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 11b, 도 13b, 도 14b는 각각 순서대로 도 5a의 절단선 5A-5A' 및 5B-5B', 도 6a의 절단선 6A-6A' 및 6B-6B', 도 7a의 절단선 7A-7A' 및 7B-7B', 도 8a의 절단선 8A-8A' 및 8B-8B', 도 9a의 절단선 9A-9A' 및 9B-9B', 도 11a의 절단선 11A-11A' 및 11B-11B', 도 13a의 절단선 13A-13A' 및 13B-13B', 도 14a의 절단선 14A-14A' 및 14B-14B'를 따라 취한 단면도들이다.
도 5a 및 도 5b를 참조하면, 제1 영역(I)과 제2 영역(II)이 정의된 기판(110) 상에 적어도 하나 이상의 희생 물질층 및 채널 물질층을 교번으로 적층한 후 이들 중 일부를 식각하여 희생층(240L) 및 채널층(120L)을 형성할 수 있다. 일부 실시예들에 따르면, 희생층(240L)과 채널층(120L)은 에피택시 공정에 의해 형성될 수 있다. 일부 실시예들에 따르면, 희생층(240L)과 채널층(120L)은 제2 방향(Y 방향)으로 소정의 폭을 갖고 제1 방향(X 방향)으로 연장될 수 있다. 희생층(240L)과 채널층(120L)이 식각되어 핀(fin) 형상을 갖게 되며, 희생층(240L)과 채널층(120L)이 식각되어 제거된 부분은 기판의 상면이 노출될 수 있다.
일부 실시예들에 따르면, 희생층(240L) 및 채널층(120L)은 서로 다른 물질을 포함할 수 있다. 일부 실시예들에 따르면, 희생층(240L) 및 채널층(120L)은 서로 식각 선택비를 갖는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 희생층(240L) 및 채널층(120L)은 각각 Ⅳ 족 반도체, Ⅳ?-Ⅳ 족 화합물 반도체 또는 III-V 족 화합물 반도체의 단결정 층을 포함할 수 있다. 일부 실시예들에 따르면, 희생층(240L)은 SiGe로 이루어질 수 있고, 채널층(120L)은 단결정 실리콘으로 이루어질 수 있다.
일부 실시예들에 따르면, 상기 에피택시 공정은 VPE (vapor-phase epitaxy), UHV-CVD (ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시 (molecular beam epitaxy), 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 희생층(240L) 및 채널층(120L) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용할 수 있다.
도 6a 및 6b를 참조하면, 제1 및 제2 영역(I, II) 상에 각각 제1 및 제2 더미 게이트 구조물(260A, 260B)을 형성할 수 있다. 제1 및 제2 더미 게이트 구조물(260A, 260B)은 제1 방향(X 방향)으로 소정의 폭을 갖고, 제2 방향(Y 방향)으로 연장될 수 있다. 제1 및 제2 더미 게이트 구조물(260A, 260B)은 각각 제1 및 제2 게이트 식각 정지층(262A, 262B), 제1 및 제2 더미 게이트 전극(264A, 264B), 제1 및 제2 캡핑층(266A, 266B) 및 제1 및 제2 외부 스페이서(130A, 130B)를 포함할 수 있다.
일부 실시예들에 따르면, 제1 및 제2 더미 게이트 전극(264A, 264B)은 폴리 실리콘으로 이루어질 수 있고, 제1 및 제2 캡핑층(266A, 266B)은 실리콘 질화막으로 이루어질 수 있다. 제1 및 제2 게이트 식각 정지층(262A, 262B)은 제1 및 제2 더미 게이트 전극(264A, 264B)과 식각 선택비가 있는 물질로 이루어질 수 있다. 일부 실시예들에 따르면, 제1 및 제2 게이트 식각 정지층(262A, 262B)은 열산화물, 실리콘 산화물 및 실리콘 질화물 중에서 선택되는 적어도 하나의 막으로 형성될 수 있고, 제1 및 제2 외부 스페이서(130A, 130B)는 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 7a 및 도 7b를 참조하면 제1 영역(I) 상에 제1 더미 게이트 구조물(260A)과 채널층(120L)을 덮는 제1 보호층(271)을 형성할 수 있다. 이어서 제2 영역(II) 상의 제2 더미 게이트 구조물(260B)을 식각 마스크로 사용하여 제1 개구(OP1)가 형성되도록 채널층들(120L, 도 6b 참조) 및 희생층들(240L, 6b 참조)을 식각할 수 있다. 이에 따라, 제2 영역(II) 상에 제2 나노 와이어들(120B) 및 희생 패턴들(240P)이 형성할 수 있다.
일부 실시예들에 따르면, 제1 개구(OP1)의 하면은 최하층의 희생 패턴들(240P)보다 낮은 레벨에 형성될 수 있다. 일부 실시예들에 따르면, 제1 개구(OP1)는 기판(110)의 일부를 노출시킬 수 있다.
도 7a 내지 도 8b를 참조하면, 제1 개구(OP1) 내에 기판(110), 복수의 제2 나노 와이어들(120B) 및 희생층(240P1, 240P2, 240P3)으로부터 단결정막을 성장시켜, 제1 개구(OP1)를 채우는 제2 소스/드레인 영역(150B)을 형성할 수 있다.
제1 개구(OP1)의 측벽에 노출되는 기판(110), 복수의 제2 나노 와이어들(120B) 및 희생 패턴들(240P)은 각각 단결정 반도체층일 수 있다. 따라서, 제2 소스/드레인 영역(150B)의 성장 공정에서 격자 미스매치(lattice mismatch)에 의한 전위 또는 적층 결함들의 발생이 방지될 수 있고, 제2 소스/드레인 영역(150B)은 우수한 결정 품질을 가질 수 있다.
도 8a 및 도 8b를 참조하면 제2 소스/드레인 영역(150B)은 단일의 층으로 형성되는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 제2 소스/드레인 영역(150B)은 복수의 층을 구비하도록 형성될 수 있다. 예를 들어, 제2 소스/드레인 영역(150B)은 각각 SiGe를 포함하고 Si과 Ge의 함량을 달리하는 다층 구조를 가질 수 있다. 제2 소스/드레인 영역(150B)을 형성한 이후, 제1 보호층(271)은 제거될 수 있다.
도 9a 및 도 9b를 참조하면, 제2 영역(II) 상에 제2 보호층(272)을 형성할 수 있다. 이어서, 제1 영역(I) 상의 제1 더미 게이트 구조물(260A)을 식각 마스크로 사용하여 제2 개구(OP2)가 형성되도록 제1 영역(I) 상의 채널층들(120L, 도 8b 참조) 및 희생층들(240L, 8b 참조)을 식각할 수 있다. 이에 따라, 제1 영역(I) 상에 제1 나노 와이어들(120A) 및 희생 패턴들(240P)이 형성할 수 있다. 제2 개구(OP2)는 기판(110)의 상면의 일부를 노출시킬 수 있다.
도 10을 참조하면, 제2 개구(OP2)에 의해 노출된 희생층(240L)을 식각하여 측방향으로 리세스시킨 후, 내부 스페이서 물질막을 콘포말하게 퇴적하고, 다시 에치백 공정을 수행하여 내부 스페이서(140)를 형성할 수 있다.
이어서 도 11a 및 도 11b를 참조하면 도 8a 및 도 8b를 참조하여 설명한 것과 마찬가지의 방식으로 제1 영역(I) 상에 제1 소스/드레인 영역(150A)을 형성할 수 있다. 이어서 제2 보호층(272)은 제거될 수 있다.
도 12를 참조하면, 이전까지의 작업물에 식각 정지 물질막(160L), 절연 물질막(170L), 하드 마스크막(273) 및 포토레지스트(274)를 형성할 수 있다. 식각 정지 물질막(160L)은 콘포말하게 형성될 수 있으며, 후속 공정에서 식각의 종료점을 식별하고 하지층을 보호하는 역할을 수행할 수 있다.
일부 실시예들에 따르면, 식각 정지 물질막(160L)은 절연 물질막(170L)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 식각 정지 물질막(160L)은 실리콘 질화물을 포함할 수 있으나 이에 제한되지 않는다.
절연 물질막(170L)은 상면에 단차가 형성되지 않도록 평탄화/에치백 공정 등에 의해 소정의 높이로 식각될 수 있다. 절연 물질막(170L)은 토즈(Tonen SilaZene: TOSZ)와 같은 실리콘 산화물을 포함할 수 있다.
도 12 내지 도 13b를 참조하면, 포토 레지스트를 식각 마스크로 이용하여 하드 마스크막(273)을 패터닝하여 하드 마스크 패턴(273P)을 형성할 수 있다. 하드 마스크 패턴(273P)은 이에 따라 절연 물질막(170L)의 상면을 노출시키며, 제 2 방향(Y 방향)을 따라 연장되는 개구를 가질 수 있다. 하드 마스크 패턴(273P)을 다시 식각 마스크로 사용하여 식각 정지 물질막(160L)의 상면이 노출될 때까지 절연 물질막(170L)을 식각할 수 있다. 식각 정지 물질막(160L)은 과도 식각되어 제1 및 제2 소스/드레인 영역(150A, 150B) 중 일부의 상면이 노출될 수 있다. 이에 따라 식각 정지 패턴(160P) 및 절연 패턴(170P)이 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 제1 및 제2 소자 분리막(180A, 180B)를 형성할 수 있다. 제1 및 제2 소자 분리막을 형성하기 위해, 하드 마스크 패턴(273P)을 식각 마스크로 하여 노출된 제1 및 제2 소스/드레인 영역(150A, 150B) 및 그 아래 배치된 기판(110)을 식각할 수 있다. 노출된 제1 및 제2 소스/드레인 영역(150A, 150B)은 식각되어 제거될 수 있으나 이에 제한되지 않는다. 예컨대, 제1 및 제2 소자 분리막(180A, 180B)의 측면에 제1 및 제2 소스/드레인 영역(150A, 150B)이 일부 잔존할 수 있다.
하드 마스크 패턴(273P)에 의해 노출된 제1 및 제2 외부 스페이서들(130A, 130B)은 식각 공정에 의해 일부 식각될 수 있다. 이에 따라 하드 마스크 패턴(273P)에 의해 노출된 제1 및 제2 외부 스페이서들(130A, 130B)은 하드 마스크 패턴(273P)에 의해 노출되지 않은 제1 및 제2 외부 스페이서들(130A, 130B)보다 작은 폭(즉, 제1 방향(X 방향) 길이)을 가질 수 있다.
도 1b를 참조하면, 제1 및 제2 소자 분리막(180A, 180B)와 접한 제1 및 제2 외부 스페이서들(130A, 130B)이 식각되는 정도에 따라 제1 및 제2 소자 분리막(180A, 180B)의 폭인 제1 폭(IWA) 및 제2 폭(IWB)이 결정될 수 있다. 예컨대, 제1 소자 분리막(180A)과 접한 제1 외부 스페이서들(130A)이 제2 소자 분리막(180B)과 접한 제1 외부 스페이서들(130B)보다 더 좁은 폭을 갖도록 식각되는 경우, 제1 폭(IWA)이 제2 폭(IWB)보다 더 클 수 있다. 반대로, 제1 소자 분리막(180A)과 접한 제1 외부 스페이서들(130A)이 제2 소자 분리막(180B)과 접한 제1 외부 스페이서들(130B)보다 더 큰 폭을 갖도록 식각되는 경우, 제1 폭(IWA)이 제2 폭(IWB)보다 더 작을 수 있다.
종래의 반도체 소자에 포함되는 소자 분리막에 인접한 나노 와이어들은, 소자 분리막과 활성 영역의 경계에 인접하게 배치되어 후술하는 게이트 전극을 형성하기 위한 공정에 취약한 문제점이 있었다. 일부 실시예들에 따르면 하드 마스크 패턴(273P)에 의해 노출된 제1 및 제2 캡핑층(266A, 266B, 도 13b 참조) 및 제1 및 제2 외부 스페이서(130A, 130B, 도 13b 참조)가 함께 식각 마스크의 역할을 수행할 수 있다. 이에 따라 얕은 트렌치를 형성하기 위한 식각 공정의 공차에도 불구하고 제1 및 제2 소자 분리막(180A, 180B)이 제1 및 제2 외부 스페이서(130A, 130B) 사이에 배치되도록 정렬될 수 있다. 또한, 제1 및 제2 소자 분리막(180A, 180B)의 측면의 일부가 제1 및 제2 외부 스페이서(130A, 130B)와 접할 수 있다. 따라서 후술하는 게이트 전극 형성 공정에서 제1 및 제2 나노 와이어들(120A, 120B)이 손상되어 제1 및 제2 소스/드레인 영역(150A, 150B)과 제1 및 제2 게이트 전극(190A, 190B, 도 16 참조) 사이에 단락 불량이 발생하는 것을 방지할 수 있다.
이어서, 식각하여 형성된 트렌치 내에 소자 분리 물질막을 충분히 제공한 후, 제1 및 제2 더미 게이트 전극(264A, 264B)의 상면이 노출될 때까지 절연 패턴(170P) 및 소자 분리 물질막의 상부를 제거할 수 있다. 이에 따라, 제1 및 제2 소자 분리막(180A, 180B)이 형성될 수 있다. 도 14b에서는 제1 및 제2 소자 분리막(180A, 180B)이 함께 형성되는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 제1 영역(I) 또는 제2 영역(II) 중 어느 하나에 보호층을 형성하여 제1 및 제2 소자 분리막(180A, 180B) 중 어느 하나를 형성한 후, 상기의 보호층을 제거하여 제1 및 제2 소자 분리막(180A, 180B) 중 다른 하나를 형성하는 방법을 택할 수 있다. 이에 따라 제1 및 제2 소자 분리막(180A, 180B)은 서로 다른 물질을 포함할 수 있다.
또한, 소자 분리 물질막을 제공하기 전에 라이너 물질막을 제공하여, 도 2처럼 콘포말한 라이너(181A)가 필러(182A)를 커버하는 형태의 제1 및 제2 소자 분리막(180A', 180B')이 형성될 수 있다. 이 경우, 제1 및 제2 소자 분리막(180A', 180B')은 원자 층 퇴적(Atomic Layer Deposition, 이하 ALD) 공정에 의해 형성될 수 있다. 또는 라이너 물질막, 소자 분리 물질막 및 제1 및 제2 스트레스 조절 물질막을 순차로 제공하여 도 3의 제1 및 제2 소자 분리막(180A", 180B")을 제공하는 것도 가능하다. 이 경우, 제1 및 제2 소자 분리막(180A", 180B")은 ALD 공정에 의해 형성될 수 있다. 경우에 따라, 제1 및 제2 소자 분리막(180A, 180B)의 상부를 일부 제거한 후, 리세스된 공간에 유전 물질을 채워서 도 4의 유전 상수 조절막(171A, 171B)을 형성하는 것도 가능하다.
종래에는 소스/드레인 영역을 형성할 때 기 형성된 소자 분리막의 일부가 손상되고, 손상된 소자 분리막 근방에 의도치 않은 에피택셜 성장이 발생하는 문제점이 있었다. 일부 실시예들에 따르면, 소스/드레인 영역을 형성한 후 소자 분리막의 일부를 형성하여 의도치 않은 에피택셜 성장이 방지할 수 있다.
도 15를 참조하면, 노출된 제1 및 제2 더미 게이트 구조물(260A, 260B) 및 제1 및 제2 게이트 식각 정지층(262A, 262B)을 제거하여 제3 개구(OP3)를 형성할 수 있다. 제3 개구(OP3)를 통해 제1 및 제2 나노 와이어들(120A, 120B)가 노출될 수 있다. 이후, 희생 패턴들(240P) 중 제3 개구(OP3)를 통해 노출되는 부분을 선택적으로 제거하여, 제3 개구(OP3)를 기판(110) 상면까지 확장할 수 있다.
도 15 및 16을 참조하면, 제1 및 제2 영역(I, II)의 제3 개구(OP3)에 의해 노출되는 표면 상에 제1 및 제2 게이트 유전층(232A, 232B)을 콘포말하게 형성하고, 제1 및 제2 게이트 유전층(192A, 192B) 상에 각각 상기 제3 개구(OP3)의 남은 공간을 채우는 제1 및 제2 게이트 전극(190A, 190B)를 형성할 수 있다.
이어서, 도 16 및 1을 참조하면, 제1 및 제2 영역(I, II)에 각각 식각 정지 패턴(160P) 및 절연 패턴(170P)을 관통하고 제1 및 제2 소스/드레인 영역(150A, 150B)와 연결된 제1 및 제2 소스/드레인 콘택들(155A, 155B)을 형성할 수 있다. 이에 따라 제1 및 제2 식각 정지 패턴(160A, 160B) 및 제1 및 제2 절연층(170A, 170B)이 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 서로 교차하는 제1 및 제2 방향으로 연장되는 기판;
    상기 기판 상에 배치되고 상기 제2 방향을 따라 서로 이격된 나노 와이어들;
    상기 제1 방향으로 연장되고 상기 제2 방향을 따라 이격되어 배치되며, 상기 나노 와이어들과 수직으로 중첩되도록 상기 나노 와이어들을 둘러싸는 게이트 전극들;
    상기 나노 와이어들과 상기 게이트 전극들 사이에 개재된 게이트 유전층;
    상기 기판 상에 배치되고, 상기 나노 와이어들 상에서 상기 게이트 전극들의 측벽을 덮는 외부 스페이서들;
    상기 게이트 전극들 사이에 배치되고 상기 제1 방향으로 연장되는 소자 분리막; 및
    상기 나노 와이어들을 사이에 두고 상기 소자 분리막과 이격되어 배치된 소스/드레인 영역들; 및
    상기 소스/드레인 영역들과 접하고, 상기 기판의 상면에 수직한 방향으로 연장되는 소스/드레인 컨택들;을 포함하되,
    상기 게이트 전극들은 상기 제1 방향으로 연장하고, 서로 상기 제2 방향으로 이격되며,
    상기 게이트 전극들은, 상기 게이트 전극들이 상기 나노 와이어들과 수직으로 중첩되도록, 상기 나노 와이어들을 둘러싸며,
    상기 외부 스페이서들은 상기 소자 분리막 및 상기 게이트 유전층과 접하고, 및
    상기 소자 분리막의 상면은 상기 게이트 전극의 상면과 동일한 레벨에 있는 것을 특징으로 하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 소자 분리막의 상면은 상기 나노 와이어들보다 높은 레벨에 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 소스/드레인 영역들의 상기 기판의 상면에 수직한 제3 방향 길이는, 상기 소자 분리막의 상기 제3 방향 길이보다 더 작은 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 소자 분리막의 하면은 상기 소스/드레인 영역들의 하면보다 낮은 레벨에 배치되고, 상기 소자 분리막의 상면은 상기 소스/드레인 영역들의 상면보다 높은 레벨에 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 소스/드레인 영역들의 상면 및 상기 외부 스페이서들의 상면과 접하는 식각 정지 패턴을 더 포함하되, 상기 식각 정지 패턴의 상면은 상기 소자 분리막의 상면과 동일레벨에 있는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 제2 및 제3 방향에 평행하며 상기 소스/드레인 영역을 지나는 단면 상의 상기 외부 스페이서들은 상기 소스/드레인 영역의 상면보다 더 높은 레벨에 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 외부 스페이서들 중 일부는 상기 소자 분리막과 접하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 소자 분리막과 접하는 상기 외부 스페이서들의 상기 제2 방향 폭은, 상기 소자 분리막으로부터 이격된 상기 외부 스페이서들의 상기 제2 방향 폭보다 더 작은 것을 특징으로 하는 반도체 장치.
  9. 서로 교차하는 제1 및 제2 방향으로 연장되는 기판;
    상기 기판 상에 배치되고 상기 제2 방향을 따라 서로 이격된 나노 와이어들;
    상기 제1 방향으로 연장되고 상기 제2 방향을 따라 이격되어 배치되며, 상기 나노 와이어들과 수직으로 중첩되도록 상기 나노 와이어들을 둘러싸는 게이트 전극들;
    상기 기판 상에 배치되고 상기 나노 와이어들 상에서 상기 게이트 전극의 측벽을 덮는 외부 스페이서들;
    상기 게이트 전극들 사이에 배치되고 상기 제1 방향으로 연장되는 소자 분리막;
    상기 나노 와이어들을 사이에 두고 상기 소자 분리막과 이격되어 배치된 소스/드레인 영역들; 및
    상기 소스/드레인 영역들과 접하고, 상기 기판의 상면에 수직한 제3 방향으로 연장되는 소스/드레인 컨택들을 포함하되,
    상기 소자 분리막은 복수개의 층들로 구성되고, 상기 나노 와이어들 및 상기 외부 스페이서들과 접하는 라이너를 포함하되,
    상기 라이너는 콘포말한 형상을 갖는 것을 특징으로 하는 반도체 장치.
  10. 서로 수평적으로 이격되는 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역에 배치되고 서로 수평으로 이격된 제1 나노 와이어들;
    상기 제1 영역에 배치되고 상기 제1 나노 와이어들과 수직으로 중첩되도록 상기 제1 나노 와이어들을 둘러싸는 제1 게이트 전극들;
    제1 영역에 배치되고 상기 제1 나노 와이어들과 상기 제1 게이트 전극들 사이에 개재된 제1 게이트 유전층들;
    상기 제1 나노 와이어들 상에서 상기 제1 게이트 유전층들과 접하는 제1 외부 스페이서들;
    상기 제1 게이트 전극들 사이에 배치되는 제1 소자 분리막;
    상기 제1 나노 와이어들을 사이에 두고 상기 제1 소자 분리막와 이격된 제1 소스/드레인 영역들;
    상기 제1 소스/드레인 영역들과 접하고 상기 기판의 상면에 수직한 방향으로 연장되는 제1 소스/드레인 컨택들;
    상기 제2 영역에 배치되고 서로 수평으로 이격된 제2 나노 와이어들;
    상기 제2 영역에 배치되고 상기 제2 나노 와이어들과 수직으로 중첩되도록 상기 제2 나노 와이어들을 둘러싸는 제2 게이트 전극들;
    제2 영역에 배치되고 상기 제2 나노 와이어들과 상기 제2 게이트 전극들 사이에 개재된 제2 게이트 유전층들; 및
    상기 제2 나노 와이어들 상에서 상기 제2 게이트 유전층들과 접하는 제2 외부 스페이서들;
    상기 제2 게이트 전극들 사이에 배치되는 제2 소자 분리막;
    상기 제2 나노 와이어들을 사이에 두고 상기 제2 소자 분리막와 이격된 제2 소스/드레인 영역들; 및
    상기 제2 소스/드레인 영역들과 접하고 상기 기판의 상기 상면에 수직한 방향으로 연장되는 제2 소스/드레인 컨택들;을 포함하고,
    상기 제1 소자 분리막의 상기 제1 게이트 전극들의 상면과 동일 레벨에 배치되고,
    상기 제2 소자 분리막의 상기 제2 게이트 전극들의 상면과 동일 레벨에 배치되며,
    상기 제1 외부 스페이서는 상기 제1 소자 분리막과 접하고, 및
    상기 제2 외부 스페이서는 상기 제2 소자 분리막과 접하는 것을 특징으로 하는 반도체 장치.
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