KR102426834B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판 상에 제1 방향으로 정렬되어 연장되고, 제1 방향으로 이격된 제1 핀과 제2 핀; 제1 핀과 상기 제2 핀 사이에 배치되는 필드 절연막으로, 필드 절연막의 상면은 제1 핀의 상면보다 낮은 필드 절연막; 제1 핀 상에 제2 방향으로 연장된 제1 금속 게이트; 필드 절연막 상에 제2 방향으로 연장되고, 상기 필드 절연막과 접촉하는 실리콘 게이트를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 안정적인 소자 분리 영역을 가지는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치는 기판 상에 제1 방향으로 정렬되어 연장되고, 상기 제1 방향으로 이격된 제1 핀과 제2 핀; 상기 제1 핀과 상기 제2 핀 사이에 배치되는 필드 절연막으로, 상기 필드 절연막의 상면은 상기 제1 핀의 상면보다 낮은 필드 절연막; 상기 제1 핀 상에 제2 방향으로 연장된 제1 금속 게이트; 상기 필드 절연막 상에 상기 제2 방향으로 연장되고, 상기 필드 절연막과 접촉하는 실리콘 게이트를 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 실리콘 게이트의 바닥면은 상기 제1 핀의 상면 및 상기 제2 핀의 상면보다 낮을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 실리콘 게이트의 바닥면의 폭은 제1 필드 절연막의 상면의 폭보다 작을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 실리콘 게이트의 적어도 일측에 배치된 스페이서를 더 포함하고, 상기 스페이서는 상기 제1 핀 및 상기 제2 핀과 비접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 핀의 상면에서 제1 금속 게이트 상면까지의 높이는, 상기 제1 필드 절연막의 상면에서 상기 실리콘 게이트 상면의 높이보다 낮을 수 있다
본 발명의 몇몇 실시예들에 있어서, 상기 제1 금속 게이트 상면과 상기 실리콘 게이트 상면은 동일 평면 상에 위치할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 필드 절연막은 상기 제1 핀 및 상기 제2 핀의 하부로 연장되어, 상기 제1 핀 및 상기 제2 핀 각각의 하부의 적어도 일부를 감싸되, 상기 제1 핀 및 상기 제2 핀의 상부와는 비접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 필드 절연막의 상면은 평평할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 금속 게이트와 상기 실리콘 게이트 사이에 배치되고, 상기 제1 핀의 상부 내에 형성된 소오스/드레인을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 핀, 제2 핀 및 상기 제1 필드 절연막 상에 형성되고, 상기 제1 핀의 일부를 노출하는 제1 트렌치와, 상기 제1 필드 절연막의 일부를 노출하는 제2 트렌치를 포함하는 층간 절연막을 더 포함하고, 상기 제1 트렌치 내에 상기 제1 금속 게이트가 배치되고, 상기 제2 트렌치 내에 실리콘 게이트가 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 층간 절연막은 상기 제1 필드 절연막의 상면에서부터 연장되어, 상기 실리콘 게이트의 상면과 동일 평면에 이를 수 있다.
상술한 과제를 해결하기 위하여, 본 발명의 다른 실시예에 따른 반도체 장치는 기판 상에, 길이 방향으로 서로 나란하게 형성되고, 각각 장변 및 단변을 포함하는 제1 핀과 제2 핀; 상기 제1 핀의 단변과 상기 제2 핀의 단변은 서로 마주보고, 상기 제1 핀의 단변과 상기 제2 핀의 단변 사이에 형성되는 트렌치; 상기 트렌치의 일부를 채우는 필드 절연막; 상기 필드 절연막 상에, 상기 제1 핀과 상기 제2 핀 사이를 가로지르는 실리콘 게이트; 및 상기 제1 핀과 교차하는 금속 게이트를 포함하고, 상기 실리콘 게이트의 바닥면은 상기 제1 핀의 상면 및 상기 제2 핀의 상면보다 낮을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 실리콘 게이트는 상기 제1 핀 및 상기 제2 핀과 이격될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 실리콘 게이트의 바닥면의 폭은 제1 필드 절연막의 상면의 폭보다 작을 수 있다
본 발명의 몇몇 실시예들에 있어서, 상기 제1 금속 게이트 상면과 상기 실리콘 게이트 상면은 동일 평면 상에 위치할 수 있다
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하게 위한 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 3은 도 2의 제1 핀, 제2 핀 및 필드 절연막을 설명하기 위한 부분 사시도이다.
도 4는 도 1의 선 A-A 를 따라서 절단한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 6 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 15는 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 16은 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 17 내지 도 19는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하게 위한 레이아웃도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 3은 도 2의 제1 핀, 제2 핀 및 필드 절연막을 설명하기 위한 부분 사시도이다. 도 4는 도 1의 선 A-A를 따라서 절단한 단면도이다.
또한, 본 실시예에 있어서, 도면에서는 예시적으로 핀형 형상을 도시하였지만, 이에 제한되는 것은 아니다. 따라서, 핀형 형상 대신 와이어 형상의 바디일 수도 있다. 한편, 본 실시예에 있어서, 두개 의 핀(F1, F2)이 기판(101) 상에 배치된 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1 내지 도 4를 참고하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 핀(F1)과, 제2 핀(F2)과, 제1 금속 게이트(200)과, 제2 금속 게이트(400)과, 실리콘 게이트(300)을 포함할 수 있다.
기판(101)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(101)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(101)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 핀(F1) 및 제2 핀(F2)은 각각 제1 방향(X)으로 길게 연장되어 형성될 수 있다. 제1 핀(F1)과 제2 핀(F2)은 길이 방향으로 나란하게 형성될 수 있다.
제1 핀(F1) 및 제2 핀(F2)은 각각 제1 방향(X)으로 길게 형성되기 때문에, 제1 핀(F1) 및 제2 핀(F2)은 각각 제1 방향(X)을 따라서 형성된 장변(10a, 20a)과, 제2 방향(Y)을 따라서 형성된 단변(10b, 20b)을 포함할 수 있다.
즉, 제1 핀(F1)과 제2 핀(F2)이 길이 방향으로 나란하다는 것은 제1 핀(F1)의 단변(10b)과 제2 핀(F2)의 단변(20b)이 도시된 바와 같이 마주하는 것을 의미할 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 핀(F1) 및 제2 핀(F2)는 다향한 배치를 가질 수 있다.
만약, 제1 핀(F1) 및 제2 핀(F2)의 모서리 부분이 둥글게 형성되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
제1 핀(F1) 및 제2 핀(F2)은 인접하여 형성될 수 있다. 길이 방향으로 나란한 제1 핀(F1) 및 제2 핀(F2)은 트렌치(T)에 의해 분리될 수 있다.
트렌치(T)는 제1 핀(F1)과 제2 핀(F2) 사이에 형성될 수 있다. 좀 더 구체적으로, 트렌치(T)는 제1 핀(F1)의 단변(10b) 및 제2 핀(F2)의 단변(20b)에 접하도록 형성될 수 있다.
제1 핀(F1) 및 제2 핀(F2)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 제1 핀(F1) 및 제2 핀(F2)은 핀의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀의 서로 마주보는 2면에 채널이 형성될 수도 있다.
제1 핀(F1) 및 제2 핀(F2)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀(F1) 및 제2 핀(F2)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀(F1) 및 제2 핀(F2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀(F1) 및 제2 핀(F2)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀(F1) 및 제2 핀(F2)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀(F1) 및 제2 핀(F2)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
필드 절연막(111)은 기판(101)에 형성될 수 있다. 필드 절연막(111)은 제1 핀(F1) 및 제2 핀(F2)의 둘레에 형성될 수 있다. 이를 통해, 제1 핀(F1) 및 제2 핀(F2)은 필드 절연막(111)에 의해 정의될 수 있다.
필드 절연막(111)은 제1 영역(106)과 제2 영역(107)을 포함할 수 있다. 필드 절연막의 제1 영역(106)은 제1 핀(F1)의 장변(110a)과, 제2 핀(F2)의 장변(210a)에 접할 수 있다. 필드 절연막의 제1 영역(106)은 제1 핀(F1)의 장변(110a) 및 제2 핀(F2)의 장변(210a)을 따라서 제1 방향(X)으로 길게 연장될 수 있다.
필드 절연막(111)의 제2 영역(107)은 제1 핀(F1)의 단변(110b) 및 제2 핀(F2)의 단변(210b)에 접할 수 있다. 필드 절연막(111)의 제2 영역(107)은 제1 핀(F1)의 단변(110b) 및 제2 핀(F2)의 단변(210b) 사이에 형성될 수 있다.
필드 절연막의 제2 영역(107)은 제1 핀(F1)과 제2 핀(F2) 사이에 형성된 트렌치(T)의 일부를 채울 수 있다.
필드 절연막(111)의 상면은 제1 핀(F1)의 상면 및 제2 핀(F2)의 상면보다 낮을 수 있다. 좀 더 구체적으로, 필드 절연막의 제1 영역(106)의 상면 및 필드 절연막의 제2 영역(107)의 상면은 각각 제1 핀(F1)의 상면 및 제2 핀(F2)의 상면보다 낮다.
다르게 설명하면, 트렌치(T)의 바닥을 기준으로, 필드 절연막(111)의 제1 영역(106)의 높이(H0) 및 필드 절연막(111)의 제2 영역(107)의 높이(H1)는 각각 제1 핀(F1)의 높이 및 제2 핀(F2)의 높이보다 낮다.
필드 절연막(111)은 제1 핀(F1)의 일부 및 제2 핀(F2)의 일부를 감쌀 수 있다. 제1 핀(F1)은 상부(21)와 하부(22)를 포함하고, 제2 핀(F2)은 상부(41)와 하부(42)를 포함할 수 있다.
필드 절연막(111)은 제1 핀(F1)의 하부(22)와 제2 핀(F2)의 하부(42)를 감쌀 수 있다. 하지만, 필드 절연막(111)은 제1 핀(F1)의 상부(21) 및 제2 핀(F2)의 상부(41)를 감싸지 않는다. 즉, 필드 절연막(111)은 제1 핀(F1)의 상부(21) 및 제2 핀(F2)의 상부(41)와 접촉하지 않을 수 있다.
다시 말하면, 제1 핀(F1)의 상부(21) 및 제2 핀(F2)의 상부(41)는 각각 필드 절연막(111)의 제1 영역(106)의 상면 및 필드 절연막(111)의 제2 영역(107)의 상면보다 위로 돌출되어 있을 수 있다.
또한, 필드 절연막(111)의 제1 영역(106) 및 제2 영역(107) 각각의 상면은 평평한 면일 수 있다. 즉, 필드 절연막(111)의 상면은 평평할 수 있다.
필드 절연막(111)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
층간 절연막(110)은 기판(101) 상에 형성될 수 있다. 층간 절연막(110)은 제1 핀(F1)과, 제2 핀(F2)과 필드 절연막(111)을 덮을 수 있다.
층간 절연막(110)은 제1 트렌치(280)과, 제2 트렌치(480)와, 제3 트렌치(380)를 포함할 수 있다. 제1 트렌치(280)는 제2 방향(Y)으로 연장되어 제1 핀(F1)과 교차할 수 있다.
제1 트렌치(280)는 제1 핀(F1)의 일부를 노출시킬 수 있다. 제2 트렌치(480)는 제2 방향(Y)으로 연장되어 제2 핀(F2)과 교차할 수 있다. 제2 트렌치(480)는 제2 핀(F2)의 일부를 노출시킬 수 있다.
제3 트렌치(380)는 제1 트렌치(280)와 제2 트렌치(480) 사이에서, 제2 방향(Y)으로 연장될 수 있다. 제3 트렌치(380)는 제1 핀(F1)과 제2 핀(F2) 사이를 가로질러 형성될 수 있다. 제3 트렌치(380)는 필드 절연막(111)의 제2 영역(107)의 상면을 노출시킬 수 있다.
층간 절연막(111)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 금속 게이트(200)은 제2 방향(Y)으로 연장되어, 제1 핀(F1)과 교차하도록 형성될 수 있다. 제1 금속 게이트(200)은 제1 트렌치(280) 내에 형성될 수 있다.
제1 금속 게이트(200)은 제1 핀(F1) 및 필드 절연막(111) 상에 형성될 수 있다. 제1 금속 게이트(200)은 필드 절연막(111)의 상면보다 위로 돌출된 제1 핀(F1), 즉, 제1 핀(F1)의 상부(21)를 감쌀 수 있다. 제 1 금속 게이트(200)은 제1 높이(H3)를 가지고, 위로 돌출된 형태일 수 있다.
제2 금속 게이트(400)은 제2 방향(Y)으로 연장되어, 제2 핀(F2)과 교차하도록 형성될 수 있다. 제2 금속 게이트(400)은 제2 트렌치(480) 내에 형성될 수 있다.
제2 금속 게이트(400)은 제2 핀(F2) 및 필드 절연막(111) 상에 형성될 수 있다. 제2 금속 게이트(400)은 필드 절연막(111)의 상면보다 위로 돌출된 제2 핀(F2), 즉, 제2 핀(F2)의 상부(41)를 감쌀 수 있다. 제2 금속 게이트(400)는 제1 금속 게이트(200)와 동일한 높이를 가지고, 위로 돌출된 형태일 수 있으나, 이에 제한되는 것은 아니다. 따라서, 제1 금속 게이트(200)와 제2 금속 게이트(400)의 높이는 서로 다를 수 있다.
제1 금속 게이트(200)는, 제1 인터페이스막(230) 상에 배치되어, 제1 고유전율막(240), 제1 일함수 조절막(260), 제1 베리어막(250) 및 제1 금속층(270)을 포함할 수 있다. 또한, 제1 금속 게이트(200)의 측벽에는 스페이서(210)가 배치될 수 있다.
제2 금속 게이트(400)는, 제2 인터페이스막(430) 상에 배치되어, 제2 고유전율막(440), 제2 일함수 조절막(460), 제2 베리어막(450) 및 제2 금속층(470)을 포함할 수 있다. 또한, 제2 금속 게이트(400)의 측벽에는 스페이서(410)가 배치될 수 있다.
제1 및 제2 인터페이스막(230, 430)은 실리콘 산화막을 포함할 수 있으며, 제1 및 제2 핀(F1, F2)의 상면과 제1 및 제2 고유전율막(240, 440) 간의 불량 계면을 방지하는 역할을 할 수 있다.
제1 및 제2 고유전율막(240, 440)은 고유전율을 갖는 물질로 이루어질 수 있으며, 예컨대 고유전율을 갖는 물질로 이루어질 수 있다. 제1 및 제2 고유전율막(240, 440) 각각은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 및 제2 고유전율막(240, 440) 각각은 제1 및 제2 트렌치(280, 480)의 하면과 측벽 상에 형성될 수 있다. 제1 및 제2 고유전율막(240, 440) 각각은 제1 및 제2 핀(F1, F2)의 프로파일을 따라 형성될 수 있다.
제1 및 제2 일함수 조절막(260, 460)은 p형 일함수 조절막 또는 n형 일함수 조절막일 수 있다. 또한, 도시된 바와 달리, 복수의 층을 포함할 수 있다. 제1 및 제2 일함수 조절막(260, 460)이 p형 일함수 조절막인 경우에는, TiN 또는 TaN을 포함할 수 있고, n형 일함수 조절막인 경우에는, TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi 중 적어도 하나를 포함할 수 있다.
제1 및 제2 일함수 조절막(260, 460)은 제1 및 제2 트렌치(280, 480)의 하면과 측벽 상에 형성될 수 있다. 제1 및 제2 일함수 조절막(260. 460)은 제1 및 제2 핀(F1, F2)의 프로파일을 따라 형성될 수 있다.
제1 및 제2 베리어막(250, 450)은 TiN을 포함할 수 있으며, 제1 및 제2 금속층(270, 470)이 포함하는 물질이 제1 및 제2 트렌치(280, 480) 내로 확산되는 것을 방지할 수 있다.
제1 및 제2 베리어막(250, 450)은 제1 및 제2 트렌치(280, 480)의 하면과 측벽 상에 형성될 수 있다. 제1 및 제2 베리어막(250, 450)은 제1 및 제2 핀(F1, F2)의 프로파일을 따라 형성될 수 있다.
제1 및 제2 금속층(270, 470)은 예를 들어, Al, W 등을 포함할 수 있으며, 제1 및 제2 트렌치(280, 480)의 나머지 부분을 채울 수 있다.
제1 및 제2 스페이스(210, 410)은 제1 및 제2 금속 게이트(200, 400)의 측벽 상에 형성될 수 있고, 상부로 연장되어, 층간 절연막(110)과 실질적으로 동일한 높이를 가질 수 있다. 제1 및 제2 스페이스(210, 410)는 실리콘 질화물 또는 실리콘 산질화물일 수 있다. 본 실시예에 있어서, 제1 및 제2 스페이서(210, 410)은 단일층으로 도시되어 있지만, 이에 제한되는 것은 아니다. 따라서, 제1 및 제2 스페이서(210, 410) 각각은 다중층으로 형성될 수 있다. 제1 및 제2 스페이서(210, 410)가 다중층의 경우에는, 제1 및 제2 금속 게이트(200, 400)의 측벽 상에 순차적으로 적층될 수 있다.
제1 금속 게이트(200) 및 제2 금속 게이트(400)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
실리콘 게이트(300)은 필드 절연막(111)의 제2 영역(107) 상에 형성될 수 있다. 실리콘 게이트(300)은 제2 방향(Y)으로 연장될 수 있다. 실리콘 게이트(300)은 필드 절연막(111)의 제2 영역(107)의 상면을 노출시키는 제3 트렌치(380) 내에 형성될 수 있다.
실리콘 게이트(300)은 제1 핀(F1)과 제2 핀(F2) 사이를 가로지를 수 있다. 좀 더 구체적으로, 실리콘 게이트(300)은 제1 핀(F1)의 단변(110b)과 제2 핀(F2)의 단변(210b) 사이를 가로지를 수 있다.
실리콘 게이트(300)은 제1 핀(F1)과 제2 핀(F2) 사이를 가로지르도록 형성되므로, 실리콘 게이트(300)은 제1 핀(F1) 및 제2 핀(F2)과 접촉하지 않을 수 있다. 즉, 실리콘 게이트(300)은 제1 핀(F1) 및 제2 핀(F2)과 이격되어 배치될 수 있다.
또한, 필드 절연막(111)의 제2 영역(107)은 제1 폭(W1)을 가질 수 있고, 실리콘 게이트(300)의 바닥면은 제2 폭(W2)을 가질 수 있다. 도시된 바와 같이, 제1 폭(W1)은 제2 폭(W2)보다 크다. 따라서, 실리콘 게이트(300)은 필드 절연막(111)의 제2 영역(107) 내에 형성될 수 있다. 실리콘 게이트(300)의 바닥면의 면적은 필드 절연막(111)의 제2 영역(107)의 상면 면적보다 작을 수 있다.
실리콘 게이트(300)이 형성된 제3 트렌치(380)의 측벽은 제1 핀(F1) 및 제2 핀(F2)에 의해 정의되는 것이 아니라, 층간 절연막(110)에 의해 정의될 수 있다.
즉, 도시된 바와 같이, 실리콘 게이트(300)의 제2 폭(W2)는 필드 절연막(111)의 제2 영역(107)의 제1 폭(W1)보다 작으므로, 실리콘 게이트(300)와 제1 및 제2 핀(F1, F2)의 상부(21, 41) 사이에는 층간 절연막(110)의 일부가 배치된다.
실리콘 게이트(300)의 상면은 제1 금속 게이트(200)의 상면 및 제2 금속 게이트(400)의 상면과 동일 평면 상에 놓여있을 수 있다. 제1 금속 게이트(200)의 상면 및 제2 금속 게이트(400)의 상면은 층간 절연막(110)의 상면과 동일 평면 상에 놓여있을 수 있다.
실리콘 게이트(300)의 높이는 필드 절연막(111)의 제2 영역(107)의 상면보다 위로 돌출된 제1 핀(F1)의 상부(21)의 높이 및 제2 핀(F2)의 상부(41)의 높이보다 높을 수 있다.
즉, 도 4를 다시 참조하면, 제1 핀(F1)의 상부(21)의 높이가 제2 높이(H4)이고, 제1 금속 게이트(200)의 높이가 제1 높이(H3)인 경우에, 실리콘 게이트(300)의 높이는 제2 높이(H4)와 제1 높이(H3)의 합과 동일할 수 있다. 다만, 이에 제한되는 것은 아니다.
실리콘 게이트(300)의 바닥면은 제1 핀(F1)의 상면 및 제2 핀(F2)의 상면보다 낮을 수 있다. 다시 말하면, 실리콘 게이트(300)의 바닥면은 제1 핀(F1)의 상면 및 제2 핀(F2)의 상면보다 트렌치(T)의 바닥에 가까울 수 있다.
본 발명의 일 실시예에 따른 반도체 장치에서, 실리콘 게이트(300)은 필드 절연막(111)의 제2 영역(107)과 직접 접촉할 수 있다. 실리콘 게이트(300)의 바닥면은 필드 절연막(111)의 제2 영역(107)의 상면과 맞닿아 있을 수 있다. 이에 따라, 실리콘 게이트(300)의 높이(H3+H4)는 필드 절연막(111)의 제2 영역(107)을 덮고 있는 층간 절연막(110)의 높이와 실질적으로 동일할 수 있다.
실리콘 게이트(300)은 실리콘 계열의 물질, 예를 들어, 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, 실리콘 게이트(300)의 측벽에는 제3 스페이서(310)이 배치될 수 있다. 제3 스페이서(310)는 제1 스페이서(110) 및 제2 스페이서(210)와 동일한 물질로 형성될 수 있다.
제3 스페이서(310)는 제3 트렌치(380)의 바닥면에 형성되지 않을 수 있다. 즉, 제3 스페이서(310)는 실리콘 게이트(300)의 바닥면과 필드 절연막(111)의 제2 영역(107)의 상면 사이에 형성되지 않을 수 있다.
제3 스페이서(310)는 제1 핀(F1) 및 제2 핀(F2)과 접촉하지 않을 수 있다. 제3 스페이서(310) 및 제1 핀(F1)의 단변(110b) 사이 및 제3 스페이서(310) 및 제2 핀(F2)의 단면(210b) 사이에 층간 절연막(110)이 개재될 수 있다.
즉, 실리콘 게이트(300)과 층간 절연막(110) 사이에, 제3 스페이서(310)가 개재될 수 있다.
제3 스페이서(310)은 필드 절연막(111)의 제2 영역(107)의 상면과 접촉할 수 있다. 제3 스페이서(310)의 높이(H3+H4)는 필드 절연막의 제2 영역(107)을 덮는 층간 절연막(110)의 두께와 실질적으로 동일할 수 있다. 제3 스페이서(310)는 실리콘 게이트(300)과 식각 선택비가 다른 물질을 포함할 수 있다.
제1 스페이서(130), 제2 스페이서(230) 및 제3 스페이서(310)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인(220)은 제1 금속 게이트(200)의 양측에 형성될 수 있다. 제1 소오스/드레인(220)은 제1 금속 게이트(200)과 실리콘 게이트(300) 사이에 형성될 수 있다. 제1 소오스/드레인(140)은 제1 핀(F1)의 상부(21) 내에 불순물을 도핑하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 소오스/드레인(420)은 제2 금속 게이트(400)의 양측에 형성될 수 있다. 제2 소오스/드레인(420)은 제2 금속 게이트(400)과 실리콘 게이트(300) 사이에 형성될 수 있다. 제2 소오스/드레인(420)은 제2 핀(F2)의 상부(41) 내에 불순물을 도핑하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
본 실시예에 있어서, 제1 및 제2 소오스/드레인(220, 420)은 제1 및 제2 핀(F1, F2) 내에 배치되어, 상면이 노출되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 따라서, 제1 및 제2 소오스/드레인(220, 420)은 제1 및 제2 핀(F1, F2)의 측면으로도 노출될 수 있다.
또한, 본 실시예에 있어서, 제1 및 제2 핀(F1, F2)의 서로 마주보는 단변((10b, 20b)이 수직한 측벽 형태로 도시되었지만, 이에 제한되는 것은 아니다. 따라서, 제1 및 제2 핀(F1, F2)의 단변((10b, 20b)은 기울기를 가질 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
본 실시예에 따른 반도체 장치는, 실리콘 게이트(300)와 필드 절연막(111)의 제2 영역(107) 사이에 절연막(370)을 포함하는 것을 제외하고, 상술한 일 실시예에 따른 반도체 장치와 실질적으로 동일하다. 따라서, 반복되는 설명은 생략한다.
도 5를 참고하면, 본 발명의 다른 실시예에 따른 반도체 장치는 절연막(370)를 더 포함할 수 있다.
절연막(370)는 제3 트렌치(380)의 바닥면을 따라서 형성될 수 있다. 하지만, 절연막(370)는 제3 트렌치(380)의 측벽을 따라서 형성되지 않을 수 있다. 즉, 절연막(370)는 실리콘 게이트(300)의 측벽과 제3 스페이서(310) 사이에 형성되지 않을 수 있다.
절연막(370)는 실리콘 게이트(300)과 접촉할 수 있다.
절연막(370)가 실리콘 게이트(300)와 필드 절연막의 제2 영역(107) 사이에 형성되지만, 실리콘 게이트(300)의 바닥면은 제1 핀(F1)의 상면 및 제2 핀(F2)의 상면보다 여전히 낮을 수 있다.
절연막(370)는 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 6 내지 도 14를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 도 6 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참고하면, 기판(101) 상에 제1 방향(X)으로 길게 연장되는 제1 핀(F1) 및 제2 핀(F2)을 형성한다.
제1 핀(F1) 및 제2 핀(F2)은 제1 방향(X)으로 길게 정렬되어 있을 수 있다.
이 후의 설명은 도 6의 선 A-A를 따라 절단한 단면도를 기준으로 설명한다.
이어서, 도 7을 참조하면, 제1 핀(F1) 및 제2 핀(F2) 사이에는 제1 핀(F1)과 제2 핀(F2)을 분리시키는 트렌치(T)가 형성될 수 있다.
제1 핀(F1)의 상면 및 제2 핀(F2)의 상면은 노출되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 핀(F1)의 상면 및 제2 핀(F2)의 상면 상에, 제1 핀(F1) 및 제2 핀(F2)을 형성하는 과정에서 사용된 마스크 패턴이 남아있을 수 있다.
도 8을 참고하면, 제1 핀(F1)의 일부 및 제2 핀(F2)의 일부를 감싸는 필드 절연막(111)을 형성할 수 있다.
필드 절연막(111)은 제1 핀(F1) 및 제2 핀(F2) 사이에 형성된 트렌치(T)의 일부를 채울 수 있다.
제1 핀(F1)의 일부 및 제2 핀(F2)의 일부를 감싸는 필드 절연막(111)을 형성하는 과정 중, 제1 핀(F1) 및 제2 핀(F2)에 문턱 전압 조절용 도핑이 수행될 수 있지만, 이에 제한되는 것은 아니다.
도 9을 참고하면, 제1 마스트 패턴(2001)을 이용하여 식각 공정을 진행하여, 제1 더미 게이트 전극(202)과, 제2 더미 게이트 전극(402)과, 제3 더미 게이트 전극(302)을 형성할 수 있다.
제1 더미 게이트 전극(202)은 제2 방향(Y)으로 연장되어, 제1 핀(F1) 상에 형성될 수 있다. 제1 더미 게이트 전극(202)과 제1 핀(F1) 사이에 제1 더미 게이트 절연막(201)이 형성될 수 있다.
제2 더미 게이트 전극(402)은 제2 방향(Y)으로 연장되어, 제2 핀(F2) 상이 형성될 수 있다. 제2 더미 게이트 전극(402)과 제2 핀(F2) 사이에 제2 더미 게이트 절연막(401)이 형성될 수 있다.
제3 더미 게이트 전극(302)은 제2 방향(Y)으로 연장되어, 제1 핀(F1) 및 제2 핀(F2) 사이에 형성될 수 있다. 제3 더미 게이트 전극(302)은 제1 핀(F1)의 단변 및 제2 핀(F2)의 단변 사이에 형성된 필드 절연막(111) 상에 형성될 수 있다.
제3 더미 게이트 전극(302)과 필드 절연막(111) 사이에 제3 더미 게이트 절연막이 형성되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 더미 게이트 절연막(201) 및 제2 더미 게이트 절연막(401)의 형성 방법에 따라서, 제3 더미 게이트 전극(302)과 필드 절연막(111) 사이에 제3 더미 게이트 절연막이 형성될 수 있음은 물론이다.
제1 내지 제3 더미 게이트 전극(202, 402, 302)는 각각 예를 들어, 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제1 더미 게이트 전극(202)의 측벽 상에 제1 스페이서(210)를 형성하고, 제2 더미 게이트 전극(402)의 측벽 상에 제2 스페이서(410)를 형성하고, 제3 더미 게이트 전극(302)의 측벽 상에 제3 스페이서(310)를 형성할 수 있다.
도 10을 참고하면, 제1 더미 게이트 전극(202)의 양측에, 제1 핀(F1) 내에 제1 소오스/드레인(220)을 형성할 수 있다. 제2 더미 게이트 전극(402)의 양측에, 제2 핀(F2) 내에 제2 소오스/드레인(420)을 형성할 수 있다. 제1 소오스/드레인(220) 및 제2 소오스/드레인(420)은 각각 에피택셜막을 포함할 수 있다.
이어서, 필드 절연막(111) 상에, 제1 핀(F1) 및 제2 핀(F2)과, 제1 내지 제3 더미 게이트 전극(202, 402, 302)을 덮는 층간 절연막(110)을 형성할 수 있다.
제1 내지 제3 더미 게이트 전극(202, 402, 302)의 상면이 노출될 때까지, 층간 절연막(110)은 평탄화될 수 있다. 이에 따라, 제1 마스크 패턴(2001)은 제거될 수 있다.
도 11를 참고하면, 제1 내지 제3 더미 게이트 전극(202, 402, 302) 및 층간 절연막(110)의 상면을 덮는 제2 마스크(120a)를 형성할 수 있다.
제2 마스크(120a)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 12를 참조하면, 제1 및 제2 더미 게이트 전극(202, 402)의 상면을 덮는 제2 마스크(120a)를 제거하여, 1 및 제2 더미 게이트 전극(202, 402)의 상면을 노출시키는 제2 마스크 패턴(120)을 형성한다.
다만, 여전히 제3 더미 게이트 전극(302)의 상면은 제2 마스크 패턴(120)으로 덮여있다. 본 실시예예서, 제2 마스크 패턴(120)이 제1 폭(W1)보다는 짧고, 제2 폭(W2)보다는 다소 긴 길이를 가지는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 따라서, 제2 마스크 패턴(120)은 제3 더미 게이트 전극(302)의 상면을 덮고, 제1 및 제2 더미 게이트 전극(202, 402)의 상면을 노출시킬 수 있는 길이 또는 폭을 가지고 배치될 수 있다.
도 13을 참고하면, 제2 마스크 패턴(120)를 이용하여, 제1 및 제2 더미 게이트 전극(202, 402) 및 제1 및 제2 더미 게이트 절연막(201, 401)을 제거할 수 있다.
제1 더미 게이트 전극(202)와 제1 더미 게이트 절연막(201)을 제거함으로써, 층간 절연막(110) 내에 제1 트렌치(280)이 형성될 수 있다.
제2 더미 게이트 전극(402)와 제2 더미 게이트 절연막(401)을 제거함으로써, 층간 절연막(110) 내에 제2 트렌치(480)이 형성될 수 있다.
도 13을 참조하면, 제3 더미 게이트 전극(302)을 덮는 제2 마스크 패턴(120)을 제거하고, 제1 트렌치(280) 및 제2 트렌치(480)을 채울 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 반도체 장치가 완성된다.
즉, 본 발명의 일 실시예에 따른 반도체 장치가 포함하는 실리콘 게이트(300)은 중간 단계 공정의 제3 더미 게이트 전극(302)과 실질적으로 동일하다. 따라서, 본 발명은 제3 더미 게이트 전극(302)을 제거하여, 제3 트렌치를 형성하는 공정을 별도로 포함하지 않고, 제3 더미 게이트 전극(302) 단계에서 실리콘 게이트(300)가 실질적으로 완성될 수 있다. 따라서, 보다 간이하고 단순한 공정을 통해, 필드 절연막(111) 상에 실리콘 게이트(300)을 형성할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 15를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 17 내지 도 19는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 17은 태블릿 PC(1200)을 도시한 도면이고, 도 18은 노트북(1300)을 도시한 도면이며, 도 19는 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 기판
111: 필드 절연막
200, 400: 금속 게이트
300: 실리콘 게이트
210, 310, 410: 스페이서
F1, F2: 핀

Claims (10)

  1. 기판 상에 제1 방향으로 정렬되어 연장되고, 상기 제1 방향으로 이격된 제1 핀과 제2 핀;
    상기 제1 핀과 상기 제2 핀 사이에 배치되는 필드 절연막으로, 상기 필드 절연막의 상면은 상기 제1 핀의 상면보다 낮은 필드 절연막;
    상기 제1 핀 상에 제2 방향으로 연장된 제1 금속 게이트;
    상기 필드 절연막 상에 상기 제2 방향으로 연장되고, 상기 필드 절연막과 접촉하는 실리콘 게이트;
    상기 제1 금속 게이트와 상기 실리콘 게이트 사이에 배치되고, 상기 제1 핀의 상부 내에 형성된 소오스/드레인; 및
    상기 필드 절연막 상에서 상기 실리콘 게이트의 측면에 배치된 스페이서를 포함하고,
    상기 스페이서는 상기 제1 핀 및 상기 제2 핀과 비접촉하고,
    상기 스페이서는 상기 소오스/드레인과 비접촉하고,
    상기 스페이서의 하면은 상기 제1 핀 및 상기 제2 핀의 상면보다 아래에 배치되고,
    상기 실리콘 게이트는 금속 물질을 비포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 실리콘 게이트의 바닥면은 상기 제1 핀의 상면 및 상기 제2 핀의 상면보다 낮은 반도체 장치.
  3. 제 1항에 있어서,
    상기 실리콘 게이트의 바닥면의 폭은 상기 필드 절연막의 상면의 폭보다 작은 반도체 장치.
  4. 삭제
  5. 제 1항에 있어서,
    상기 제1 핀의 상면에서 제1 금속 게이트 상면까지의 높이는, 상기 필드 절연막의 상면에서 상기 실리콘 게이트 상면의 높이보다 낮은 반도체 장치.
  6. 제 5항에 있어서, 상기 제1 금속 게이트 상면과 상기 실리콘 게이트 상면은 동일 평면 상에 위치하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 필드 절연막은 상기 제1 핀 및 상기 제2 핀의 하부로 연장되어, 상기 제1 핀 및 상기 제2 핀 각각의 하부의 적어도 일부를 감싸되, 상기 제1 핀 및 상기 제2 핀의 상부와는 비접촉하는 반도체 장치.
  8. 삭제
  9. 제 1항에 있어서,
    상기 제1 핀, 제2 핀 및 상기 필드 절연막 상에 형성되고, 상기 제1 핀의 일부를 노출하는 제1 트렌치와, 상기 필드 절연막의 일부를 노출하는 제2 트렌치를 포함하는 층간 절연막을 더 포함하고,
    상기 제1 트렌치 내에 상기 제1 금속 게이트가 배치되고, 상기 제2 트렌치 내에 실리콘 게이트가 배치되는 반도체 장치.
  10. 제 9항에 있어서,
    상기 층간 절연막은 상기 필드 절연막의 상면으로부터 연장되고,
    상기 층간 절연막의 상면과 상기 실리콘 게이트의 상면은 동일 평면 상에 위치하는 반도체 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10475707B2 (en) 2016-02-02 2019-11-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US10134604B1 (en) * 2017-04-28 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102343202B1 (ko) 2017-06-20 2021-12-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI728139B (zh) 2017-06-28 2021-05-21 聯華電子股份有限公司 半導體元件及其製作方法
DE102018106266A1 (de) 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-struktur und verfahren zu ihrer herstellung
KR102534246B1 (ko) * 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US11342455B2 (en) * 2019-08-27 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Minimization of silicon germanium facets in planar metal oxide semiconductor structures
CN112349722B (zh) * 2020-10-15 2021-11-09 长江存储科技有限责任公司 半导体器件结构及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8350253B1 (en) * 2010-01-29 2013-01-08 Xilinx, Inc. Integrated circuit with stress inserts
CN102456739A (zh) 2010-10-28 2012-05-16 中国科学院微电子研究所 半导体结构及其形成方法
US8685808B2 (en) 2011-09-28 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device fabrication method
US8703594B2 (en) 2011-10-25 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a treated gate structure and fabrication method thereof
US8659097B2 (en) * 2012-01-16 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Control fin heights in FinFET structures
US8697523B2 (en) 2012-02-06 2014-04-15 International Business Machines Corporation Integration of SMT in replacement gate FINFET process flow
US8524556B1 (en) 2012-03-14 2013-09-03 United Microelectronics Corp. Resistor and manufacturing method thereof
US9202914B2 (en) 2012-03-14 2015-12-01 United Microelectronics Corporation Semiconductor device and method for fabricating the same
US8551843B1 (en) * 2012-05-07 2013-10-08 Globalfoundries Inc. Methods of forming CMOS semiconductor devices
US9337318B2 (en) * 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
KR102014724B1 (ko) * 2013-01-23 2019-08-27 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8987827B2 (en) 2013-05-31 2015-03-24 Stmicroelectronics, Inc. Prevention of faceting in epitaxial source drain transistors
US9293586B2 (en) 2013-07-17 2016-03-22 Globalfoundries Inc. Epitaxial block layer for a fin field effect transistor device
US9515172B2 (en) * 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same

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