KR102481477B1 - 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 기판 상에서 제1 방향으로 연장되는 핀형 활성 영역과, 상기 핀형 활성 영역 위에서 상기 제1 방향과 다른 제2 방향으로 상호 평행하게 연장되어 있는 제1 게이트 라인 및 제2 게이트 라인과, 상기 제1 게이트 라인의 상면을 덮고 상기 제1 게이트 라인과 평행하게 연장되는 제1 절연 캡핑층과, 상기 제2 게이트 라인의 상면을 덮고 상기 제2 게이트 라인과 평행하게 연장되는 제2 절연 캡핑층을 포함하고, 상기 제1 게이트 라인의 높이와 상기 제2 게이트 라인의 높이는 서로 다르다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 전계효과 트랜지스터를 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해, 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다. 특히, 트랜지스터들의 사이즈가 축소되어도 동일한 기능을 수행하는 복수의 트랜지스터들간의 문턱 전압 편차(variation) 없이 원하는 문턱 전압을 제공함으로써, 감소된 게이트 길이를 가지는 트랜지스터들에서도 원하는 퍼포먼스를 유지할 수 있는 집적회로 소자를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 트랜지스터들의 사이즈가 축소되어도 동일한 기능을 수행하는 복수의 트랜지스터들간의 문턱 전압 편차(variation) 없이 원하는 문턱 전압을 제공함으로써 원하는 퍼포먼스를 유지할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 제1 방향으로 연장되는 핀형 활성 영역과, 상기 핀형 활성 영역 위에서 상기 제1 방향과 다른 제2 방향으로 상호 평행하게 연장되어 있는 제1 게이트 라인 및 제2 게이트 라인과, 상기 제1 게이트 라인의 상면을 덮고 상기 제1 게이트 라인과 평행하게 연장되는 제1 절연 캡핑층과, 상기 제2 게이트 라인의 상면을 덮고 상기 제2 게이트 라인과 평행하게 연장되는 제2 절연 캡핑층을 포함하고, 상기 제1 게이트 라인의 높이와 상기 제2 게이트 라인의 높이는 서로 다르다.
상기 제1 게이트 라인의 높이는 상기 제2 게이트 라인의 높이보다 크고, 상기 제1 절연 캡핑층의 높이는 상기 제2 절연 캡핑층의 높이보다 작을 수 있다.
일부 실시예들에서, 상기 제1 게이트 라인은 상기 제1 절연 캡핑층에 접하는 제1 금속 함유층을 포함하고, 상기 제2 게이트 라인은 상기 제2 절연 캡핑층에 접하고 상기 제1 금속 함유층과 동일한 재료로 이루어지는 제2 금속 함유층을 포함하고, 상기 제1 금속 함유층의 높이는 상기 제2 금속 함유층의 높이보다 클 수 있다.
다른 일부 실시예들에서, 상기 제1 게이트 라인은 상기 제1 절연 캡핑층으로부터 이격되어 있는 제1 금속 함유층을 포함하고, 상기 제2 게이트 라인은 상기 제2 절연 캡핑층으로부터 이격되어 있고 상기 제1 금속 함유층과 동일한 재료로 이루어지는 제2 금속 함유층을 포함하고, 상기 제1 금속 함유층의 높이와 상기 제2 금속 함유층의 높이는 동일할 수 있다.
상기 제1 게이트 라인의 높이와 상기 제1 절연 캡핑층의 높이의 합은 상기 제2 게이트 라인의 높이와 상기 제2 절연 캡핑층의 높이의 합과 동일할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각 복수의 금속 함유층이 적층된 도전성 다중층을 포함할 수 있다. 상기 제1 게이트 라인에 포함된 도전성 다중층의 적층 순서는 상기 제2 게이트 라인에 포함된 도전성 다중층의 적층 순서와 동일할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 방향으로 연장되고 상면에 형성된 핀 분리용 리세스와, 상기 핀 분리용 리세스를 중심으로 그 양측에 위치되는 제1 핀 부분 및 제2 핀 부분을 포함하는 핀형 활성 영역과, 상기 핀 분리용 리세스를 채우는 핀 분리 절연막과, 상기 제1 핀 부분 위에서 상기 제1 방향과 교차하는 제2 방향으로 상호 평행하게 연장되는 복수의 제1 게이트 구조체를 포함하고, 상기 복수의 제1 게이트 구조체는 각각 상기 제2 방향으로 연장되는 제1 게이트 라인과, 상기 제1 게이트 라인의 상면을 덮고 상기 제1 게이트 라인과 평행하게 연장되는 제1 절연 캡핑층을 포함하고, 상기 복수의 제1 게이트 구조체 중 이웃하는 2 개의 제1 게이트 구조체는 서로 다른 높이의 제1 게이트 라인을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 복수의 제1 게이트 구조체에 포함된 복수의 제1 게이트 라인의 높이는 상기 핀 분리 절연막에 가까워질수록 점차 작아질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 복수의 제1 게이트 구조체는 서로 이웃하며 서로 동일한 높이를 가지는 2 개의 제1 게이트 라인을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 복수의 제1 게이트 구조체는 서로 동일한 높이를 가지고, 상기 복수의 제1 게이트 구조체는 서로 다른 높이의 제1 게이트 라인을 포함하는 적어도 3 개의 제1 게이트 구조체를 포함하고, 상기 적어도 3 개의 제1 게이트 구조체는 서로 다른 높이의 제1 절연 캡핑층을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 복수의 제1 게이트 구조체 각각의 사이에 1 개씩 개재되는 복수의 소스/드레인 영역을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 제2 핀 부분 위에서 상기 제2 방향으로 상호 평행하게 연장되는 복수의 제2 게이트 구조체를 더 포함할 수 있다. 그리고, 상기 복수의 제2 게이트 구조체는 각각 상기 제2 방향으로 연장되는 제2 게이트 라인과, 상기 제2 게이트 라인의 상면을 덮고 상기 제2 게이트 라인과 평행하게 연장되는 제2 절연 캡핑층을 포함하고, 상기 복수의 제2 게이트 구조체 중 이웃하는 2 개의 제2 게이트 구조체는 서로 다른 높이의 제2 게이트 라인을 포함할 수 있다.
상기 복수의 제1 게이트 구조체 중 상기 핀 분리 절연막에 가장 가까운 제1 게이트 구조체에 포함된 제1 게이트 라인의 높이와, 상기 복수의 제2 게이트 구조체 중 상기 핀 분리 절연막에 가장 가까운 제2 게이트 구조체에 포함된 제2 게이트 라인의 높이는 서로 다를 수 있다.
상기 복수의 제1 게이트 구조체 중 상기 핀 분리 절연막에 가장 가까운 제1 게이트 구조체에 포함된 제1 게이트 라인의 높이와, 상기 복수의 제2 게이트 구조체 중 상기 핀 분리 절연막에 가장 가까운 제2 게이트 구조체에 포함된 제2 게이트 라인의 높이는 서로 동일할 수 있다.
일부 실시예들에서, 상기 복수의 제1 게이트 구조체에 포함된 제1 게이트 라인과, 상기 복수의 제2 게이트 구조체에 포함된 제2 게이트 라인은 각각 복수의 금속 함유층이 적층된 도전성 다중층을 포함할 수 있다. 그리고, 상기 제1 게이트 라인에 포함된 도전성 다중층의 적층 순서는 상기 제2 게이트 라인에 포함된 도전성 다중층의 적층 순서와 동일할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자에 따르면, 고도로 다운-스케일링된 집적회로 소자에서 트랜지스터들의 사이즈가 축소되어도 동일한 기능을 수행하는 복수의 트랜지스터들간의 문턱 전압 편차 없이 원하는 문턱 전압을 제공함으로써 원하는 퍼포먼스를 유지할 수 있다. 따라서, 복잡한 구조를 가지는 집적회로 소자에서 위치에 따라 전기적인 퍼포먼스(performance)의 편차가 발생하는 것을 억제함으로써 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이고, 도 1b는 도 1a의 B - B' 선 단면도이고, 도 1c는 도 1a의 C1 - C1' 선 및 C2 - C2' 선 단면도이다.
도 2a 내지 도 2g는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자들을 설명하기 위한 단면도이다.
도 3a 내지 도 3c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 3a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이고, 도 3b는 도 3a의 X - X' 선 단면도이고, 도 3c는 도 3a의 Y1 - Y1' 선, Y2 - Y2' 선, 및 Y3 - Y3' 선 단면도이다.
도 4 및 도 5는 각각 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 6a 내지 도 20b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 6a, 도 7a, 도 8 내지 도 13, 도 14a, 도 15a, ..., 도 20a는 도 3a의 X - X' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다. 도 6b, 도 7b, 도 14b, 도 15b, ..., 도 20b는 도 3a의 Y1 - Y1' 선, Y2 - Y2' 선, 및 Y3 - Y3' 선 단면에 대응하는 부분들을 공정 순서에 따라 도시한 단면도들이다.
도 21은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 레이아웃 다이어그램이고, 도 1b는 도 1a의 B - B' 선 단면도이고, 도 1c는 도 1a의 C1 - C1' 선 및 C2 - C2' 선 단면도이다.
도 1a 내지 도 1c를 참조하면, 집적회로 소자(100)는 제1 방향 (X 방향)으로 연장되는 핀형(fin-type) 활성 영역(FA)을 가지는 기판(110)을 포함한다.
상기 핀형 활성 영역(FA)은 기판(110)의 주면(110M)에 대하여 수직인 방향 (Z 방향)을 따라 상기 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다. 도 1b에는 상기 핀형 활성 영역(FA)의 저면의 레벨이 점선(BL)으로 표시되어 있다. 상기 핀형 활성 영역(FA)의 저면의 레벨(BL)은 기판(110)의 주면(110M)의 레벨과 대략 동일한 레벨일 수 있다.
상기 핀형 활성 영역(FA)은 상부에 채널 영역(CH)을 포함한다. 상기 기판(110)상에서 핀형 활성 영역(FA)의 저부 측벽은 소자분리막(112)으로 덮여 있다.
일부 실시예들에서, 상기 핀형 활성 영역(FA)의 채널 영역(CH)은 단일 물질로 이루어질 수 있다. 예를 들면, 상기 핀형 활성 영역(FA)은 상기 채널 영역(CH)을 포함한 모든 영역이 Si으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 핀형 활성 영역(FA) 중 일부는 Ge로 이루어지고, 상기 핀형 활성 영역(FA) 중 다른 일부는 Si로 이루어질 수 있다.
상기 기판(110)상의 핀형 활성 영역(FA) 위에는 복수의 게이트 공간(GS)을 한정하는 복수의 게이트 절연 스페이서(124)가 형성되어 있다.
상기 복수의 게이트 공간(GS) 내에는 각각 상기 핀형 활성 영역(FA)의 채널 영역(CH)을 덮는 인터페이스막(interfacial layer)(116)이 형성되어 있다. 상기 복수의 게이트 공간(GS) 내에서 상기 인터페이스막(116) 위에 게이트 절연막(118), 게이트 라인(GL), 및 절연 캡핑층(CA)이 차례로 적층되어 있다. 상기 게이트 절연막(118), 게이트 라인(GL), 및 절연 캡핑층(CA)은 제1 방향 (X 방향)에 교차하는 제2 방향 (Y 방향)으로 연장되어 있다. 1 개의 게이트 공간(GS) 내에 있는 게이트 라인(GL) 및 절연 캡핑층(CA)은 1 개의 게이트 구조체(GST)를 구성한다.
도 1a 내지 도 1c에는 핀형 활성 영역(FA) 위에 2 개의 게이트 공간(GS)이 마련되어 있는 경우를 예시하고 있으나, 본 발명의 기술적 사상은 첨부 도면에 예시한 바에 한정되지 않는다. 상기 핀형 활성 영역(FA) 위에는 상호 평행하게 연장되는 3 개 이상의 복수의 게이트 공간(GS)이 마련될 수 있으며, 상기 복수의 게이트 공간(GS) 내에는 각각 인터페이스막(116), 게이트 절연막(118), 게이트 라인(GL), 및 절연 캡핑층(CA)이 차례로 적층되어 있는 구조를 가질 수 있다.
상기 핀형 활성 영역(FA) 위에 마련되는 복수의 게이트 공간(GS)의 높이(H10)는 각각 동일 또는 유사할 수 있다. 본 명세서에서 "게이트 공간(GS)의 높이"는 달리 정의하지 않는 한 핀형 활성 영역(FA)의 상면으로부터 기판(110)의 주면(110M)에 수직 방향 (Z 방향)에서의 크기를 의미한다.
상기 인터페이스막(116)은 게이트 공간(GS)에 있는 핀형 활성 영역(FA)의 표면을 산화시켜 얻어질 수 있다. 상기 인터페이스막(116)은 핀형 활성 영역(FA)과 게이트 절연막(118)과의 사이의 계면 결함을 치유하는 역할을 할 수 있다. 일부 실시예들에서, 상기 인터페이스막(116)은 생략될 수 있다.
상기 게이트 절연막(118) 및 게이트 라인(GL)은 게이트 공간(GS) 내에서 핀형 활성 영역(FA)의 상면 및 양 측벽과, 소자분리막(112)의 상면을 덮으면서 연장될 수 있다. 상기 핀형 활성 영역(FA)과 복수의 게이트 라인(GL)이 교차하는 지점에서 복수의 트랜지스터가 형성될 수 있다. 도 1a 내지 도 1c에는 복수의 게이트 라인(GL) 중 제1 게이트 라인(GL11)을 포함하는 제1 트랜지스터(TR11)와, 제2 게이트 라인(GL12)을 포함하는 제2 트랜지스터(TR12)가 예시되어 있다. 상기 제1 및 제2 트랜지스터(TR11, TR12)는 각각 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS (metal oxide semiconductor) 트랜지스터로 이루어질 수 있다.
상기 복수의 게이트 공간(GS)에서 복수의 절연 캡핑층(CA)이 복수의 게이트 라인(GL)의 상면을 덮고 있다. 상기 복수의 절연 캡핑층(CA)은 제2 방향 (Y 방향)을 따라 상기 복수의 게이트 라인(GL)과 평행하게 연장된다. 복수의 절연 캡핑층(CA) 중 제1 절연 캡핑층(CA11)은 제1 게이트 라인(GL11)의 상면을 덮고 상기 제1 게이트 라인(GL11)과 평행하게 연장된다. 제2 절연 캡핑층(CA12)은 제2 게이트 라인(GL12)의 상면을 덮고 상기 제2 게이트 라인(GL12)과 평행하게 연장된다. 상기 게이트 공간(GS)을 채우는 인터페이스막(116), 게이트 절연막(118), 게이트 라인(GL), 및 절연 캡핑층(CA) 각각의 양 측벽은 게이트 절연 스페이서(124)로 덮여 있다.
상기 복수의 게이트 라인(GL) 중 이웃하는 2 개의 게이트 라인(GL)은 서로 다른 높이를 가진다. 일부 실시예들에서, 도 1b 및 도 1c에 예시한 바와 같이, 제1 게이트 라인(GL11)의 높이(H11A)는 상기 제2 게이트 라인(GL12)의 높이(H12A)보다 크고, 상기 제1 절연 캡핑층(CA11)의 높이(H11B)는 상기 제2 절연 캡핑층(CA12)의 높이(H12B)보다 작을 수 있다. 즉, 제1 게이트 라인(GL11)과 제2 게이트 라인(GL12)과의 사이에 높이 차이(ΔH1)가 존재한다.
상기 제1 게이트 라인(GL11)의 높이(H11A)와 상기 제1 절연 캡핑층(CA11)의 높이(H11B)와의 합은 상기 제2 게이트 라인(GL12)의 높이(H12A)와 상기 제2 절연 캡핑층(CA12)의 높이(H12B)와의 합과 동일 또는 유사할 수 있다. 그러나, 도 1b 및 도 1c의 구성은 단지 예시에 불과한 것으로, 이로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
다른 일부 실시예들에서, 제1 게이트 라인(GL11)의 높이(H11A)는 상기 제2 게이트 라인(GL12)의 높이(H12A)보다 작고, 상기 제1 절연 캡핑층(CA11)의 높이(H11B)는 상기 제2 절연 캡핑층(CA12)의 높이(H12B)보다 클 수 있다. 본 명세서에서, 게이트 라인(GL)의 높이의 높이는 달리 정의하지 않는 한 게이트 라인(GL) 중 핀형 활성 영역(FA)의 상면 위에서의 높이를 의미한다. 또한, 절연 캡핑층(CA)의 높이는 달리 정의하지 않는 한 절연 캡핑층(CA) 중 핀형 활성 영역(FA)의 상면 위에서의 높이를 의미한다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1 - zAs (0 ≤ z ≤ 1), 및 AlzGa1 - zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 상기 기판(110) 상에 NMOS 트랜지스터를 형성하는 경우, 상기 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 소자분리막(112)은 증착 공정 또는 코팅 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 소자분리막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 소자분리막(112)은 열산화막, 질화막, 또는 폴리실리콘으로 이루어지는 절연 라이너(도시 생략)와, 상기 절연 라이너 위에 형성된 매립 절연막 (도시 생략)을 포함할 수 있다. 일부 실시예들에서, 상기 소자분리막(112)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막을 포함할 수 있다. 예를 들면, 상기 소자분리막(112)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 게이트 절연 스페이서(124)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서, "실리콘 질화막"이라 함은 Si3N4 막을 의미할 수 있다. "SiOCN"은 실리콘(Si), 산소(O), 탄소(C), 및 질소(N)을 함유하는 물질을 의미할 수 있다. "SiCN"은 실리콘(Si), 탄소(C), 및 질소(N)을 함유하는 물질을 의미할 수 있다. 상기 게이트 절연 스페이서(124)는 상기 예시한 물질들 중에서 선택되는 어느 하나의 물질로 이루어지는 단일막, 또는 복수의 서로 다른 물질층이 차례로 적층된 다중막으로 이루어질 수 있다.
상기 복수의 인터페이스막(116)은 각각 핀형 활성 영역(FA)의 일부 표면을 산화시켜 얻어질 수 있다. 상기 복수의 인터페이스막(116)은 핀형 활성 영역(FA)과 게이트 절연막(118)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 유전율이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, Ga 산화막, Ge 산화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 실리케이트, 또는 실리케이트와 위에 예시된 저유전 물질층과의 조합으로 이루어질 수 있다.
상기 복수의 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 게이트 절연막(118)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 상기 게이트 절연막(118)은 게이트 라인(GL)의 저면 및 양 측벽을 덮도록 형성될 수 있다.
상기 복수의 게이트 라인(GL)은 각각 게이트 절연막(118) 위에서 상기 핀형 활성 영역(FA) 각각의 상면 및 양 측벽을 덮으면서 상기 핀형 활성 영역(FA)과 교차하는 방향으로 연장된다.
상기 복수의 게이트 라인(GL)은 일함수 조절용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 복수의 게이트 라인(GL)은 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 더 포함할 수 있다. 일부 실시예들에서, 상기 복수의 게이트 라인(GL)은 각각 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드(void) 없이 매립할 수 있다. 일부 실시예들에서, 상기 복수의 게이트 라인(GL)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
상기 복수의 절연 캡핑층(CA)은 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 상기 복수의 절연 캡핑층(CA)은 상기 예시한 물질들 중에서 선택되는 어느 하나의 물질로 이루어지는 단일막, 또는 복수의 서로 다른 물질층이 차례로 적층된 다중막으로 이루어질 수 있다.
상기 핀형 활성 영역(FA) 위에는 상기 복수의 게이트 라인(GL)의 양측에 배치되는 복수의 소스/드레인 영역(130)이 형성되어 있다. 상기 복수의 소스/드레인 영역(130)은 각각 상기 복수의 게이트 라인(GL) 각각의 사이에 1 개씩 배치될 수 있다.
상기 소스/드레인 영역(130)은 상기 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역(130)은 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가질 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다. 다른 일부 실시예들에서, 상기 소스/드레인 영역(130)은 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
상기 복수의 게이트 라인(GL) 각각의 사이에는 게이트간 절연막(132)이 형성되어 있다. 상기 게이트간 절연막(132)은 이웃하는 2 개의 게이트 라인(GL) 사이에서 상기 소스/드레인 영역(130)을 덮도록 형성될 수 있다. 상기 게이트간 절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 게이트간 절연막(132)을 관통하여 상기 소스/드레인 영역(130)에 연결되는 도전성 콘택 플러그(도시 생략)를 포함할 수 있다.
도 2a 내지 도 2g는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자들(100A, 100B, 100C, 100D, 100E, 100F, 100G)을 설명하기 위한 도면들로서, 도 1a 내지 도 1c에 예시한 집적회로 소자(100)의 게이트 구조체(GST)에 포함된 복수의 게이트 라인(GL) 및 복수의 절연 캡핑층(CA)의 다양한 변형예들을 설명하기 위한 단면도들이다. 도 2a 내지 도 2g에 예시한 단면 구성들은 도 1a의 B - B' 선 단면 구성에 대응할 수 있다. 도 2a 내지 도 2g에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2a를 참조하면, 집적회로 소자(100A)에서, 제1 게이트 라인(GL11)은 제1 금속 함유층(MA11) 및 제2 금속 함유층(MB11)을 포함할 수 있다. 제2 게이트 라인(GL12)은 제1 금속 함유층(MA12) 및 제2 금속 함유층(MB12)을 포함할 수 있다.
상기 제1 게이트 라인(GL11)을 구성하는 제1 금속 함유층(MA11) 및 제2 금속 함유층(MB11)은 각각 제1 절연 캡핑층(CA11)에 접할 수 있다. 상기 제2 게이트 라인(GL12)을 구성하는 제1 금속 함유층(MA12) 및 제2 금속 함유층(MB12)은 각각 제2 절연 캡핑층(CA12)에 접할 수 있다.
상기 제1 게이트 라인(GL11)을 구성하는 제1 금속 함유층(MA11)과, 상기 제2 게이트 라인(GL12)을 구성하는 제1 금속 함유층(MA12)은 서로 동일한 물질로 구성될 수 있다. 단, 제1 금속 함유층(MA11)의 높이가 상기 제1 금속 함유층(MA12)의 높이보다 더 크다.
상기 제1 게이트 라인(GL11)을 구성하는 제2 금속 함유층(MB11)과, 상기 제2 게이트 라인(GL12)을 구성하는 제2 금속 함유층(MB12)은 서로 동일한 물질로 이루어질 수 있다. 단, 제2 금속 함유층(MB11)의 높이가 상기 제2 금속 함유층(MB12)의 높이보다 더 크다.
상기 제1 금속 함유층(MA11, MA12)은 일함수를 조절하는 역할을 할 수 있다. 상기 제2 금속 함유층(MB11, MB12)은 상기 제1 금속 함유층(MA11, MA12)의 상부에 형성된 리세스 공간을 채우는 역할을 할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MA11, MA12)은 Ti, Ta, Al, 및 이들의 조합으로 이루어지는 금속을 포함할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MA11, MA12)은 Ti 막, TiN 막, TiON 막, TiO 막, Ta 막, TaN 막, TaON 막, 산소 도핑된 TiAlN (이하, "TiAlN(O)"라 함) 막, 산소 도핑된 TaAlN (이하, "TaAlN(O)"라 함) 막, 또는 이들의 조합을 포함할 수 있다. 다른 일부 실시예들에서, 상기 제1 금속 함유층(MA11, MA12)은 TiON 막, TiO 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MA11, MA12)은 단일막, 또는 다중막으로 이루어질 수 있다. 상기 제1 금속 함유층(MA11, MA12)이 다중막으로 이루어지는 경우, 상기 제1 금속 함유층(MA11) 및 제1 금속 함유층(MA12)은 동일한 적층 구조를 가질 수 있다.
상기 제2 금속 함유층(MB11, MB12)은 상부 일함수 조절막, 도전성 배리어막, 갭필 (gap-fill) 금속막, 또는 이들의 조합을 포함할 수 있다. 상기 상부 일함수 조절막은 TiAl, TiAlC, TiAlN, TiC, TaC, HfSi, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 상기 도전성 배리어막은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 배리어막 상의 리세스 공간을 채우도록 형성될 수 있다. 상기 갭필 금속막은 W으로 이루어질 수 있다. 상기 상부 일함수 조절막, 도전성 배리어막, 및 상기 갭필 금속막은 각각 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 상부 일함수 조절막, 상기 도전성 배리어막, 및 상기 갭필 금속막 중 적어도 하나가 생략될 수 있다. 일부 실시예들에서, 상기 제2 금속 함유층(MB11, MB12)은 단일막, 또는 다중막으로 이루어질 수 있다. 상기 제2 금속 함유층(MB11, MB12)이 다중막으로 이루어지는 경우, 상기 제2 금속 함유층(MB11) 및 제2 금속 함유층(MB12)은 동일한 적층 구조를 가질 수 있다.
도 2b를 참조하면, 집적회로 소자(100B)의 제1 게이트 라인(GL21) 및 제2 게이트 라인(GL22)은 도 2a에 예시한 집적회로 소자(100A)의 제1 게이트 라인(GL11) 및 제2 게이트 라인(GL12)과 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100B)의 제1 게이트 라인(GL21)은 제1 도전성 배리어막(MA21)을 더 포함하고, 집적회로 소자(100B)의 제2 게이트 라인(GL22)은 제2 도전성 배리어막(MA22)을 더 포함한다.
상기 제1 게이트 라인(GL21)의 제1 도전성 배리어막(MA21)은 게이트 절연막(118)과 제1 금속 함유층(MA11)과의 사이에 개재되고, 상기 제2 게이트 라인(GL22)의 제2 도전성 배리어막(MA22)은 게이트 절연막(118)과 제1 금속 함유층(MA12)과의 사이에 개재된다.
상기 제1 도전성 배리어막(MA21) 및 제2 도전성 배리어막(MA22)은 제1 게이트 라인(GL21) 및 제2 게이트 라인(GL22)을 구성하는 원자들이 게이트 절연막(118)으로 확산되는 것을 막아주는 역할을 할 수 있다. 상기 제1 도전성 배리어막(MA21) 및 제2 도전성 배리어막(MA22)은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속 또는 금속 질화물로 이루어질 수 있다. 상기 제1 도전성 배리어막(MA21) 및 제2 도전성 배리어막(MA22)은 서로 동일한 물질로 이루어질 수 있다. 상기 제1 도전성 배리어막(MA21) 및 제2 도전성 배리어막(MA22)은 수 십 Å의 두께를 가질 수 있다. 일부 실시예들에서, 상기 제1 도전성 배리어막(MA21) 및 제2 도전성 배리어막(MA22)은 단일 금속층 또는 단일 금속 질화물층으로 이루어지는 단일막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 도전성 배리어막(MA21) 및 제2 도전성 배리어막(MA22)은 복수의 금속층 및/또는 금속 질화물층을 포함하는 다중막으로 이루어질 수 있다.
상기 제1 도전성 배리어막(MA21)은 제1 절연 캡핑층(CA11)에 접할 수 있다. 상기 제2 도전성 배리어막(MA22)은 제2 절연 캡핑층(CA12)에 접할 수 있다.
상기 제1 도전성 배리어막(MA21) 및 상기 제2 도전성 배리어막(MA22)은 서로 동일한 물질로 이루어질 수 있다. 상기 제1 도전성 배리어막(MA21) 및 상기 제2 도전성 배리어막(MA22)이 각각 다중막으로 이루어지는 경우, 서로 동일한 적층 구조를 가질 수 있다. 단, 제1 도전성 배리어막(MA21)의 높이가 상기 제2 도전성 배리어막(MA22)의 높이보다 더 크다.
도 2c를 참조하면, 집적회로 소자(100C)의 제1 게이트 라인(GL31) 및 제2 게이트 라인(GL32)은 도 2a에 예시한 집적회로 소자(100A)의 제1 게이트 라인(GL11) 및 제2 게이트 라인(GL12)과 대체로 동일한 구성을 가진다. 단, 상기 제1 게이트 라인(GL31)은 제1 도전성 배리어막(MA31), 제1 금속 함유층(MB31) 및 제2 금속 함유층(MC31)을 포함할 수 있다. 그리고, 상기 제2 게이트 라인(GL32)은 제2 도전성 배리어막(MA32), 제1 금속 함유층(MB32) 및 제2 금속 함유층(MC32)을 포함할 수 있다.
상기 제1 도전성 배리어막(MA31) 및 제2 도전성 배리어막(MA32)은 도 2b를 참조하여 제1 도전성 배리어막(MA21) 및 제2 도전성 배리어막(MA22)에 대하여 설명한 대체로 동일한 구성을 가질 수 있다. 단, 제1 게이트 라인(GL31)에 포함된 제1 도전성 배리어막(MA31)은 제1 절연 캡핑층(CA11)에 접하지 않는다. 제1 게이트 라인(GL31)에서, 제1 도전성 배리어막(MA31)과 상기 제1 절연 캡핑층(CA11)은 제1 금속 함유층(MB31)을 사이에 두고 서로 이격되어 있다.
상기 제1 게이트 라인(GL31)에 포함된 제1 금속 함유층(MB31) 및 제2 금속 함유층(MC31)은 도 2a를 참조하여 제1 금속 함유층(MA11) 및 제2 금속 함유층(MB11)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 상기 제2 게이트 라인(GL32)에 포함된 제1 금속 함유층(MB32) 및 제2 금속 함유층(MC32)은 도 2a를 참조하여 제1 금속 함유층(MA12) 및 제2 금속 함유층(MB12)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 상기 제1 게이트 라인(GL31)에 포함된 제2 금속 함유층(MC31)의 상부(31T)는 기판(110)으로부터 제1 절연 캡핑층(CA11)에 가까워질수록 더 폭이 점차 넓어지는 형상을 가질 수 있다.
도 2d를 참조하면, 집적회로 소자(100D)의 제1 게이트 라인(GL41) 및 제2 게이트 라인(GL42)은 도 2c에 예시한 집적회로 소자(100C)의 제1 게이트 라인(GL31) 및 제2 게이트 라인(GL32)과 대체로 동일한 구성을 가진다. 단, 상기 제1 게이트 라인(GL41)은 제1 금속 함유층(MB31)과 제2 금속 함유층(MC31)과의 사이에 개재된 제1 도전성 상부 배리어막(MD31)을 더 포함하고, 상기 제2 게이트 라인(GL42)은 제1 금속 함유층(MB32)과 제2 금속 함유층(MC32)과의 사이에 개재된 제2 도전성 상부 배리어막(MD32)을 더 포함한다.
상기 제1 도전성 상부 배리어막(MD31) 및 제2 도전성 상부 배리어막(MD32)은 각각 도 2b를 참조하여 제1 도전성 배리어막(MA21) 및 제2 도전성 배리어막(MA22)에 대하여 설명한 대체로 동일한 구성을 가질 수 있다.
상기 제1 도전성 상부 배리어막(MD31)은 제1 절연 캡핑층(CA11)에 접할 수 있다. 상기 제2 도전성 상부 배리어막(MD32)은 제2 절연 캡핑층(CA12)에 접할 수 있다.
상기 제1 도전성 상부 배리어막(MD31) 및 제2 도전성 상부 배리어막(MD32)은 서로 동일한 물질로 이루어질 수 있다. 상기 제1 도전성 상부 배리어막(MD31) 및 제2 도전성 상부 배리어막(MD32)이 각각 다중막으로 이루어지는 경우, 이들은 서로 동일한 적층 구조를 가질 수 있다. 단, 제1 도전성 상부 배리어막(MD31)의 높이가 제2 도전성 상부 배리어막(MD32)의 높이보다 더 크다.
도 2e를 참조하면, 집적회로 소자(100E)의 제1 게이트 라인(GL51) 및 제2 게이트 라인(GL52)은 도 2c에 예시한 집적회로 소자(100C)의 제1 게이트 라인(GL31) 및 제2 게이트 라인(GL32)과 대체로 동일한 구성을 가진다.
단, 상기 제1 게이트 라인(GL51)은 아래로 오목한 제1 경계면(CS1)에서 제1 절연 캡핑층(CA51)과 접할 수 있다. 그리고, 상기 제2 게이트 라인(GL52)은 아래로 오목한 제2 경계면(CS2)에서 제2 절연 캡핑층(CA52)과 접할 수 있다. 상기 제1 경계면(CS1)의 높이가 상기 제2 경계면(CS2)의 높이보다 더 높다. 따라서, 핀형 활성 영역(FA)으로부터 상기 제1 경계면(CS1)까지의 거리가 핀형 활성 영역(FA)으로부터 상기 제2 경계면(CS2)까지의 거리보다 더 크다.
상기 제1 게이트 라인(GL51)의 상면은 절연 스페이서(124)로부터 제2 금속 함유층(MC31)에 가까워질수록 낮은 레벨을 가지도록 아래로 오목한 상면을 가짐으로써 상기 오목한 제1 경계면(CS1)을 제공할 수 있다. 상기 제1 절연 캡핑층(CA51)은 상기 제1 게이트 라인(GL51)의 아래로 오목한 상면에 접하고, 상기 아래로 오목한 상면의 형상에 상응하여 아래로 볼록한 저면을 가진다. 상기 제1 절연 캡핑층(CA51)은 도 1a 내지 도 1c를 참조하여 제1 절연 캡핑층(CA11)에 대하여 설명한 바와 대체로 동일한 구성을 가진다.
상기 제2 게이트 라인(GL52)의 상면은 절연 스페이서(124)로부터 제2 금속 함유층(MC32)에 가까워질수록 낮은 레벨을 가지도록 아래로 오목한 상면을 가짐으로써 상기 오목한 제2 경계면(CS2)을 제공할 수 있다. 상기 제2 절연 캡핑층(CA52)은 상기 제2 게이트 라인(GL52)의 아래로 오목한 상면에 접하고, 상기 아래로 오목한 상면의 형상에 상응하여 아래로 볼록한 저면을 가진다. 상기 제2 절연 캡핑층(CA52)은 도 1a 내지 도 1c를 참조하여 제2 절연 캡핑층(CA12)에 대하여 설명한 바와 대체로 동일한 구성을 가진다.
도 2f를 참조하면, 집적회로 소자(100F)의 제1 게이트 라인(GL61) 및 제2 게이트 라인(GL62)은 도 2c에 예시한 집적회로 소자(100C)의 제1 게이트 라인(GL31) 및 제2 게이트 라인(GL32)과 대체로 동일한 구성을 가진다.
단, 상기 제1 게이트 라인(GL61)은 제1 도전성 배리어막(MA61), 제1 금속 함유층(MB61) 및 제2 금속 함유층(MC61)을 포함한다. 그리고, 상기 제2 게이트 라인(GL62)은 제2 도전성 배리어막(MA62), 제1 금속 함유층(MB62) 및 제2 금속 함유층(MC62)을 포함한다.
상기 제1 게이트 라인(GL61)에서, 상기 제2 금속 함유층(MC61)은 상기 금속 함유층(MB61)의 상면 위로 돌출된 제1 돌출부(PR1)를 포함한다. 상기 제2 게이트 라인(GL62)에서, 제2 금속 함유층(MC62)은 상기 제1 금속 함유층(MB62)의 상면 위로 돌출된 제2 돌출부(PR2)를 포함한다. 상기 제1 돌출부(PR1)의 높이가 상기 제2 돌출부(PR2)의 높이보다 더 높다. 따라서, 핀형 활성 영역(FA)으로부터 상기 제1 돌출부(PR1)까지의 거리가 핀형 활성 영역(FA)으로부터 상기 제2 돌출부(PR2)까지의 거리보다 더 크다.
상기 제1 게이트 라인(GL61)에 포함된 제1 도전성 배리어막(MA61), 제1 금속 함유층(MB61) 및 제2 금속 함유층(MC61)에 대한 보다 상세한 구성은 도 2c를 참조하여 제1 도전성 배리어막(MA31), 제1 금속 함유층(MB31) 및 제2 금속 함유층(MC31)에 대하여 설명한 바와 대체로 동일하다. 상기 제2 게이트 라인(GL62)에 포함된 제2 도전성 배리어막(MA62), 제1 금속 함유층(MB62) 및 제2 금속 함유층(MC62)에 대한 보다 상세한 구성은 도 2c를 참조하여 제2 도전성 배리어막(MA32), 제1 금속 함유층(MB32) 및 제2 금속 함유층(MC32)에 대하여 설명한 바와 대체로 동일하다.
상기 제1 게이트 라인(GL61)의 상면을 덮는 제1 절연 캡핑층(CA61)과, 상기 제2 게이트 라인(GL62)의 상면을 덮는 제2 절연 캡핑층(CA62)은 각각 도 1a 내지 도 1c를 참조하여 제1 절연 캡핑층(CA11) 및 제2 절연 캡핑층(CA12)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 상기 제1 절연 캡핑층(CA61)은 상기 제1 돌출부(PR1)에 접하고 상기 제1 돌출부(PR1)에 상응하는 형상의 오목부가 형성된 저면을 가진다. 그리고, 상기 제2 절연 캡핑층(CA62)은 상기 제2 돌출부(PR2)에 접하고 상기 제2 돌출부(PR2)에 상응하는 형상의 오목부가 형성된 저면을 가진다.
도 2g를 참조하면, 집적회로 소자(100G)의 제1 게이트 라인(GL33) 및 제2 게이트 라인(GL34)은 도 2c에 예시한 집적회로 소자(100C)의 제1 게이트 라인(GL31) 및 제2 게이트 라인(GL32)과 대체로 동일한 구성을 가진다.
단, 집적회로 소자(100G)에서, 제1 게이트 라인(GL33)은 제1 절연 캡핑층(CA11)에 접하지 않는 제1 도전성 배리어막(MA33)을 포함하고, 상기 제2 게이트 라인(GL34)은 제2 절연 캡핑층(CA12)에 접하지 않는 제2 도전성 배리어막(MA34)을 포함한다. 상기 제1 도전성 배리어막(MA33)의 높이는 상기 제2 도전성 배리어막(MA34)의 높이와 동일하거나 유사할 수 있다.
상기 제1 게이트 라인(GL33)에서, 제1 도전성 배리어막(MA33)과 상기 제1 절연 캡핑층(CA11)은 제1 금속 함유층(MB31)을 사이에 두고 서로 이격되어 있다. 상기 제2 게이트 라인(GL34)에서, 제2 도전성 배리어막(MA34)과 상기 제2 절연 캡핑층(CA12)은 제1 금속 함유층(MB32)을 사이에 두고 서로 이격되어 있다.
상기 제1 도전성 배리어막(MA33) 및 제2 도전성 배리어막(MA34)에 대한 보다 상세한 사항은 도 2c를 참조하여 제1 도전성 배리어막(MA31) 및 제2 도전성 배리어막(MA32)에 대하여 설명한 바와 대체로 동일하다.
도 3a 내지 도 3c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 3a는 집적회로 소자(200)의 레이아웃 다이어그램이고, 도 3b는 도 3a의 X - X' 선 단면도이고, 도 3c는 도 3a의 Y1 - Y1' 선, Y2 - Y2' 선, 및 Y3 - Y3' 선 단면도이다. 도 3a 내지 도 3c에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a 내지 도 3c를 참조하면, 집적회로 소자(200)는 기판(110) 상에서 제1 방향 (X 방향)으로 연장되는 핀형 활성 영역(FA)을 포함한다. 핀 분리 영역(FS)에서 상기 핀형 활성 영역(FA)의 상면에 핀 분리용 리세스(110R)가 형성되어 있다. 상기 핀형 활성 영역(FA)은 상기 핀 분리용 리세스(110R)를 중심으로 그 양측에 위치되는 제1 핀 부분(FA1) 및 제2 핀 부분(FA2)을 포함한다.
상기 핀 분리 영역(FS)에는 핀 분리 절연막(210)이 형성되어 있다. 상기 핀 분리 절연막(210)은 상기 핀 분리용 리세스(110R)의 내벽을 덮는 절연 라이너(212)와, 상기 절연 라이너(212) 위에서 상기 핀 분리용 리세스(110R)를 채우는 매립 절연막(214)을 포함할 수 있다. 일부 실시예들에서, 절연 라이너(212) 및 매립 절연막(214)은 각각 산화막, 질화막, 및 산질화막 중에서 선택되는 서로 다른 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 절연 라이너(212) 및 매립 절연막(214)은 각각 산화막, 질화막, 및 산질화막 중에서 선택되는 서로 동일한 물질로 이루어질 수 있다. 상기 핀 분리 영역(FS)에서 상기 핀 분리 절연막(210)의 양 측벽은 절연 스페이서(216)와 게이트 절연 스페이서(124)에 의해 차례로 덮여 있다. 상기 절연 스페이서(216)는 산화막, 질화막, 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 핀형 활성 영역(FA) 상에 형성된 복수의 게이트 절연 스페이서(124) 중 상기 핀 분리 영역(FS)에 있는 게이트 절연 스페이서(124)는 핀형 활성 영역(FA) 상의 다른 영역에 있는 게이트 절연 스페이서(124)보다 낮은 높이를 가질 수 있다.
도 3b에 예시한 상기 핀 분리 절연막(210)의 형상 및 구성은 단지 예시에 불과한 것으로, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
상기 핀형 활성 영역(FA)의 제1 핀 부분(FA1) 위에는 제1 방향 (X 방향)과 교차하는 제2 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제1 게이트 구조체(GST11)가 형성되어 있다. 상기 복수의 제1 게이트 구조체(GST11)는 제2 방향 (Y 방향)으로 연장되는 복수의 제1 게이트 라인(GL71, GL72, GL73, GL74)과, 상기 복수의 제1 게이트 라인(GL71, GL72, GL73, GL74)의 상면을 덮고 상기 복수의 제1 게이트 라인(GL71, GL72, GL73, GL74)과 평행하게 연장되는 복수의 제1 절연 캡핑층(CA71, CA72, CA73, CA74)을 포함한다. 상기 복수의 제1 게이트 구조체(GST11)는 서로 동일 또는 유사한 높이를 가질 수 있다.
상기 복수의 제1 게이트 구조체(GST11) 중 적어도 2 개의 제1 게이트 구조체(GST11)는 서로 다른 높이의 제1 게이트 라인을 포함한다. 예를 들면, 도 3b 및 도 3c에 예시한 바와 같이, 핀 분리 영역(FS)으로부터 상기 제1 핀 부분(FA1) 위에 차례로 형성된 3 개의 제1 게이트 구조체(GST11)는 서로 다른 높이의 제1 게이트 라인(GL71, GL72, GL73)을 포함한다. 상기 3 개의 제1 게이트 라인(GL71, GL72, GL73)의 높이(H21, H22, H23)는 상기 핀 분리 절연막(210)에 가까워질수록 점차 작아질 수 있다. 일부 실시예들에서, 상기 핀형 활성 영역(FA)의 제1 핀 부분(FA1) 위에 형성된 복수의 제1 게이트 라인(GL71, GL72, GL73, GL74) 중 상기 핀 분리 절연막(210)에 가장 가까운 제1 게이트 라인(GL71)이 가장 작은 높이(H21)를 가질 수 있다.
상기 복수의 제1 게이트 구조체(GST11) 중 적어도 2 개의 제1 게이트 구조체(GST11)는 서로 동일한 높이의 제1 게이트 라인을 포함한다. 예를 들면, 도 3b에 예시한 바와 같이, 상기 복수의 제1 게이트 구조체(GST11)에서, 서로 이웃하는 2 개의 제1 게이트 라인(GL73, GL74)의 높이(H23, H24)는 서로 동일 또는 유사할 수 있다.
도 3a에는 상기 핀형 활성 영역(FA)의 제1 핀 부분(FA1) 위에 서로 평행한 4 개의 제1 게이트 구조체(GST11)가 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 도 3a에 예시한 바에 한정되지 않는다. 상기 제1 핀 부분(FA1) 위에는 서로 평행한 2 개, 3 개, 또는 5 개 이상의 제1 게이트 구조체(GST11)가 형성될 수도 있다.
상기 핀형 활성 영역(FA)의 제2 핀 부분(FA2) 위에는 제1 방향 (X 방향)과 교차하는 제2 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제2 게이트 구조체(GST12)가 형성되어 있다. 상기 복수의 제2 게이트 구조체(GST12) 중 적어도 하나의 제2 게이트 구조체(GST12)는 제2 방향 (Y 방향)으로 연장되는 제2 게이트 라인(GL76)과, 상기 제2 게이트 라인(GL76)의 상면을 덮고 상기 제2 게이트 라인(GL76)과 평행하게 연장되는 제2 절연 캡핑층(CA76)을 포함한다. 도 3a에는 상기 핀형 활성 영역(FA)의 제2 핀 부분(FA2) 위에 서로 평행한 2 개의 제2 게이트 구조체(GST12)가 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 도 3a에 예시한 바에 한정되지 않는다. 일부 실시예들에서, 상기 제2 핀 부분(FA2) 위에는 서로 평행한 3 개 이상의 제2 게이트 구조체(GST12)가 형성될 수 있다. 상기 제2 핀 부분(FA2) 위에 형성된 복수의 제2 게이트 구조체(GST12)는 서로 동일 또는 유사한 높이를 가질 수 있다.
상기 복수의 제2 게이트 구조체(GST12)는 상기 복수의 제1 게이트 구조체(GST11)에 대하여 설명한 바와 유사하게, 서로 다른 높이를 가지는 제2 게이트 라인을 포함할 수 있다. 예를 들면, 상기 핀 분리 영역(FS)으로부터 상기 제2 핀 부분(FA2) 위에 3 개의 제2 게이트 구조체가 차례로 형성될 수 있으며, 이들은 서로 다른 높이의 제2 게이트 라인을 포함할 수 있다. 상기 3 개의 제2 게이트 라인의 높이는 상기 핀 분리 절연막(210)에 가까워질수록 점차 작아질 수 있다. 일부 실시예들에서, 상기 핀형 활성 영역(FA)의 제2 핀 부분(FA2) 위에 형성된 복수의 제2 게이트 라인 중 상기 핀 분리 절연막(210)에 가장 가까운 제2 게이트 라인(GL76)이 가장 작은 높이를 가질 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
일부 실시예들에서, 상기 제1 핀 부분(FA1) 위에서 상기 핀 분리 절연막(210)에 가장 가까운 제1 게이트 라인(GL71)의 높이(H21)와, 상기 제2 핀 부분(FA2) 위에서 상기 핀 분리 절연막(210)에 가장 가까운 제2 게이트 라인(GL76)의 높이(H26)는 서로 동일 또는 유사할 수 있다.
다른 일부 실시예들에서, 상기 제1 게이트 라인(GL71)의 높이(H21)와 상기 제2 게이트 라인(GL76)의 높이(H26)는 서로 다를 수 있다. 예를 들면, 상기 제1 게이트 라인(GL71)의 높이(H21)는 상기 제2 게이트 라인(GL76)의 높이(H26)보다 더 작거나 더 클 수 있다.
상기 복수의 제1 게이트 구조체(GST11)에 포함된 제1 게이트 라인(GL71, GL72, GL73, GL74)과, 상기 복수의 제2 게이트 구조체(GST12)에 포함된 제2 게이트 라인(GL76)은 각각 도 2a 내지 도 2g를 참조하여 설명한 게이트 라인(GL11, GL12, GL21, GL22, GL31, GL32, GL41, GL42, GL51, GL52, GL61, GL62, GL33, GL34), 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 게이트 라인들 중에서 선택된 어느 하나의 구조를 가질 수 있다.
상기 핀형 활성 영역(FA)의 제1 핀 부분(FA2) 및 제2 핀 부분(FA2) 위에는 각각 복수의 소스/드레인 영역(130)이 형성될 수 있다. 상기 복수의 소스/드레인 영역(130)은 상기 복수의 제1 게이트 구조체(GST11) 및 복수의 제2 게이트 구조체(GST12) 각각의 사이에 1 개씩 개재되도록 배치될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 4에 예시한 단면 구성은 도 3a의 X - X' 선 단면 구성에 대응할 수 있다. 도 4에 있어서, 도 1a 내지 도 3c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 집적회로 소자(300)에서, 핀형 활성 영역(FA)의 제1 핀 부분(FA1) 위에는 제1 방향 (X 방향)과 교차하는 제2 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제1 게이트 구조체(GST21)가 형성되어 있다. 상기 복수의 제1 게이트 구조체(GST21)는 제2 방향 (Y 방향)으로 연장되는 복수의 제1 게이트 라인(GL81, GL82, GL83, GL84)과, 상기 복수의 제1 게이트 라인(GL81, GL82, GL83, GL84)의 상면을 덮고 상기 복수의 제1 게이트 라인(GL81, GL82, GL83, GL84)과 평행하게 연장되는 복수의 제1 절연 캡핑층(CA81, CA82, CA83, CA84)을 포함한다. 상기 복수의 제1 게이트 구조체(GST21)는 서로 동일 또는 유사한 높이를 가질 수 있다.
상기 복수의 제1 게이트 구조체(GST21) 중 적어도 2 개의 제1 게이트 구조체(GST21)는 서로 다른 높이의 제1 게이트 라인을 포함한다. 예를 들면, 핀 분리 영역(FS)으로부터 상기 제1 핀 부분(FA1) 위에 차례로 형성된 3 개의 제1 게이트 구조체(GST21)는 서로 다른 높이의 제1 게이트 라인(GL81, GL82, GL83)을 포함한다. 상기 3 개의 제1 게이트 라인(GL81, GL82, GL83)의 높이(H31, H32, H33)는 핀 분리 절연막(210)에 가까워질수록 점차 커질 수 있다. 일부 실시예들에서, 상기 핀형 활성 영역(FA)의 제1 핀 부분(FA1) 위에 형성된 복수의 제1 게이트 라인(GL81, GL82, GL83, GL84) 중 상기 핀 분리 절연막(210)에 가장 가까운 제1 게이트 라인(GL81)이 가장 큰 높이(H31)를 가질 수 있다.
상기 복수의 제1 게이트 구조체(GST21) 중 적어도 2 개의 제1 게이트 구조체(GST21)는 서로 동일한 높이의 제1 게이트 라인을 포함한다. 예를 들면, 상기 복수의 제1 게이트 구조체(GST21)에서, 서로 이웃하는 2 개의 제1 게이트 라인(GL83, GL84)의 높이(H33, H34)는 서로 동일 또는 유사할 수 있다.
도 4에는 상기 핀형 활성 영역(FA)의 제1 핀 부분(FA1) 위에 서로 평행한 4 개의 제1 게이트 구조체(GST21)가 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 도 4에 예시한 바에 한정되지 않는다. 상기 제1 핀 부분(FA1) 위에는 서로 평행한 2 개, 3 개, 또는 5 개 이상의 제1 게이트 구조체(GST21)가 형성될 수도 있다.
상기 핀형 활성 영역(FA)의 제2 핀 부분(FA2) 위에는 제1 방향 (X 방향)과 교차하는 제2 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제2 게이트 구조체가 형성되어 있다. 상기 복수의 제2 게이트 구조체는 도 4에 예시한 제2 게이트 구조체(GST22)를 포함할 수 있다. 상기 제2 게이트 구조체(GST22)는 제2 방향 (Y 방향)으로 연장되는 제2 게이트 라인(GL86)과, 상기 제2 게이트 라인(GL86)의 상면을 덮고 상기 제2 게이트 라인(GL86)과 평행하게 연장되는 제2 절연 캡핑층(CA86)을 포함한다. 도 4에는 상기 핀형 활성 영역(FA)의 제2 핀 부분(FA2) 위에 1 개의 제2 게이트 구조체(GST22)만 예시되었으나, 본 발명의 기술적 사상은 도 4에 예시한 바에 한정되지 않는다. 일부 실시예들에서, 상기 제2 핀 부분(FA2) 위에는 서로 평행한 2 개 이상의 제2 게이트 구조체(GST22)가 형성될 수 있다. 상기 제2 핀 부분(FA2) 위에 형성된 복수의 제2 게이트 구조체는 서로 동일 또는 유사한 높이를 가질 수 있다.
상기 복수의 제2 게이트 구조체는 상기 복수의 제1 게이트 구조체(GST21)에 대하여 설명한 바와 유사하게, 서로 다른 높이를 가지는 제2 게이트 라인을 포함할 수 있다. 예를 들면, 상기 핀 분리 영역(FS)으로부터 상기 제2 핀 부분(FA2) 위에 3 개의 제2 게이트 구조체가 차례로 형성될 수 있으며, 이들은 서로 다른 높이의 제2 게이트 라인을 포함할 수 있다. 상기 3 개의 제2 게이트 라인의 높이는 상기 핀 분리 절연막(210)에 가까워질수록 점차 커질 수 있다. 일부 실시예들에서, 상기 핀형 활성 영역(FA)의 제2 핀 부분(FA2) 위에 형성된 복수의 제2 게이트 라인 중 상기 핀 분리 절연막(210)에 가장 가까운 제2 게이트 라인(GL86)이 가장 큰 높이를 가질 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
일부 실시예들에서, 상기 제2 핀 부분(FA2) 위에서 상기 핀 분리 절연막(210)에 가장 가까운 제2 게이트 라인(GL86)의 높이(H36)는 상기 제1 핀 부분(FA1) 위에서 상기 핀 분리 절연막(210)에 가장 가까운 제1 게이트 라인(GL81)의 높이(H31)와 서로 동일 또는 유사할 수 있다.
다른 일부 실시예들에서, 상기 제1 게이트 라인(GL81)의 높이(H31)와 상기 제2 게이트 라인(GL86)의 높이(H36)와는 서로 다를 수 있다. 예를 들면, 상기 제1 게이트 라인(GL81)의 높이(H31)는 상기 제2 게이트 라인(GL86)의 높이(H36)보다 더 작거나 더 클 수 있다.
상기 복수의 제1 게이트 구조체(GST21)에 포함된 제1 게이트 라인(GL81, GL82, GL83, GL84)과, 상기 제2 게이트 구조체(GST22)에 포함된 제2 게이트 라인(GL86)은 각각 도 2a 내지 도 2g를 참조하여 설명한 게이트 라인(GL11, GL12, GL21, GL22, GL31, GL32, GL41, GL42, GL51, GL52, GL61, GL62, GL33, GL34), 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 게이트 라인들 중에서 선택된 어느 하나의 구조를 가질 수 있다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 5에 예시한 단면 구성은 도 3a의 X - X' 선 단면 구성에 대응할 수 있다. 도 5에 있어서, 도 1a 내지 도 3c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 집적회로 소자(400)에서, 핀형 활성 영역(FA)의 제1 핀 부분(FA1) 위에는 제1 방향 (X 방향)과 교차하는 제2 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제1 게이트 구조체(GST31)가 형성되어 있다. 상기 복수의 제1 게이트 구조체(GST31)는 제2 방향 (Y 방향)으로 연장되는 복수의 제1 게이트 라인(GL91, GL92, GL93, GL94)과, 상기 복수의 제1 게이트 라인(GL91, GL92, GL93, GL94)의 상면을 덮고 상기 복수의 제1 게이트 라인(GL91, GL92, GL93, GL94)과 평행하게 연장되는 복수의 제1 절연 캡핑층(CA91, CA92, CA93, CA94)을 포함한다. 상기 복수의 제1 게이트 구조체(GST31)는 서로 동일 또는 유사한 높이를 가질 수 있다.
상기 복수의 제1 게이트 구조체(GST31)에 포함된 복수의 제1 게이트 라인 중 상기 핀 분리 절연막(210)에 가장 가까운 제1 게이트 구조체(GST31)의 제1 게이트 라인(GL91)이 가장 작은 높이(H41)를 가질 수 있다. 상기 복수의 제1 게이트 구조체(GST31)에 포함된 복수의 게이트 라인 중 상기 제1 게이트 라인(GL91)을 제외한 다른 제1 게이트 라인(GL92, GL93, GL94)은 서로 동일 또는 유사한 높이(H42, H43, H44)를 가질 수 있다. 그러나, 본 발명의 기술적 사상은 도 5에 예시한 바에 한정되지 않는다. 예를 들면, 상기 복수의 제1 게이트 구조체(GST31)에 포함된 복수의 제1 게이트 라인 중 상기 핀 분리 절연막(210)에 가장 가까운 제1 게이트 구조체(GST31)의 제1 게이트 라인(GL91)이 가장 큰 높이를 가질 수도 있다.
상기 핀형 활성 영역(FA)의 제2 핀 부분(FA2) 위에는 제1 방향 (X 방향)과 교차하는 제2 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제2 게이트 구조체가 형성되어 있다. 상기 복수의 제2 게이트 구조체는 도 5에 예시한 제2 게이트 구조체(GST32)를 포함할 수 있다. 상기 제2 게이트 구조체(GST32)는 제2 방향 (Y 방향)으로 연장되는 제2 게이트 라인(GL96)과, 상기 제2 게이트 라인(GL96)의 상면을 덮고 상기 제2 게이트 라인(GL96)과 평행하게 연장되는 제2 절연 캡핑층(CA96)을 포함한다. 도 5에는 상기 핀형 활성 영역(FA)의 제2 핀 부분(FA2) 위에 1 개의 제2 게이트 구조체(GST32)만 예시되었으나, 본 발명의 기술적 사상은 도 5에 예시한 바에 한정되지 않는다. 일부 실시예들에서, 상기 제2 핀 부분(FA2) 위에는 서로 평행한 2 개 이상의 제2 게이트 구조체가 형성될 수 있다. 상기 제2 핀 부분(FA2) 위에 형성된 복수의 제2 게이트 구조체 중 상기 핀 분리 절연막(210)에 가장 가까운 제2 게이트 구조체(GST32)를 제외한 나머지 제2 게이트 구조체들은 서로 동일 또는 유사한 높이를 가질 수 있다.
상기 복수의 제1 게이트 구조체(GST31)에 포함된 복수의 제1 게이트 라인(GL91, GL92, GL93, GL94)과, 상기 제2 게이트 구조체(GST32)에 포함된 제2 게이트 라인(GL96)은 각각 도 2a 내지 도 2g를 참조하여 설명한 게이트 라인(GL11, GL12, GL21, GL22, GL31, GL32, GL41, GL42, GL51, GL52, GL61, GL62, GL33, GL34), 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 게이트 라인들 중에서 선택된 어느 하나의 구조를 가질 수 있다.
도 1a 내지 도 5를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 100A 내지 100G, 200, 300, 400)은 로직 영역의 일부, 또는 메모리 영역의 일부를 구성할 수 있다. 상기 로직 영역은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FIL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 열거된 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀들에만 한정되는 것은 아니다. 상기 메모리 영역은 SRAM 영역, DRAM 영역, MRAM 영역, RRAM 영역, 또는 PRAM 영역을 포함할 수 있다.
도 1a 내지 도 5를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 100A 내지 100G, 200, 300, 400)은 1 개의 핀형 활성 영역 위에 형성된 복수의 게이트 구조체를 포함하고, 상기 복수의 게이트 구조체는 서로 다른 게이트 높이를 가지는 적어도 2 개의 게이트 구조체를 포함한다. 따라서, 1 개의 핀형 활성 영역에서 국부적으로 받는 응력(stress)의 종류 및/또는 정도가 위치에 따라 서로 다를 때, 이와 같이 서로 다른 응력으로 인해 상기 핀형 활성 영역 위에 형성되는 복수의 트랜지스터 각각의 문턱 전압에 서로 다른 영향을 미치더라도, 상기 복수의 게이트 구조체에 포함된 게이트 라인의 높이를 조절함으로써 상기 게이트 라인의 일함수를 제어하여 상기 복수의 트랜지스터 각각의 문턱 전압을 일정하게 제어하거나, 허용 가능한 범위 내에서 상기 복수의 트랜지스터 각각의 문턱 전압들간의 차이를 최소화할 수 있다.
예를 들면, 도 3b, 도 4 및 도 5에 예시한 집적회로 소자(200, 300, 400)에서, 핀형 활성 영역(FA)에 핀 분리 절연막(210)이 형성됨으로써, 상기 핀형 활성 영역(FA) 중 상기 핀 분리 절연막(210) 주위에 특정한 응력, 예를 들면 압축 응력 (compressive stress)이 집중될 수 있다. 이에 따라, 상기 핀형 활성 영역(FA) 상에 형성되는 복수의 트랜지스터 중 상기 핀 분리 절연막(210)에 인접한 트랜지스터들의 문턱 전압이 상기 핀 분리 절연막(210)으로부터 비교적 먼 위치에 있는 다른 트랜지스터들의 문턱 전압과 다르게 될 수 있으며, 이에 따라 상기 복수의 트랜지스터에서 문턱 전압 산포가 커질 수 있다. 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들에서는 상기 핀 분리 절연막(210)으로부터의 거리에 따라 서로 다른 높이의 금속 함유막으로 이루어지는 게이트 라인을 채용함으로써, 1 개의 핀형 활성 영역(FA) 위에 형성되는 복수의 트랜지스터의 문턱 전압 산포를 개선할 수 있다. 따라서, 본 발명의 기술적 사상에 의한 집적회로 소자에 따르면, 고도로 다운-스케일링된 집적회로 소자에서 복잡한 구조로 인해 야기되는 전기적인 퍼포먼스(performance)의 위치에 따른 편차 발생을 억제함으로써 집적회로 소자의 신뢰성을 향상시킬 수 있다.
일부 실시예들에서, 상기 1 개의 핀형 활성 영역(FA) 위에 형성되는 복수의 트랜지스터가 모두 PMOS 트랜지스터인 경우, 상기 핀형 활성 영역(FA)에서 상기 핀 분리 절연막(210) 주위에 집중되는 압축 응력으로 인해 상기 핀 분리 절연막(210)에 가까워질수록 트랜지스터의 문턱 전압이 감소할 수 있다. 이 경우, 도 3b 및 도 5에 예시한 집적회로 소자(200, 400)에서와 같이, 상기 핀 분리 절연막(210)에 가장 가까운 트랜지스터에 포함된 게이트 라인의 높이를 다른 트랜지스터들의 게이트 라인의 높이보다 더 작게 형성함으로써, 상기 핀 분리 절연막(210)에 가장 가까운 트랜지스터의 문턱 전압을 증가시킬 수 있다. 다른 일부 실시예들에서, 상기 1 개의 핀형 활성 영역(FA) 위에 형성되는 복수의 트랜지스터가 모두 NMOS 트랜지스터인 경우, 상기 핀형 활성 영역(FA)에서 상기 핀 분리 절연막(210) 주위에 집중되는 압축 응력으로 인해 상기 핀 분리 절연막(210)에 가까워질수록 트랜지스터의 문턱 전압이 증가할 수 있다. 이 경우, 도 3b 및 도 5에 예시한 집적회로 소자(200, 400)에서와 같이, 상기 핀 분리 절연막(210)에 가장 가까운 트랜지스터에 포함된 게이트 라인의 높이를 다른 트랜지스터들의 게이트 라인의 높이보다 더 작게 형성함으로써, 상기 핀 분리 절연막(210)에 가장 가까운 트랜지스터의 문턱 전압을 감소시킬 수 있다. 그러나, 상기한 예시들은 단지 이해를 돕기 위한 것으로서, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 대하여 상세히 설명한다.
도 6a 내지 도 20b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 보다 구체적으로, 도 6a, 도 7a, 도 8 내지 도 13, 도 14a, 도 15a, ..., 도 20a는 도 3a의 X - X' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다. 도 6b, 도 7b, 도 14b, 도 15b, ..., 도 20b는 도 3a의 Y1 - Y1' 선, Y2 - Y2' 선, 및 Y3 - Y3' 선 단면에 대응하는 부분들을 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 20b를 참조하여, 도 3a 내지 도 3c에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명한다. 도 6a 내지 도 20b에 있어서, 도 1a 내지 도 3c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a 및 도 6b를 참조하면, 기판(110)의 일부 영역을 식각하여, 기판(110)의 주면(110M)으로부터 상부 (Z 방향)로 돌출되고 일 방향 (X 방향)으로 연장되는 핀형 활성 영역(FA)을 형성한다.
일부 실시예들에서, 상기 기판(110)은 소정의 MOS (metal oxide semiconductor) 영역을 가질 수 있다. 예를 들면, 상기 기판(110)은 PMOS 영역 또는 NMOS 영역을 가질 수 있다.
일부 실시예들에서, 상기 기판(110) 중 도 6a 및 도 6b에 예시된 부분은 PMOS 트랜지스터 및 NMOS 트랜지스터 중 어느 하나를 형성하기 위한 영역일 수 있다. 상기 핀형 활성 영역(FA)은 상기 핀형 활성 영역(FA)에 형성하고자 하는 MOS 트랜지스터의 채널 타입에 따라 P 형 또는 N 형의 불순물 확산 영역들(도시 생략)을 포함할 수 있다.
상기 기판(110) 상에 핀형 활성 영역(FA)을 덮는 절연막을 형성한 후, 상기 절연막을 에치백하여 소자분리막(112)을 형성한다. 그 결과, 상기 핀형 활성 영역(FA)이 상기 소자분리막(112)의 상면 위로 돌출되어 노출될 수 있다.
도 7a 및 도 7b를 참조하면, 핀형 활성 영역(FA) 위에서 상기 핀형 활성 영역(FA)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성한다.
상기 복수의 더미 게이트 구조체(DGS)는 각각 핀형 활성 영역(FA) 위에 순차적으로 적층된 더미 게이트 절연막(D514), 더미 게이트 라인(D516), 및 더미 게이트 캡핑층(D518)을 포함할 수 있다. 일부 실시예들에서, 더미 게이트 절연막(D514)은 실리콘 산화물을 포함할 수 있다. 상기 더미 게이트 라인(D516)은 폴리실리콘을 포함할 수 있다. 상기 더미 게이트 캡핑층(D518)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
그 후, 상기 더미 게이트 구조체(DGS)의 양 측벽에 게이트 절연 스페이서(124)를 형성한다. 상기 게이트 절연 스페이서(124)를 형성하기 위하여, ALD 또는 CVD 공정을 이용할 수 있다.
그 후, 상기 더미 게이트 구조체(DGS)의 양 측에서 노출되는 핀형 활성 영역(FA) 위에 에피택셜 성장 공정에 의해 반도체층을 형성하여 소스/드레인 영역(130)을 형성한다. 상기 소스/드레인 영역(130)은 핀형 활성 영역(FA)의 상면보다 더 높은 레벨의 상면을 가질 수 있다. 상기 소스/드레인 영역(130)은 Y-Z 평면을 따라 자른 단면 형상이 사각형, 오각형, 육각형 등과 같은 다각형, 원형, 또는 타원형일 수 있다. 상기 소스/드레인 영역(130)은 불순물이 도핑된 반도체층으로 이루어질 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역(130)은 불순물이 도핑된 Si, SiGe, 또는 SiC로 이루어질 수 있다.
그 후, 상기 소스/드레인 영역(130), 복수의 더미 게이트 구조체(DGS) 및 게이트 절연 스페이서(124)를 덮는 게이트간 절연막(132)을 형성한다.
일부 실시예들에서, 상기 게이트간 절연막(132)을 형성하기 위하여, 상기 소스/드레인 영역(130), 복수의 더미 게이트 구조체(DGS) 및 게이트 절연 스페이서(124)를 충분한 두께로 덮는 절연막을 형성할 수 있다. 그 후, 상기 복수의 더미 게이트 구조체(DGS) 각각의 더미 게이트 캡핑층(D518) 상면이 노출될 수 있도록 상기 절연막이 형성된 결과물을 평탄화하여, 평탄화된 상면을 가지는 게이트간 절연막(132)을 형성할 수 있다.
도 8을 참조하면, 게이트간 절연막(132)이 형성된 결과물상에 마스크 패턴(520)을 형성한다. 상기 마스크 패턴(520)은 핀 분리 영역(FS)에서 더미 게이트 구조체(DGS) 및 그 주위의 게이트간 절연막(132)의 일부를 노출시키는 개구(520H)를 가진다. 그 후, 마스크 패턴(520)을 식각 마스크로 이용하여, 상기 개구(520H)를 통해 노출되는 게이트간 절연막(132)의 일부와 더미 게이트 구조체(DGS)를 제거하여, 상기 개구(520H)를 통해 핀형 활성 영역(FA)을 노출시키는 분리 공간(522)을 형성한다.
상기 분리 공간(522)이 형성되는 동안, 핀 분리 영역(FS)에 있는 게이트 절연 스페이서(124)의 일부가 소모되어 그 높이가 낮아질 수 있다.
도 9를 참조하면, 분리 공간(522)에서 노출되는 게이트 절연 스페이서(124) 및 게이트간 절연막(132)을 덮도록 상기 분리 공간(522)이 형성된 결과물 전면에 절연 라이너(530)를 형성한다.
상기 절연 라이너(530)는 산화막, 질화막, 산질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 10을 참조하면, 절연 라이너(530)(도 9 참조)를 에치백하여, 분리 공간(522)에서 게이트 절연 스페이서(124)의 측벽 및 게이트간 절연막(132)의 측벽에 각각 절연 스페이서(530S)가 남도록 한다.
상기 절연 스페이서(530S)가 형성된 후, 분리 공간(522)에서 핀형 활성 영역(FA)이 노출될 수 있다.
도 11을 참조하면, 도 10의 결과물에서 마스크 패턴(520), 절연 스페이서(530S), 게이트 절연 스페이서(124), 및 게이트간 절연막(132)을 식각 마스크로 이용하여 분리 공간(522)에서 노출되는 핀형 활성 영역(FA)을 식각하여 핀 분리용 리세스(110R)를 형성한다.
상기 핀 분리용 리세스(110R)를 형성하는 동안, 게이트 절연 스페이서(124)의 높이가 낮아지고, 게이트간 절연막(132)의 측벽을 덮는 절연 스페이서(530S)가 소모될 수 있다. 또한, 상기 게이트 절연 스페이서(124)의 측벽을 덮고 있는 절연 스페이서(530S)의 높이도 낮아질 수 있다. 상기 절연 스페이서(530S) 중 분리 공간(522)에서 게이트 절연 스페이서(124)의 측벽을 덮고 있는 부분이 도 3a 내지 도 3c를 참조하여 설명한 절연 스페이서(216)로 남게 될 수 있다.
핀형 활성 영역(FA)에 상기 핀 분리용 리세스(110R)가 형성됨에 따라, 상기 핀형 활성 영역(FA)이 상기 핀 분리용 리세스(110R)를 중심으로 그 양측에 위치되는 제1 핀 부분(FA1) 및 제2 핀 부분(FA2)으로 구분될 수 있다.
상기 핀 분리용 리세스(110R)가 형성된 후 남아 있는 마스크 패턴(520)을 제거하여, 복수의 더미 게이트 구조체(DGS) 각각의 더미 게이트 캡핑층(D518) 상면과, 게이트간 절연막(132)의 상면을 노출시킬 수 있다.
도 12를 참조하면, 도 11의 결과물의 전면에 핀 분리용 리세스(110R)의 내벽을 덮는 절연 라이너(212)와, 상기 절연 라이너(212) 위에서 상기 핀 분리용 리세스(110R)를 채우는 매립 절연막(214)을 형성한다.
도 13을 참조하면, 절연 라이너(212)의 일부, 매립 절연막(214)의 일부, 및 복수의 더미 게이트 구조체(DGS)에 포함된 복수의 더미 게이트 캡핑층(D518)을 제거하고, 얻어진 결과물을 평탄화하여, 복수의 더미 게이트 라인(D116)을 노출시키고, 게이트간 절연막(132)의 상면을 평탄화한다.
그 결과, 절연 라이너(212) 및 매립 절연막(214)을 포함하는 핀 분리 절연막(210)이 핀 분리 영역(FS)에 남게 될 수 있다. 상기 게이트간 절연막(132)의 상면을 평탄화하는 동안 게이트 절연 스페이서(124)의 높이가 낮아질 수 있다.
도 14a 및 도 14b를 참조하면, 도 13의 결과물로부터 복수의 더미 게이트 구조체(DGS)를 제거하여 복수의 게이트 공간(GH)을 형성한다.
상기 복수의 게이트 공간(GH)을 통해 게이트 절연 스페이서(124), 핀형 활성 영역(FA), 및 소자분리막(112)이 노출될 수 있다.
상기 복수의 더미 게이트 구조체(DGS)를 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 상기 습식 식각을 수행하기 위하여 예를 들면, HNO3 (nitric acid), DHF (diluted fluoric acid), NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH (potassium hydroxide), 또는 이들의 조합으로 이루어지는 식각액을 사용할 수 있으나, 상기 예시한 식각액에 한정되는 것은 아니다.
도 15a 및 도 15b를 참조하면, 복수의 게이트 공간(GH) (도 14a 및 도 14b 참조) 각각의 내부를 채우도록 복수의 인터페이스막(116), 게이트 절연막(118) 및 게이트 도전층(540)을 차례로 형성한다.
상기 복수의 인터페이스막(116)을 형성하는 공정은 복수의 게이트 공간(GH) 내에서 노출되는 핀형 활성 영역(FA)의 일부를 산화시키는 공정을 포함할 수 있다.
상기 게이트 절연막(118) 및 게이트 라인(540)은 복수의 게이트 공간(GH)의 내부를 채우면서 게이트간 절연막(132)의 상면을 덮도록 형성될 수 있다.
상기 게이트 라인(540)은 금속막 또는 금속 함유막을 포함하는 단일막 또는 다중막으로 이루어질 수 있다. 일부 실시예들에서, 상기 게이트 라인(540)은 도 2a 내지 도 2g를 참조하여 설명한 게이트 라인(GL11, GL12, GL21, GL22, GL31, GL32, GL41, GL42, GL51, GL52, GL61, GL62, GL33, GL34), 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 제공할 수 있는 다양한 다중막 구조를 가질 수 있다. 상기 게이트 라인(540)은 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과물에 대하여 평탄화 공정에 의해 불필요한 부분들을 제거하여, 게이트 라인(540) 및 게이트 절연막(118)을 각각 복수의 게이트 공간(GH) (도 14a 및 도 14b 참조) 내에 남아 있는 복수의 게이트 라인(540) 및 복수의 게이트 절연막(118)으로 분리한다.
일부 실시예들에서, 상기 평탄화 공정의 결과로서, 게이트 절연 스페이서(124) 및 게이트간 절연막(132)이 각각의 상면으로부터 소정 두께만큼 소모될 수 있다.
도 17a 및 도 17b를 참조하면, 도 16a 및 도 16b의 결과물 상의 일부 영역 위에 복수의 게이트 라인(540) 중 일부를 노출시키는 제1 리세스 마스크 패턴(552)을 형성한다.
그 후, 복수의 게이트 라인(540) 중 상기 제1 리세스 마스크 패턴(552)으로 덮이지 않는 게이트 라인(540)을 소정 두께만큼 제거하여 제1 리세스 공간(RS1)을 형성한다.
상기 게이트 라인(540)을 소정 두께만큼 제거할 때, 상기 제1 리세스 공간(RS1)에서 노출되는 게이트 절연막(118)도 함께 제거되어, 상기 제1 리세스 공간(RS1)에서 게이트 절연 스페이서(124)가 노출될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 상기 게이트 라인(540)을 제거할 때 상기 제1 리세스 공간(RS1)에서 노출되는 게이트 절연막(118)의 적어도 일부가 제거되지 않고, 상기 게이트 절연 스페이서(124)의 측벽을 덮는 상태로 남아 있을 수도 있다.
상기 제1 리세스 마스크 패턴(552)은 복수의 게이트 라인(540) 중 핀 분리 절연막(210)의 양 측에서 상기 핀 분리 절연막(210)에 가까운 게이트 라인(540)을 노출시키도록 형성될 수 있다. 이에 따라, 상기 핀 분리 절연막(210)의 양 측에서 상기 핀 분리 절연막(210)에 가까운 게이트 라인(540) 위에 각각 제1 리세스 공간(RS1)이 형성될 수 있다.
상기 제1 리세스 마스크 패턴(552)은 복수의 게이트 라인(540) 및 게이트 절연막(118)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 리세스 마스크 패턴(552)은 포토레지스트 패턴, 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 18a 및 도 18b를 참조하면, 도 17a 및 도 17b의 결과물에서 제1 리세스 마스크 패턴(552)을 제거한 후, 복수의 게이트 라인(540) 중 일부를 노출시키는 제2 리세스 마스크 패턴(554)을 형성하고, 복수의 게이트 라인(540) 중 상기 제2 리세스 마스크 패턴(554)으로 덮이지 않는 게이트 라인(540)을 소정 두께만큼 제거하여, 일부 게이트 라인(540)에서는 제1 리세스 공간(RS1)의 깊이를 증가시키고, 다른 일부 게이트 라인(540)에서는 제2 리세스 공간(RS2)을 형성한다.
상기 제2 리세스 공간(RS2)의 깊이는 상기 제1 리세스 공간(RS1)의 깊이보다 더 작다.
상기 제2 리세스 마스크 패턴(554)은 도 17a 및 도 17b를 참조하여 제1 리세스 마스크 패턴(552)에 대하여 설명한 바와 동일한 물질로 이루어질 수 있다.
일부 실시예들에서, 제2 리세스 마스크 패턴(554)을 형성하기 위하여, 도 17a 및 도 17b에 예시한 제1 리세스 마스크 패턴(552)을 제거하지 않고, 상기 제2 리세스 마스크 패턴(554)을 패터닝하여 얻어진 결과물을 상기 제2 리세스 마스크 패턴(554)으로 사용할 수 있다.
상기 게이트 라인(540)을 제거할 때, 상기 제1 리세스 공간(RS1) 및 제2 리세스 공간(RS2)에서 노출되는 게이트 절연막(118)도 함께 제거되어, 상기 제1 리세스 공간(RS1) 및 제2 리세스 공간(RS2)에서 게이트 절연 스페이서(124)가 노출될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 상기 게이트 라인(540)을 제거할 때 상기 제1 리세스 공간(RS1) 및 제2 리세스 공간(RS2)에서 노출되는 게이트 절연막(118)의 적어도 일부가 제거되지 않고, 상기 게이트 절연 스페이서(124)의 측벽을 덮는 상태로 남아 있을 수도 있다.
도 19a 및 도 19b를 참조하면, 도 18a 및 도 18b의 결과물에서 제2 리세스 마스크 패턴(554)을 제거한 후, 노출되는 복수의 게이트 라인(540)을 소정 두께만큼 제거하여, 일부 게이트 라인(540)에서는 제1 리세스 공간(RS1)의 깊이를 더 증가시키고, 다른 일부 게이트 라인(540)에서는 제2 리세스 공간(RS2)의 깊이를 증가시키고, 또 다른 일부 게이트 라인(540)에서는 제3 리세스 공간(RS3)을 형성한다.
그 결과, 상기 게이트 라인(540)의 나머지 부분들로 이루어지는 제1 게이트 라인(GL71, GL72, GL73, GL74) 및 제2 게이트 라인(GL76)이 남게 되고, 상기 제1 리세스 공간(RS1), 제2 리세스 공간(RS2), 및 제3 리세스 공간(RS3)을 통해 상기 제1 게이트 라인(GL71, GL72, GL73, GL74) 및 제2 게이트 라인(GL76)이 노출될 수 있다.
상기 제3 리세스 공간(RS3)의 깊이는 상기 제2 리세스 공간(RS2)의 깊이보다 더 작고, 상기 제2 리세스 공간(RS2)의 깊이는 상기 제1 리세스 공간(RS1)의 깊이보다 더 작다.
상기 게이트 라인(540)을 제거할 때, 상기 제1 리세스 공간(RS1), 제2 리세스 공간(RS2), 및 제3 리세스 공간(RS3)에서 노출되는 게이트 절연막(118)도 함께 제거되어, 상기 제1 리세스 공간(RS1), 제2 리세스 공간(RS2), 및 제3 리세스 공간(RS3)에서 게이트 절연 스페이서(124)가 노출될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 상기 게이트 라인(540)을 제거할 때 상기 제1 리세스 공간(RS1), 제2 리세스 공간(RS2), 및 제3 리세스 공간(RS3)에서 노출되는 게이트 절연막(118)의 적어도 일부가 제거되지 않고, 상기 게이트 절연 스페이서(124)의 측벽을 덮는 상태로 남아 있을 수도 있다.
일부 실시예들에서, 상기 제1 게이트 라인(GL73, GL74)의 높이를 서로 다르게 하고자 하는 경우, 도 17a 및 도 17b를 참조하여 설명한 공정들을 원하는 조건에 맞도록 변형시켜 반복할 수 있다.
상기 제1 게이트 라인(GL71, GL72, GL73, GL74) 및 제2 게이트 라인(GL76)은 도 2a 내지 도 2g를 참조하여 설명한 게이트 라인(GL11, GL12, GL21, GL22, GL31, GL32, GL41, GL42, GL51, GL52, GL61, GL62, GL33, GL34), 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가질 수 있다.
예를 들면, 도 2c 내지 도 2g에 예시한 바와 같이 제1 절연 캡핑층(CA11)에 접하지 않는 제1 도전성 배리어막(MA31, MA61, MA33)과, 제2 절연 캡핑층(CA12)에 접하지 않는 제2 도전성 배리어막(MA34) 하기 위하여, 도 15a 및 도 15b를 참조하여 설명한 게이트 도전층(540) 형성 공정에서, 게이트 절연막(118)의 노출 표면을 전면적으로 덮는 도전성 배리어막을 형성한 후, 상기 도전성 배리어막을 에치백하여 원하는 높이의 결과물만 남도록 할 수 있다. 이와 같이 얻어진 상기 제1 도전성 배리어막(MA31, MA61, MA33) 및 제2 절연 캡핑층(CA12) 상에 제1 금속 함유층(MB31)을 형성하면, 상기 제1 금속 함유층(MB31)의 상면에는 상기 제1 도전성 배리어막(MA31, MA61, MA33) 및 제2 절연 캡핑층(CA12)의 단면 프로파일에 상응하는 단차가 있는 요부가 남게 될 수 있다. 이와 같이 상면에 단차가 있는 요부를 가지는 상기 제1 금속 함유층(MB31) 위에 후속의 금속 함유막을 형성하여 게이트 공간(GS)을 채움으로써, 도 2c 내지 도 2g에 예시한 바와 같이 제2 금속 함유층(MC31)의 상부(31T)에서 기판(110)으로부터 제1 절연 캡핑층(CA11)에 가까워질수록 더 폭이 점차 넓어지는 형상의 상부(31T)를 가지는 제2 금속 함유층(MC31, MC61)이 얻어질 수 있다. 상기와 같은 방법으로 다양한 구조의 게이트 도전층(540)을 형성한 후, 도 17a 내지 도 19b를 참조하여 설명한 일련의 공정들을 거친 후, 도 2a 내지 도 2g를 참조하여 설명한 게이트 라인(GL11, GL12, GL21, GL22, GL31, GL32, GL41, GL42, GL51, GL52, GL61, GL62, GL33, GL34), 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 제1 게이트 라인(GL71, GL72, GL73, GL74) 및 제2 게이트 라인(GL76)이 얻어질 수 있다.
도 20a 및 도 20b를 참조하면, 도 19a 및 도 19b의 결과물에서 제1 리세스 공간(RS1), 제2 리세스 공간(RS2), 및 제3 리세스 공간(RS3)을 각각 채우는 제1 절연 캡핑층(CA71, CA72, CA73, CA74) 및 제2 절연 캡핑층(CA76)을 형성하여, 도 3a 내지 도 3c에 예시한 집적회로 소자(200)를 형성할 수 있다.
도 6a 내지 도 20b를 참조하여 도 3a 내지 도 3c에 예시한 집적회로 소자(200)를 형성하는 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 상술한 바로부터, 도 1a 내지 도 2g, 도 4, 및 도 5에 예시한 집적회로 소자들(100, 100A 내지 100G, 300, 400) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 1a 내지 도 20b를 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 21은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예들에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1a 내지 도 5에 예시한 집적회로 소자들(100, 100A 내지 100G, 200, 300, 400) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명의 기술적 사상은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 116: 인터페이스막, 118: 게이트 절연막, 110R: 핀 분리용 리세스, 210: 핀 분리 절연막, CA: 절연 캡핑층, FA: 핀형 활성 영역, GL: 게이트 라인, GS: 게이트 공간.

Claims (18)

  1. 기판 상에서 제1 방향으로 연장되는 핀형 활성 영역과,
    상기 핀형 활성 영역 위에서 상기 제1 방향과 다른 제2 방향으로 상호 평행하게 연장되어 있는 제1 게이트 라인 및 제2 게이트 라인과,
    상기 제1 게이트 라인의 상면을 덮고 상기 제1 게이트 라인과 평행하게 연장되는 제1 절연 캡핑층과,
    상기 제2 게이트 라인의 상면을 덮고 상기 제2 게이트 라인과 평행하게 연장되는 제2 절연 캡핑층을 포함하고,
    상기 제1 게이트 라인의 높이는 상기 제2 게이트 라인의 높이보다 크고, 상기 제1 절연 캡핑층의 높이는 상기 제2 절연 캡핑층의 높이보다 작고,
    상기 제1 게이트 라인은 상기 제1 절연 캡핑층으로부터 이격되어 있는 제1 금속 함유층을 포함하고,
    상기 제2 게이트 라인은 상기 제2 절연 캡핑층으로부터 이격되어 있고 상기 제1 금속 함유층과 동일한 재료로 이루어지는 제2 금속 함유층을 포함하고,
    상기 제1 금속 함유층의 높이와 상기 제2 금속 함유층의 높이는 동일한 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 게이트 라인은 상기 제1 절연 캡핑층에 접하는 제3 금속 함유층을 더 포함하고,
    상기 제2 게이트 라인은 상기 제2 절연 캡핑층에 접하고 상기 제3 금속 함유층과 동일한 재료로 이루어지는 제4 금속 함유층을 더 포함하고,
    상기 제3 금속 함유층의 높이는 상기 제4 금속 함유층의 높이보다 큰 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 게이트 라인의 높이와 상기 제1 절연 캡핑층의 높이의 합은 상기 제2 게이트 라인의 높이와 상기 제2 절연 캡핑층의 높이의 합과 동일한 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각 복수의 금속 함유층이 적층된 도전성 다중층을 포함하고,
    상기 제1 게이트 라인에 포함된 도전성 다중층의 적층 순서는 상기 제2 게이트 라인에 포함된 도전성 다중층의 적층 순서와 동일한 집적회로 소자.
  5. 기판 상에서 제1 방향으로 연장되고 상면에 형성된 핀 분리용 리세스와, 상기 핀 분리용 리세스를 중심으로 그 양측에 위치되는 제1 핀 부분 및 제2 핀 부분을 포함하는 핀형 활성 영역과,
    상기 핀 분리용 리세스를 채우는 핀 분리 절연막과,
    상기 제1 핀 부분 위에서 상기 제1 방향과 교차하는 제2 방향으로 상호 평행하게 연장되는 복수의 제1 게이트 구조체를 포함하고,
    상기 복수의 제1 게이트 구조체는 각각 상기 제2 방향으로 연장되는 제1 게이트 라인과, 상기 제1 게이트 라인의 상면을 덮고 상기 제1 게이트 라인과 평행하게 연장되는 제1 절연 캡핑층을 포함하고,
    상기 복수의 제1 게이트 구조체 중 이웃하는 2 개의 제1 게이트 구조체는 서로 다른 높이를 가지고,
    상기 핀형 활성 영역은 PMOS 트랜지스터 및 NMOS 트랜지스터 중 어느 하나를 형성하기 위한 영역인 집적회로 소자.
  6. 제5항에 있어서,
    상기 복수의 제1 게이트 구조체에 포함된 복수의 제1 게이트 라인의 높이는 상기 핀 분리 절연막에 가까워질수록 점차 작아지는 집적회로 소자.
  7. 제5항에 있어서,
    상기 복수의 제1 게이트 구조체는 서로 이웃하며 서로 동일한 높이를 가지는 2 개의 제1 게이트 라인을 포함하는 집적회로 소자.
  8. 제5항에 있어서,
    상기 복수의 제1 게이트 구조체는 서로 동일한 높이를 가지고,
    상기 복수의 제1 게이트 구조체는 서로 다른 높이의 제1 게이트 라인을 포함하는 적어도 3 개의 제1 게이트 구조체를 포함하고,
    상기 적어도 3 개의 제1 게이트 구조체는 서로 다른 높이의 제1 절연 캡핑층을 포함하는 집적회로 소자.
  9. 제5항에 있어서,
    상기 복수의 제1 게이트 구조체 각각의 사이에 1 개씩 개재되는 복수의 소스/드레인 영역을 더 포함하는 집적회로 소자.
  10. 제5항에 있어서,
    상기 제2 핀 부분 위에서 상기 제2 방향으로 상호 평행하게 연장되는 복수의 제2 게이트 구조체를 더 포함하고,
    상기 복수의 제2 게이트 구조체는 각각 상기 제2 방향으로 연장되는 제2 게이트 라인과, 상기 제2 게이트 라인의 상면을 덮고 상기 제2 게이트 라인과 평행하게 연장되는 제2 절연 캡핑층을 포함하고,
    상기 복수의 제2 게이트 구조체 중 이웃하는 2 개의 제2 게이트 구조체는 서로 다른 높이를 가지는 집적회로 소자.
  11. 제10항에 있어서,
    상기 복수의 제1 게이트 구조체 중 상기 핀 분리 절연막에 가장 가까운 제1 게이트 구조체에 포함된 제1 게이트 라인의 높이와, 상기 복수의 제2 게이트 구조체 중 상기 핀 분리 절연막에 가장 가까운 제2 게이트 구조체에 포함된 제2 게이트 라인의 높이는 서로 다른 집적회로 소자.
  12. 제10항에 있어서,
    상기 복수의 제1 게이트 구조체 중 상기 핀 분리 절연막에 가장 가까운 제1 게이트 구조체에 포함된 제1 게이트 라인의 높이와, 상기 복수의 제2 게이트 구조체 중 상기 핀 분리 절연막에 가장 가까운 제2 게이트 구조체에 포함된 제2 게이트 라인의 높이는 서로 동일한 집적회로 소자.
  13. 제10항에 있어서, 상기 복수의 제1 게이트 구조체에 포함된 제1 게이트 라인과, 상기 복수의 제2 게이트 구조체에 포함된 제2 게이트 라인은 각각 복수의 금속 함유층이 적층된 도전성 다중층을 포함하고,
    상기 제1 게이트 라인에 포함된 도전성 다중층의 적층 순서는 상기 제2 게이트 라인에 포함된 도전성 다중층의 적층 순서와 동일한 집적회로 소자.
  14. 기판과,
    상기 기판상에 배치되고 핀 분리용 리세스에 의해 제1 제1 핀 부분 및 제2 핀 부분으로 분할된 핀형 활성 영역과,
    상기 핀형 활성 영역의 상기 제1 핀 부분 위에 배치되고, 각각 제1 게이트 라인과 상기 제1 게이트 라인 상의 제1 캡핑층을 포함하는 복수의 제1 게이트 구조체를 포함하고,
    상기 복수의 제1 게이트 구조체 각각에서 상기 제1 게이트 라인의 높이와 상기 제1 캡핑층의 높이의 합은 상기 복수의 제1 게이트 구조체 마다 동일하고,
    상기 복수의 제1 게이트 구조체 중 상기 핀 분리용 리세스에 가장 가까운 제1 게이트 구조체의 제1 게이트 라인은 제1 게이트 라인 높이를 가지고, 상기 복수의 제1 게이트 구조체 중 상기 핀 분리용 리세스에 가장 가까운 제1 게이트 구조체가 아닌 적어도 하나의 다른 제1 게이트 구조체의 제1 게이트 라인은 상기 제1 게이트 라인 높이와 다른 제2 게이트 라인 높이를 가지고,
    상기 핀형 활성 영역은 PMOS 트랜지스터 및 NMOS 트랜지스터 중 어느 하나를 형성하기 위한 영역인 집적회로 소자.
  15. 제14항에 있어서,
    상기 제1 게이트 라인 높이는 상기 복수의 제1 게이트 구조체의 최소 게이트 라인 높이 또는 최대 게이트 라인 높이인 집적회로 소자.
  16. 제14항에 있어서,
    상기 핀형 활성 영역의 상기 제2 핀 부분 위에 배치되고, 각각 제2 게이트 라인과 상기 제2 게이트 라인 상의 제2 캡핑층을 포함하는 복수의 제2 게이트 구조체를 더 포함하고,
    상기 복수의 제2 게이트 구조체 중 상기 핀 분리용 리세스에 가장 가까운 제2 게이트 구조체의 제2 게이트 라인은 제2 게이트 라인 높이를 가지고, 상기 복수의 제2 게이트 구조체 중 상기 핀 분리용 리세스에 가장 가까운 제2 게이트 구조체가 아닌 적어도 하나의 다른 제2 게이트 구조체의 제2 게이트 라인은 상기 제2 게이트 라인 높이와 다른 제2 게이트 라인 높이를 가지는 집적회로 소자.
  17. 제14항에 있어서,
    상기 복수의 제1 게이트 구조체 중 상기 핀 분리용 리세스에 가장 가까운 제1 게이트 구조체의 제1 게이트 라인은
    제1 도전성 배리어막과,
    상기 제1 도전성 배리어막 상의 제1 금속 함유층과,
    상기 제1 금속 함유층 상의 제2 금속 함유층을 포함하는 집적회로 소자.
  18. 제17항에 있어서,
    상기 제1 도전성 배리어막은 상기 제1 캡핑층에 접하지 않고, 상기 제1 금속 함유층 및 제2 금속 함유층은 상기 제1 캡핑층에 접하는 집적회로 소자.
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