KR102476356B1 - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 소자간 분리 영역의 표면에 돌출된 쌍봉 형상의 돌출부를 포함한다. 집적회로 소자를 제조하기 위하여, 소자간 분리 영역에서 기판에 복수의 그루브를 형성하고, 복수의 그루브 사이에서 기판의 표면을 일부 제거하여 리세스를 형성하고, 소자 영역 및 소자간 분리 영역에서 기판을 식각하여 소자 영역에는 적어도 하나의 핀형 활성 영역을 형성하고 소자간 분리 영역에는 기판의 표면에 쌍봉 형상의 돌출부를 형성한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 핀 전계효과 트랜지스터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 이와 같이 다운-스케일링된 집적회로 소자에서, 배선들 및 콘택들 각각의 사이의 간격이 급격하게 줄어들고 있으며, 이에 따라 트랜지스터의 빠른 동작 속도 및 동작의 정확성에 대한 요구는 더 높아지고 있다. 따라서, 트랜지스터의 퍼포먼스(performance)를 향상시키기 위하여 최적화된 구조를 가지는 집적회로 소자를 제조하기 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고집적화된 반도체 소자에 포함되는 고도로 스케일링된 핀 전계효과 트랜지스터의 퍼포먼스를 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 고집적화된 반도체 소자에 포함되는 고도로 스케일링된 핀 전계효과 트랜지스터의 퍼포먼스를 향상시킬 수 있는 구조를 가지는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 소자 영역 및 소자간 분리 영역을 가지는 기판과, 상기 소자 영역에서 상기 기판으로부터 돌출된 적어도 하나의 핀형 활성 영역과, 상기 소자간 분리 영역의 표면에 돌출된 쌍봉 형상의 돌출부(double-humped protrusion)와, 상기 소자간 분리 영역 상에서 상기 쌍봉 형상의 돌출부를 덮는 소자분리막을 포함한다.
상기 쌍봉 형상의 돌출부는 제1 정점을 가지는 제1 봉과, 제2 정점을 가지는 제2 봉과, 상기 제1 정점과 상기 제2 정점과의 사이에서 상기 제1 봉과 상기 제2 봉에 의해 한정되는 리세스 상면(recessed top surface)을 포함할 수 있다.
상기 제1 봉은 상기 제1 정점을 중심으로 그 양 측벽이 서로 비대칭 형상을 가지고, 상기 제2 봉은 상기 제2 정점을 중심으로 그 양 측벽이 서로 비대칭 형상을 가질 수 있다.
상기 소자간 분리 영역은 상기 쌍봉 형상의 돌출부의 양 측에 있는 골 부분 (valley portion)을 더 포함할 수 있다. 그리고, 상기 골 부분 중 가장 낮은 지점의 레벨은 상기 쌍봉 형상의 돌출부의 상기 리세스 상면 중 가장 낮은 지점의 레벨보다 더 낮을 수 있다.
상기 소자 영역에는 복수의 핀형 활성 영역이 형성될 수 있다. 일부 실시예들에서, 상기 제1 봉 및 상기 제2 봉 중 적어도 하나의 레벨은 상기 복수의 핀형 활성 영역 중 이웃하는 2 개의 핀형 활성 영역 사이에 있는 상기 기판의 상면 레벨과 동일할 수 있다. 다른 일부 실시예들에서, 상기 제1 봉 및 상기 제2 봉 중 적어도 하나의 레벨은 상기 복수의 핀형 활성 영역 중 이웃하는 2 개의 핀형 활성 영역 사이에 있는 상기 기판의 상면 레벨보다 더 낮을 수 있다. 또 다른 일부 실시예들에서, 상기 리세스 상면 중 가장 낮은 지점의 레벨은 상기 복수의 핀형 활성 영역 중 이웃하는 2 개의 핀형 활성 영역 사이에 있는 상기 기판의 상면 레벨보다 더 낮을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 소자분리막은 상기 적어도 하나의 핀형 활성 영역의 측벽과 상기 쌍봉 형상의 돌출부를 덮으며, 상기 쌍봉 형상의 돌출부의 상면 프로파일에 상응하여 구불구불하게 연장되는 절연 라이너와, 상기 절연 라이너 위에서 상기 적어도 하나의 핀형 활성 영역의 측벽과 상기 쌍봉 형상의 돌출부를 덮는 갭필 절연막을 포함할 수 있다. 일부 실시예들에서, 상기 절연 라이너와 상기 갭필 절연막은 서로 다른 물질로 이루어질 수 있다.
상기 절연 라이너는 상기 적어도 하나의 핀형 활성 영역의 측벽과 상기 쌍봉 형상의 돌출부 위에 차례로 적층된 제1 절연 라이너 및 제2 절연 라이너를 포함할 수 있다. 그리고, 상기 제1 절연 라이너 및 제2 절연 라이너는 서로 다른 물질로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 소자간 분리 영역과, 상기 소자간 분리 영역을 사이에 두고 이격된 제1 소자 영역 및 제2 소자 영역을 가지는 기판과, 상기 제1 소자 영역 및 상기 제2 소자 영역에서 상기 기판으로부터 돌출된 복수의 핀형 활성 영역과, 상기 소자간 분리 영역의 표면에 돌출된 복수의 쌍봉 형상의 돌출부(double-humped protrusion)와, 상기 소자간 분리 영역의 표면 중 상기 복수의 쌍봉 형상의 돌출부 각각의 사이에 하나씩 배치되는 복수의 골 부분 (valley portion)과, 상기 소자간 분리 영역 상에서 상기 복수의 쌍봉 형상의 돌출부 및 상기 복수의 골 부분을 덮는 소자분리막을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 소자분리막은 상기 기판에 대면하는 파형 저면 (corrugated bottom surface)을 포함하고, 상기 파형 저면은 서로 다른 깊이까지 돌출된 제1 돌출면 및 제2 돌출면을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 복수의 쌍봉 형상의 돌출부는 각각 제1 정점을 가지는 제1 봉과, 제2 정점을 가지는 제2 봉과, 상기 제1 정점과 상기 제2 정점과의 사이에서 상기 제1 봉과 상기 제2 봉에 의해 한정되고 상기 골 부분 중 가장 낮은 지점의 레벨보다 더 높은 레벨의 리세스 상면을 포함할 수 있다. 또한, 상기 제1 소자 영역으로부터 상기 제2 소자 영역을 향하는 방향을 따라 상기 골 부분 및 상기 리세스 상면이 하나씩 교대로 배치될 수 있다. 상기 소자분리막은 상기 기판에 대면하는 파형 저면 (corrugated bottom surface)을 포함할 수 있다. 상기 파형 저면은 상기 골 부분에 대면하는 제1 돌출면과, 상기 리세스 상면에 대면하는 제2 돌출면을 포함하고, 상기 제1 돌출면은 상기 소자분리막의 상면으로부터 제1 깊이를 가지고, 상기 제2 돌출면은 상기 소자분리막의 상면으로부터 상기 제1 깊이보다 작은 제2 깊이를 가질 수 있다. 일부 실시예들에서, 상기 제1 봉 및 상기 제2 봉은 각각 양 측벽이 비대칭 형상을 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 봉 및 상기 제2 봉은 각각 양 측벽의 수직 방향 길이가 서로 다를 수 있다.
일부 실시예들에서, 상기 복수의 핀형 활성 영역은 제1 피치로 반복 형성되고, 상기 복수의 쌍봉 형상의 돌출부는 상기 제1 피치와 동일한 제2 피치로 반복 형성될 수 있다. 다른 일부 실시예들에서, 상기 복수의 핀형 활성 영역은 제1 피치로 반복 형성되고, 상기 복수의 쌍봉 형상의 돌출부는 상기 제1 피치와 다른 제2 피치로 반복 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 복수의 쌍봉 형상의 돌출부는 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 소자 영역 및 소자간 분리 영역 위에 복수의 마스크 패턴을 형성한다. 상기 소자간 분리 영역에서 상기 복수의 마스크 패턴 사이로 노출되는 기판을 식각하여 상기 소자간 분리 영역에 복수의 그루브를 형성한다. 상기 소자간 분리 영역에서 상기 복수의 마스크 패턴을 제거한다. 상기 소자간 분리 영역에서 상기 복수의 마스크 패턴이 제거됨으로써 노출되는 기판의 표면을 일부 제거하여 리세스를 형성한다. 상기 소자 영역 위에 있는 상기 복수의 마스크 패턴을 식각 마스크로 이용하여 상기 소자 영역 및 상기 소자간 분리 영역에서 상기 기판을 식각하여, 상기 소자 영역에는 적어도 하나의 핀형 활성 영역을 형성하고 상기 소자간 분리 영역에는 상기 기판의 표면에 쌍봉 형상의 돌출부를 형성한다.
상기 복수의 그루브는 상기 기판의 상면으로부터 제1 깊이로 형성되고, 상기 리세스는 상기 기판의 상면으로부터 상기 제1 깊이보다 더 얕은 깊이로 형성될 수 있다.
상기 쌍봉 형상의 돌출부는 제1 정점을 가지는 제1 봉과, 제2 정점을 가지는 제2 봉과, 상기 제1 정점과 상기 제2 정점과의 사이에서 상기 제1 봉과 상기 제2 봉에 의해 한정되는 리세스 상면을 포함하도록 형성될 수 있다.
상기 적어도 하나의 핀형 활성 영역 및 상기 쌍봉 형상의 돌출부를 형성하는 단계에서, 상기 제1 봉 및 상기 제2 봉 중 적어도 하나의 레벨이 상기 소자 영역에서 상기 적어도 하나의 핀형 활성 영역의 하부 주위에서의 상기 기판의 상면 레벨과 동일하게 되도록 상기 기판을 식각할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 복수의 그루브를 형성하는 단계, 상기 소자간 분리 영역에서 상기 복수의 마스크 패턴을 제거하는 단계, 및 상기 소자간 분리 영역에서 상기 리세스를 형성하는 단계는 각각 상기 소자 영역이 보호 마스크 패턴으로 덮인 상태에서 수행될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법은 상기 소자간 분리 영역에서 상기 복수의 마스크 패턴을 제거하는 동안 상기 복수의 그루브의 내벽에 패시베이션막을 형성하는 단계를 더 포함할 수 있다. 상기 소자간 분리 영역에서 상기 복수의 마스크 패턴을 제거하는 단계에서는 불소로 치환된 탄화수소 화합물과 산소를 포함하는 식각 가스를 사용할 수 있다. 상기 패시베이션막은 실리콘 산화물 및 폴리머를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법은 상기 소자간 분리 영역에서 상기 리세스를 형성하는 단계 후, 상기 쌍봉 형상의 돌출부를 형성하는 단계 전에, 상기 패시베이션막을 제거하여 상기 복수의 그루브의 내벽을 노출시키는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 소자간 분리 영역에서 상기 리세스를 형성하는 단계 후, 상기 소자 영역이 상기 보호 마스크 패턴으로 덮인 상태에서, 상기 소자간 분리 영역에서 상기 기판을 일부 제거하여 중간 트렌치를 형성하되, 상기 복수의 그루브 및 상기 리세스의 형상을 상기 중간 트렌치의 저면에 전사하는 단계를 더 포함할 수 있다. 상기 적어도 하나의 핀형 활성 영역 및 상기 쌍봉 형상의 돌출부를 형성하는 단계에서, 상기 제1 봉 및 상기 제2 봉 중 적어도 하나의 레벨이 상기 소자 영역에서 상기 적어도 하나의 핀형 활성 영역의 하부 주위에서의 상기 기판의 상면 레벨보다 더 낮아지도록 상기 기판을 식각할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 복수의 마스크 패턴을 제거하는 단계와, 상기 리세스를 형성하는 단계는 동일한 식각 가스를 이용하여 수행될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법은 상기 쌍봉 형상의 돌출부를 덮는 소자분리막을 형성하는 단계를 더 포함할 수 있다. 그리고, 상기 소자분리막은 상기 기판에 대면하는 파형 저면 (corrugated bottom surface)을 포함하도록 형성될 수 있다. 상기 파형 저면은 하나씩 교대로 배치된 복수의 제1 돌출면 및 복수의 제2 돌출면을 포함하고, 상기 복수의 제1 돌출면은 상기 소자분리막의 상면으로부터 제1 깊이까지 돌출되도록 형성되고, 상기 복수의 제2 돌출면은 상기 소자분리막의 상면으로부터 상기 제1 깊이보다 얕은 제2 깊이까지 돌출되도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 소자분리막을 형성하는 단계는 상기 쌍봉 형상의 돌출부 위에서 구불구불하게 연장되는 절연 라이너를 형성하는 단계와, 상기 절연 라이너 위에서 상기 적어도 하나의 핀형 활성 영역의 측벽과 상기 쌍봉 형상의 돌출부를 덮는 갭필 절연막을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 소자 영역 및 소자간 분리 영역 위에 복수의 마스크 패턴을 형성한다. 상기 복수의 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 상기 소자 영역 및 상기 소자간 분리 영역에 복수의 핀형 활성 영역을 형성한다. 상기 소자 영역에 형성된 복수의 핀형 활성 영역을 보호 마스크 패턴으로 덮은 상태에서 상기 소자간 분리 영역에서 상기 복수의 마스크 패턴을 제거하고 상기 복수의 핀형 활성 영역의 일부를 제거하여 상기 소자간 분리 영역에 복수의 쌍봉 형상의 돌출부와, 상기 복수의 쌍봉 형상의 돌출부 각각의 사이에 하나씩 배치되는 복수의 그루브를 형성한다. 상기 보호 마스크 패턴을 제거하여 상기 소자 영역에서 상기 복수의 핀형 활성 영역을 노출시킨다. 상기 복수의 핀형 활성 영역의 측벽, 상기 복수의 쌍봉 형상의 돌출부, 및 상기 복수의 그루브를 덮는 소자 분리막을 형성한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 복수의 쌍봉 형상의 돌출부를 형성하는 단계는 상기 소자간 분리 영역에서 상기 복수의 핀형 활성 영역의 일부를 제거하여 제1 정점을 가지는 제1 봉과, 제2 정점을 가지는 제2 봉과, 상기 제1 봉과 상기 제2 봉에 의해 한정되는 리세스 상면을 형성하는 단계를 포함하고, 상기 제1 봉 및 상기 제2 봉은 각각 양 측벽이 비대칭 형상을 가지도록 형성될 수 있다. 상기 리세스 상면은 상기 복수의 그루브보다 더 높은 레벨에 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 소자분리막을 형성하는 단계는 제1 절연 물질로 이루어지고 상기 복수의 쌍봉 형상의 돌출부 위에서 구불구불하게 연장되는 절연 라이너를 형성하는 단계와, 상기 제1 절연 물질과 다른 제2 절연 물질로 이루어지고 상기 절연 라이너 위에서 상기 복수의 쌍봉 형상의 돌출부를 덮는 갭필 절연막을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법은 상기 소자 영역에서 상기 복수의 핀형 활성 영역을 덮고 상기 소자간 분리 영역에서 상기 복수의 쌍봉 형상의 돌출부를 덮도록 연장되는 게이트 절연막 및 게이트 라인을 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 소자 영역에 인접해 있는 소자간 분리 영역의 표면에 적어도 하나의 쌍봉 형상의 돌출부가 형성되어 있다. 상기 쌍봉 형상의 돌출부는 고집적화된 반도체 소자에서 최적화된 동작 특성 및 우수한 퍼포먼스를 얻기 위한 집적회로 소자의 제조 과정에서 얻어지는 특징적인 구조로서, 본 발명의 기술적 사상에 의한 집적회로 소자에 의하면 고도로 스케일링된 핀형 전계효과 트랜지스터에서 누설 전류의 제어가 용이하며, 상기 핀형 전계효과 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 설명하기 위한 평면 레이아웃 다이어그램이고, 도 1b는 도 1a의 B - B' 선 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 5a 내지 도 5p는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 설명하기 위한 평면 레이아웃 다이어그램이고, 도 8b는 도 8a의 B - B' 선 단면도이다.
도 9a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이고, 도 9b는 도 9a의 B1 - B1' 선 및 B2 - B2'선 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1a 및 도 1b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 설명하기 위한 도면들로서, 도 1a는 집적회로 소자(100)의 평면 레이아웃 다이어그램이고, 도 1b는 도 1a의 B - B' 선 단면도이다.
도 1a 및 도 1b를 참조하면, 집적회로 소자(100)는 수평 방향 (도 1의 X 방향 및 Y 방향)으로 연장되는 주면(main surface)을 가지는 기판(110)을 포함한다. 상기 기판(110)은 서로 이격된 복수의 소자 영역(DR1, DR2)과, 상기 복수의 소자 영역(DR1, DR2)의 사이에 개재되어 있는 소자간 분리 영역(IDR)을 포함한다. 상기 복수의 소자 영역(DR1, DR2)은 소자간 분리 영역(IDR)을 사이에 두고 서로 이격된 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)을 포함할 수 있다.
상기 복수의 소자 영역(DR1, DR2)에는 각각 기판(110)으로부터 돌출된 적어도 하나의 핀형(fin-type) 활성 영역(FA)이 형성되어 있다. 도 1a 및 도 1b에는 소자 영역(DR1, DR2) 마다 2 개의 핀형 활성 영역(FA)이 형성된 예를 도시하였으나, 본 발명은 첨부 도면에 예시한 바에 한정되는 것은 아니다. 예들 들면, 상기 복수의 소자 영역(DR1, DR2)에는 각각 1 개 또는 3 개 이상의 핀형 활성 영역(FA)이 형성될 수도 있으며, 상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)에 서로 다른 수의 핀형 활성 영역(FA)이 형성될 수 있다.
상기 기판(110) 중 소자간 분리 영역(IDR)의 표면에는 적어도 하나의 쌍봉 형상의 돌출부(double-humped protrusion)(120)가 형성되어 있다. 도 1b에는 1 개의 소자간 분리 영역(IDR)에 4 개의 쌍봉 형상의 돌출부(120)가 형성된 예를 도시하였으나, 본 발명의 기술적 사상은 첨부 도면에 예시한 바에 한정되는 것은 아니다. 본 발명의 기술적 사상에 의하면, 형성하고자 하는 소자의 배치 설계에 따라, 상기 소자간 분리 영역(IDR)에 1 개 또는 복수 개의 쌍봉 형상의 돌출부(120)가 형성될 수 있으며, 상기 복수 개의 쌍봉 형상의 돌출부(120)의 수는 다양하게 선택될 수 있다.
상기 소자간 분리 영역(IDR) 위에는 적어도 하나의 쌍봉 형상의 돌출부(120)를 덮는 소자분리막(132)이 형성되어 있다. 상기 복수의 소자 영역(DR1, DR2) 위에서 복수의 핀형 활성 영역(FA)의 사이에는 STI (shallow trench isolation) 막(134)이 형성되어 있다. 상기 STI 막(134)의 깊이는 상기 소자분리막(132)의 깊이보다 얕을 수 있다.
상기 복수의 핀형 활성 영역(FA)은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출되고, 기판(110) 상에서 일 방향 (도 1a 및 도 1b에서 Y 방향)을 따라 상호 평행하게 연장될 수 있다.
상기 복수의 핀형 활성 영역(FA)은 각각 소자분리막(132) 및/또는 STI 막(134)으로 덮이는 하부 측벽을 가질 수 있다. 상기 복수의 핀형 활성 영역(FA) 중 소자분리막(132) 및 STI 막(134) 위로 돌출되는 상부에는 채널 영역(CH)이 형성될 수 있다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1 - zAs (0 ≤ z ≤ 1), 및 AlzGa1 - zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 상기 기판(110) 상에 MMOS 트랜지스터를 형성하는 경우, 상기 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
일부 실시예들에서, 상기 복수의 핀형 활성 영역(FA)의 채널 영역(CH)은 단일 물질로 이루어질 수 있다. 예를 들면, 상기 복수의 핀형 활성 영역(FA)은 상기 채널 영역(CH)을 포함한 모든 영역이 Si으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 복수의 핀형 활성 영역(FA) 중 일부는 Ge로 이루어지고, 상기 핀형 활성 영역(FA) 중 다른 일부는 Si로 이루어질 수 있다.
도 1b에서, 상기 복수의 핀형 활성 영역(FA)은 각각 양 측벽의 프로파일이 대략 대칭 형상을 가지도록 형성된 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 도 1b에 예시한 바에 한정되지 않으며, 상기 복수의 핀형 활성 영역(FA) 중 적어도 일부는 양 측벽의 프로파일이 비대칭 형상을 가질 수도 있다.
소자간 분리 영역(IDR)에 형성된 쌍봉 형상의 돌출부(120)는 제1 정점(P1)을 가지는 제1 봉(120A)과, 제2 정점(P2)을 가지는 제2 봉(120B)을 포함할 수 있다. 또한, 쌍봉 형상의 돌출부(120)는 상기 제1 정점(P1)과 상기 제2 정점(P2)과의 사이에서 상기 제1 봉(120A)과 상기 제2 봉(120B)에 의해 한정되는 리세스 상면(recessed top surface)(120T)을 포함할 수 있다.
상기 쌍봉 형상의 돌출부(120)에서 제1 봉(120A)은 제1 정점(P1)을 중심으로 그 양 측벽이 서로 비대칭 형상을 가질 수 있다. 또한, 제2 봉(120B)은 제2 정점(P2)을 중심으로 그 양 측벽이 서로 비대칭 형상을 가질 수 있다.
상기 제1 정점(P1) 및 제2 정점(P2)은 상기 리세스 상면(120T)의 레벨보다 더 높은 레벨에 위치될 수 있으며, 상기 제1 정점(P1)의 레벨과 상기 제2 정점(P2)의 레벨은 서로 동일 또는 유사할 수 있다. 본 명세서에서 사용되는 용어 "레벨"은 기판(110)의 저면(110B)으로부터의 수직 높이를 의미한다.
상기 복수의 소자 영역(DR1, DR2)에서, 상기 복수의 핀형 활성 영역(FA) 중 이웃하는 2 개의 핀형 활성 영역(FA) 사이에 있는 기판(110) 상면의 제1 레벨(L1)은 상기 쌍봉 형상의 돌출부(120)의 리세스 상면(120T) 중 가장 낮은 지점의 제2 레벨(L2)보다 더 높을 수 있다. 상기 제1 정점(P1)의 레벨과 상기 제2 정점(P2)의 레벨은 각각 상기 제1 레벨(L1)과 동일하거나 유사할 수 있다.
상기 소자간 분리 영역(IDR)은 상기 쌍봉 형상의 돌출부(120) 각각의 양 측에 하나씩 배치되는 복수의 골 부분 (valley portion)(126)을 더 포함한다. 상기 골 부분(126) 중 가장 낮은 지점의 제3 레벨(L3)은 상기 제1 레벨(L1)보다 더 낮고 상기 제2 레벨(L2)보다 더 낮을 수 있다.
상기 소자간 분리 영역(IDR)에서, 제1 소자 영역(DR1)으로부터 제2 소자 영역(DR2)을 향하는 방향 (X 방향)을 따라 복수의 쌍봉 형상의 돌출부(120)가 배열되고, 이에 따라 상기 골 부분(126) 및 상기 리세스 상면(120T)이 X 방향을 따라 하나씩 교대로 배치될 수 있다.
상기 복수의 소자 영역(DR1, DR2)에서 복수의 핀형 활성 영역(FA)은 제1 피치(PCH1)로 반복 형성될 수 있다. 상기 소자간 분리 영역(IDR)에서, 상기 복수의 쌍봉 형상의 돌출부(120)는 제2 피치(PCH2)로 반복 형성될 수 있다. 상기 제1 피치(PCH1) 및 제2 피치(PCH2)는 서로 동일 또는 유사할 수 있다.
일부 실시예들에서, 상기 쌍봉 형상의 돌출부(120)에서, 상기 제1 봉(120A) 및 상기 제2 봉(120B)은 상기 리세스 상면(120T)을 중심으로 서로 대칭 형상을 이루도록 형성될 수 있다. 상기 제1 봉(120A) 및 상기 제2 봉(120B)은 각각 양 측벽이 비대칭 형상을 가질 수 있다. 상기 제1 봉(120A) 및 상기 제2 봉(120B)은 각각 양 측벽의 수직 길이 (Z 방향을 따르는 길이)가 서로 다를 수 있다. 도 1b에 예시한 바와 같이, 상기 제1 봉(120A)에서, 제1 정점(P1)으로부터 리세스 상면(120T) 측으로 연장되는 측벽의 수직 길이보다 상기 제1 정점(P1)으로부터 골 부분(126) 측으로 연장되는 측벽의 수직 길이가 더 클 수 있다. 이와 유사하게, 상기 제2 봉(120B)에서, 제2 정점(P2)으로부터 리세스 상면(120T) 측으로 연장되는 측벽의 수직 길이보다 상기 제2 정점(P2)으로부터 골 부분(126) 측으로 연장되는 측벽의 수직 길이가 더 클 수 있다.
상기 쌍봉 형상의 돌출부(120)는 기판(110)의 일부를 구성하는 것으로서, 상기 기판(110)의 구성 물질과 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 쌍봉 형상의 돌출부(120)는 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 쌍봉 형상의 돌출부(120)를 구성하는 구체적인 물질에 대한 보다 상세한 사항은 기판(110)에 대하여 설명한 바와 같다.
상기 소자분리막(132)은 기판(110)에 대면하는 파형 저면 (corrugated bottom surface)(132BS)을 포함할 수 있다. 상기 파형 저면(132BS)은 하나씩 교대로 배치된 복수의 제1 돌출면(132B1) 및 복수의 제2 돌출면(132B2)을 포함한다. 상기 복수의 제1 돌출면(132B1)은 상기 소자분리막(132)의 상면(132T)으로부터 상기 제3 레벨(L3)에 대응하는 깊이까지 돌출되고, 상기 복수의 제2 돌출면(132B2)은 상기 소자분리막(132)의 상면(132T)으로부터 상기 제2 레벨(L2)에 대응하는 깊이까지 돌출될 수 있다.
일부 실시예들에서, 상기 소자분리막(132)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 등과 같은 실리콘 함유 절연막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 소자분리막(132)은 증착 공정 또는 코팅 공정에 의해 형성된 막으로 이루어질 수 있다. 일부 실시예들에서, 상기 소자분리막(132)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 소자분리막(132)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 핀형 활성 영역(FA)의 채널 영역(CH)은 인터페이스막(interfacial layer)(142)으로 덮여 있다. 상기 인터페이스막(142) 위에는 핀형 활성 영역(FA)의 양 측벽 및 상면을 덮는 게이트 절연막(144) 및 게이트 라인(150)이 차례로 형성되어 있다. 상기 게이트 절연막(144) 및 게이트 라인(150)은 상기 핀형 활성 영역(FA)의 연장 방향에 교차하는 방향(도 1a 및 도 1b에서 X 방향)으로 연장될 수 있다.
상기 핀형 활성 영역(FA)과 상기 게이트 라인(150)이 교차하는 부분에서 트랜지스터(TR)가 형성될 수 있다. 상기 트랜지스터(TR)는 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다. 상기 트랜지스터(TR)는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 구성할 수 있다.
일부 실시예들에서, 상기 인터페이스막(142)은 핀형 활성 영역(FA)의 표면을 산화시켜 얻어질 수 있다. 상기 인터페이스막(142)은 핀형 활성 영역(FA)에 접할 수 있다. 상기 인터페이스막(142)은 핀형 활성 영역(FA)과 게이트 절연막(144)과의 사이의 계면 결함을 치유하는 역할을 할 수 있다.
일부 실시예들에서, 상기 인터페이스막(142)은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 인터페이스막(142)은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막(142)은 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 인터페이스막(142)은 생략될 수 있다.
상기 게이트 절연막(144)은 인터페이스막(142) 및 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(144)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 게이트 절연막(144)은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 게이트 절연막(144)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 게이트 절연막(144)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 상기 게이트 절연막(144)은 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 라인(150)은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 라인(150)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드(void) 없이 매립할 수 있다. 일부 실시예들에서, 상기 게이트 라인(150)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
도 1a에 예시한 바와 같이, 상기 핀형 활성 영역(FA) 중 상기 게이트 라인(150)의 양 측에는 한 쌍의 소스/드레인 영역(162)이 형성될 수 있다. 상기 한 쌍의 소스/드레인 영역(162)은 핀형 활성 영역(FA)의 일부를 식각하여 형성된 리세스 영역(도시 생략)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 상기 소스/드레인 영역(162)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조 등으로 이루어질 수 있다.
도 1a 및 도 1b를 참조하여 설명한 집적회로 소자(100)에서, 이웃하는 2 개의 소자 영역(DR1, DR2) 사이에 개재된 소자간 분리 영역(IDR)의 표면에 적어도 하나의 쌍봉 형상의 돌출부(120)가 형성되어 있다. 상기 쌍봉 형상의 돌출부(120)는 고집적화된 반도체 소자에서 최적화된 동작 특성 및 우수한 퍼포먼스를 얻기 위한 집적회로 소자의 제조 과정에서 얻어지는 특징적인 구조를 가지는 것으로서, 본 발명의 기술적 사상에 의한 집적회로 소자에 의하면 고도로 스케일링된 핀형 전계효과 트랜지스터에서 누설 전류의 제어가 용이하며, 상기 핀형 전계효과 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 2에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 집적회로 소자(100A)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100A)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)의 소자분리막(132) 대신, 절연 라이너(132L)와 갭필 절연막(132G)을 포함하는 소자분리막(132A)을 포함한다. 또한, 상기 집적회로 소자(100A)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)의 STI 막(134) 대신, 절연 라이너(134L)와 갭필 STI 막(134G)을 포함하는 STI 막(134A)을 포함하다.
상기 절연 라이너(132L)는 적어도 하나의 핀형 활성 영역(FA)의 측벽과 쌍봉 형상의 돌출부(120)를 덮도록 연장된다. 상기 절연 라이너(132L)는 소자간 분리 영역(IDR) 상에서 쌍봉 형상의 돌출부(120)의 상면 프로파일에 상응하여 구불구불하게 연장된다. 상기 갭필 절연막(132G)은 상기 절연 라이너(132L) 위에서 상기 적어도 하나의 핀형 활성 영역(FA)의 측벽과 상기 쌍봉 형상의 돌출부(120)를 덮도록 형성된다.
상기 STI 막(134A)을 구성하는 절연 라이너(134L)는 복수의 소자 영역(DR1, DR2) 상에서 적어도 하나의 핀형 활성 영역(FA)의 하부 측벽을 덮도록 연장된다. 상기 갭필 STI 막(134G)은 상기 절연 라이너(134L) 위에서 상기 적어도 하나의 핀형 활성 영역(FA)의 하부 측벽을 덮도록 형성된다.
일부 실시예들에서, 상기 절연 라이너(132L, 134L)의 구성 물질은 상기 갭필 절연막(132G) 및 갭필 STI 막(134G)의 구성 물질과 서로 다를 수 있다. 다른 일부 실시예들에서, 상기 절연 라이너(132L, 134L)의 구성 물질은 상기 갭필 절연막(132G) 및 갭필 STI 막(134G)의 구성 물질과 동일할 수 있다.
일부 실시예들에서, 상기 절연 라이너(132L, 134L)는 핀형 활성 영역(FA)의 채널 영역(CH)에 응력을 인가하는 물질로 형성될 수 있다. 상기 절연 라이너(132L, 134L)는 상기 채널 영역(CH)에 응력을 인가함으로써 상기 채널 영역(CH)에서의 캐리어 이동도를 개선하는 역할을 할 수 있다. 예를 들면, 상기 채널 영역(CH)이 N 형 채널 영역인 경우 상기 절연 라이너(132L, 134L)는 상기 채널 영역(CH)에 인장 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 절연 라이너(132L, 134L)는 SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 절연 라이너(132L, 134L)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
일부 실시예들에서, 상기 갭필 절연막(132G) 및 갭필 STI 막(134G)은 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 갭필 절연막(132G) 및 갭필 STI 막(134G)은 증착 공정 또는 코팅 공정에 의해 형성된 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 갭필 절연막(132G) 및 갭필 STI 막(134G)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 갭필 절연막(132G) 및 갭필 STI 막(134G)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 3에 있어서, 도 1a 내지 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 집적회로 소자(100B)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100B)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)의 소자분리막(132) 대신, 이중층 구조의 절연 라이너(132L1, 132L2)와 갭필 절연막(132G)을 포함하는 소자분리막(132B)을 포함한다. 또한, 상기 집적회로 소자(100B)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)의 STI 막(134) 대신, 이중층 구조의 절연 라이너(134L1, 134L2)와 갭필 STI 막(134G)을 포함하는 STI 막(134B)을 포함하다.
상기 이중층 구조의 절연 라이너(132L1, 132L2)는 적어도 하나의 핀형 활성 영역(FA)의 측벽과 쌍봉 형상의 돌출부(120)를 차례로 덮는 제1 절연 라이너(132L1) 및 제2 절연 라이너(132L2)를 포함한다. 상기 이중층 구조의 절연 라이너(132L1, 132L2)는 소자간 분리 영역(IDR) 상에서 쌍봉 형상의 돌출부(120)의 상면 프로파일에 상응하여 구불구불하게 연장된다. 상기 갭필 절연막(132G)은 상기 이중층 구조의 절연 라이너(132L1, 132L2) 위에서 상기 적어도 하나의 핀형 활성 영역(FA)의 양 측벽과 상기 쌍봉 형상의 돌출부(120)를 덮도록 형성된다.
상기 STI 막(134B)을 구성하는 이중층 구조의 절연 라이너(134L1, 134L2)는 복수의 소자 영역(DR1, DR2) 상에서 적어도 하나의 핀형 활성 영역(FA)의 하부 측벽을 차례로 덮는 제1 절연 라이너(134L1) 및 제2 절연 라이너(134L2)를 포함한다. 상기 갭필 STI 막(134G)은 상기 이중층 구조의 절연 라이너(134L1, 134L2) 위에서 상기 적어도 하나의 핀형 활성 영역(FA)의 하부 측벽을 덮도록 형성된다.
일부 실시예들에서, 상기 이중층 구조의 절연 라이너(132L1, 132L2) 및 절연 라이너(134L1, 134L2)의 구성 물질에 대한 보다 구체적인 사항은 도 3를 참조하여 절연 라이너(132L, 134L)의 구성 물질에 대하여 설명한 바와 같다. 예를 들면, 제1 절연 라이너(132L1, 134L1)는 각각 산화막으로 이루어지고, 상기 제2 절연 라이너(132L2, 134L2)는 각각 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 이중층 구조의 절연 라이너(132L1, 132L2) 및 절연 라이너(134L1, 134L2)는 각각 약 10 ∼ 100 Å의 두께를 가질 수 있다.
상기 갭필 절연막(132G) 및 갭필 STI 막(134G)에 대한 보다 상세한 구성은 도 2를 참조하여 설명한 바와 같다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 4에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 4를 참조하면, 집적회로 소자(100C)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100C)에서, 복수의 소자 영역(DR1, DR2)에 형성된 복수의 핀형 활성 영역(FA) 중 이웃하는 2 개의 핀형 활성 영역(FA) 사이에 있는 기판(110)의 상면의 제1 레벨(L1)은 쌍봉 형상의 돌출부(120)의 제1 정점(P1) 및 제2 정점(P2)의 레벨(L21)보다 더 높다.
상기 소자간 분리 영역(IDR)에서, 상기 쌍봉 형상의 돌출부(120)의 리세스 상면(120T) 중 가장 낮은 지점의 레벨(L22)은 상기 제1 정점(P1) 및 제2 정점(P2)의 레벨(L21)보다 더 낮다. 상기 쌍봉 형상의 돌출부(120) 각각의 양 측에 있는 골 부분(126) 중 가장 낮은 지점의 제3 레벨(L23)은 상기 리세스 상면(120T) 중 가장 낮은 지점의 레벨(L22)보다 더 낮다.
도 5a 내지 도 5p는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5p를 참조하여, 도 3에 예시한 집적회로 소자(100B)의 예시적인 제조 방법을 설명한다. 도 5a 내지 도 5p에 있어서, 도 1a 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a를 참조하면, 기판(110) 위에 제1 마스크층(112) 및 제2 마스크층(113)을 차례로 형성하고, 상기 제2 마스크층(113) 위에 복수의 희생 패턴(114)을 형성한다.
상기 제1 마스크층(112), 제2 마스크층(113), 및 복수의 희생 패턴(114) 중 서로 이웃하는 층들은 서로 다른 식각 선택비를 제공할 수 있는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 마스크층(112)은 실리콘 질화막 또는 실리콘 산질화막으로 이루어지고, 상기 제2 마스크층(113)은 폴리실리콘으로 이루어질 수 있다. 상기 복수의 희생 패턴(114)은 SOH (spin-on hardmask) 재료로 이루어질 수 있다. 일부 실시예들에서, 상기 SOH 재료는 탄소 함량이 상기 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 제1 마스크층(112), 제2 마스크층(113), 및 복수의 희생 패턴(114)의 구성 재료가 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 복수의 희생 패턴(114)은 제1 피치(P1)을 가지고 일 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 라인 패턴으로 이루어질 수 있다.
도 5b를 참조하면, 제2 마스크층(113) 위에서 복수의 희생 패턴(114)의 양 측벽을 덮는 복수의 스페이서 마스크 패턴(115)을 형성한다.
상기 복수의 스페이서 마스크 패턴(115)을 형성하기 위한 일 예에서, 상기 제2 마스크층(113) 위에 복수의 희생 패턴(114)을 균일한 두께로 덮는 절연층을 형성한 후, 상기 절연층을 에치백하여 상기 복수의 스페이서 마스크 패턴(115)이 남도록 할 수 있다. 일부 실시예들에서, 상기 복수의 스페이서 마스크 패턴(115)은 X 방향을 따라 등 간격으로 배치되도록 형성될 수 있다.
일부 실시예들에서, 상기 복수의 스페이서 마스크 패턴(115)은 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 5c를 참조하면, 복수의 희생 패턴(114)(도 5b 참조)을 제거하여 복수의 스페이서 마스크 패턴(115)의 양 측에서 제2 마스크층(113)의 상면을 노출시킨다.
도 5d를 참조하면, 복수의 스페이서 마스크 패턴(115)을 식각 마스크로 이용하여 제2 마스크층(113)(도 5c 참조)을 이방성 건식 식각하여 복수의 제2 마스크 패턴(113P)을 형성한다.
상기 제2 마스크층(113)을 식각하기 위하여 플라즈마 식각 (plasma etching) 공정 또는 RIE (reactive ion etching) 공정을 이용할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 공정들에만 한정되는 것은 아니다.
상기 복수의 제2 마스크 패턴(113P)이 형성된 후, 상기 복수의 제2 마스크 패턴(113P)을 통해 제1 마스크층(112)의 상면이 노출될 수 있으며, 상기 복수의 제2 마스크 패턴(113P) 위에는 복수의 스페이서 마스크 패턴(115) 중 식각 분위기에 의해 소모되고 남은 부분이 잔류할 수 있다.
도 5e를 참조하면, 복수의 제2 마스크 패턴(113P) 및 그 위에 잔류하는 복수의 스페이서 마스크 패턴(115)을 식각 마스크로 이용하여 제1 마스크층(112)을 식각하여 복수의 제1 마스크 패턴(112P)을 형성한다.
상기 복수의 제1 마스크 패턴(112P)을 형성하기 위한 식각 공정 중에 과도 식각을 수행하여 상기 복수의 제1 마스크 패턴(112P)을 통해 노출되는 기판(110)의 일부가 식각될 수 있다.
상기 복수의 제1 마스크 패턴(112P)은 도 5a에 예시한 복수의 희생 패턴(114)의 제1 피치(P1)보다 작은 제2 피치(P2)로 상호 평행하게 연장되는 복수의 라인 패턴으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 피치(P2)는 상기 제1 피치(P1)의 약 1/2일 수 있다.
도 5f를 참조하면, 복수의 제1 마스크 패턴(112P)이 형성된 결과물 상에 기판(110)과, 복수의 제1 마스크 패턴(112P), 복수의 제2 마스크 패턴(113P), 및 복수의 스페이서 마스크 패턴(115)을 덮는 보호 마스크층(116)을 형성하고, 상기 보호 마스크층(116) 위에 기판(110) 중 소자 영역(DR1, DR2)이 될 부분들을 덮는 복수의 국부 마스크 패턴(117)을 형성한다.
일부 실시예들에서, 상기 보호 마스크층(116)은 SOH 재료로 이루어지고, 상기 복수의 국부 마스크 패턴(117)은 실리콘 산질화물로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 물질들에 한정되는 것은 아니다.
도 5g를 참조하면, 복수의 국부 마스크 패턴(117)을 식각 마스크로 이용하여, 기판(110) 중 소자간 분리 영역(IDR)이 될 부분들 위에서 보호 마스크층(116)의 일부를 식각하여, 복수의 제1 마스크 패턴(112P)의 일부, 복수의 제2 마스크 패턴(113P), 및 복수의 스페이서 마스크 패턴(115)을 노출시키는 보호 마스크 패턴(116P)을 형성한다.
상기 보호 마스크 패턴(116P)이 형성된 후에도 기판(110)은 상기 보호 마스크 패턴(116P)에 의해 덮여 노출되지 않을 수 있다.
도 5h를 참조하면, 보호 마스크 패턴(116P) 위에 남아 있는 복수의 국부 마스크 패턴(117)과, 기판(110)의 소자간 분리 영역(IDR) 위에서 보호 마스크 패턴(116P) 위에 노출되어 있는 복수의 제2 마스크 패턴(113P) 및 복수의 스페이서 마스크 패턴(115)을 제거하여, 소자간 분리 영역(IDR) 위에서 복수의 제1 마스크 패턴(112P)이 남도록 한다.
그 후, 상기 복수의 국부 마스크 패턴(117), 복수의 제2 마스크 패턴(113P), 및 복수의 스페이서 마스크 패턴(115)을 제거한 후 과도 식각을 수행하여, 소자간 분리 영역(IDR)에서 복수의 제1 마스크 패턴(112P) 사이로 기판(110)이 노출되도록 상기 보호 마스크 패턴(116P)을 일부 두께만큼 제거하고, 복수의 제1 마스크 패턴(112P) 사이로 노출되는 기판(110)을 식각하여 기판(110)의 상면에 복수의 그루브(110G)를 형성한다. 상기 복수의 그루브(110G)는 기판(110)의 상면으로부터 제1 깊이(D1)로 형성될 수 있다. 상기 복수의 그루브(110G)의 제1 깊이(D1)는 후속 공정에서 형성하고자 하는 쌍봉 형상의 돌출부(120)(도 5l 참조)의 원하는 높이를 고려하여 결정될 수 있다.
상기 복수의 그루브(110G)가 형성되는 동안, 기판(110)의 소자 영역(DR1, DR2) 상에서는 복수의 제1 마스크 패턴(112P), 복수의 제2 마스크 패턴(113P), 및 복수의 스페이서 마스크 패턴(115)과, 기판(110)의 상면이 보호 마스크 패턴(116P)에 의해 덮인 상태를 유지할 수 있다.
도 5i 및 도 5j는 기판(110)의 소자간 분리 영역(IDR) 상에서 복수의 제1 마스크 패턴(112P)을 제거하고 기판(110)의 일부를 식각하는 과정을 설명하기 위한 단면도들이다.
먼저 도 5i를 참조하면, 소자간 분리 영역(IDR) 상에서 노출된 복수의 제1 마스크 패턴(112P)을 제거하면서 상기 복수의 제1 마스크 패턴(112P)의 주위에 패시베이션막(118)을 형성한다.
상기 패시베이션막(118)은 복수의 그루브(110G)의 내벽에 쌓이면서 기판(110) 중 복수의 제1 마스크 패턴(112P)의 주위 부분들과 상기 복수의 그루브(110G)를 향해 노출되는 부분들을 덮도록 형성될 수 있다.
일부 실시예들에서, 소자간 분리 영역(IDR) 상에서 상기 복수의 제1 마스크 패턴(112P)을 제거하기 위하여 불소로 치환된 탄화수소 화합물과 산소를 포함하는 식각 가스를 이용하여 RIE 공정을 수행될 수 있다. 예를 들면, 상기 식각 가스는 CH3F, CHF3, CH2F2, CF4, C2F6, C4F8, 및 C4F6 중에서 선택되는 적어도 하나와, O2를 포함할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다. 상기 복수의 제1 마스크 패턴(112P)을 제거하기 위한 식각 공정이 이루어지는 동안 식각 가스 중에 포함된 O2에 의해 기판(110)의 일부가 산화되어 상기 패시베이션막(118)이 형성될 수 있다. 일부 실시예들에서, 기판(110)이 Si로 이루어지는 경우, 상기 패시베이션막(118)은 실리콘 산화물을 포함할 수 있다. 다른 일부 실시예들에서, 상기 패시베이션막(118)은 실리콘 산화물과, CxFyHz 등으로 이루어지는 폴리머를 포함할 수 있다.
소자간 분리 영역(IDR) 상에서 상기 복수의 제1 마스크 패턴(112P)을 제거하는 동안, 상기 기판(110) 중 상기 복수의 제1 마스크 패턴(112P)의 주위 부분들과 복수의 그루브(110G)를 향해 노출되는 부분들은 상기 패시베이션막(118)에 의해 덮여 있어, 식각 분위기로부터 보호될 수 있다. 따라서, 상기 복수의 제1 마스크 패턴(112P)을 제거하기 위한 식각 분위기로부터 보호될 수 있다.
도 5i의 결과물로부터 상기 복수의 제1 마스크 패턴(112P)을 제거하기 위한 식각 공정을 계속 진행하여 기판(110)의 소자간 분리 영역(IDR) 상에서 노출된 복수의 제1 마스크 패턴(112P)을 완전히 제거한다. 그리고, 상기 복수의 제1 마스크 패턴(112P)을 완전히 제거된 후에도 도 5i를 참조하여 설명한 식각 분위기를 이용하여 과도 식각을 수행하여, 상기 복수의 제1 마스크 패턴(112P)이 완전히 제거되고 난 후 노출되는 기판(110)을 그 상면으로부터 일부 두께만큼 제거하여, 도 5j에 예시한 바와 같이 복수의 그루브(110G) 사이에서 노출되는 기판(110)의 상면에 리세스(110R)를 형성한다. 이 때, 상기 기판(110) 중 상기 복수의 제1 마스크 패턴(112P)의 주위 부분들과 복수의 그루브(110G)를 향해 노출되는 부분들은 상기 패시베이션막(118)에 의해 덮여 있으므로 제거되지 않고 그대로 유지될 수 있다.
상기 리세스(110R)는 상기 기판(110)의 상면으로부터 제2 깊이(D2)로 형성될 수 있다. 상기 리세스(110R)의 제2 깊이(D2)는 상기 복수의 그루브(110G)의 제1 깊이(D1)(도 5h 참조)보다 더 얕을 수 있다.
도 5k를 참조하면, 기판(110)의 소자간 분리 영역(IDR) 상에 복수의 그루브(110G) 및 복수의 리세스(110R)가 형성된 도 5j의 결과물로부터 패시베이션막(118)을 제거하여 상기 복수의 그루브(110G)의 내벽을 노출시킨다.
상기 패시베이션막(118)을 제거하기 위하여 습식 식각 공정을 이용할 수 있으나, 이에 한정되는 것은 아니다.
상기 패시베이션막(118)이 제거된 결과, 상기 소자간 분리 영역(IDR) 상에서 기판(110)의 복수의 그루브(110G) 및 복수의 리세스(110R)가 함께 노출될 수 있다. 상기 기판(110) 상에 복수의 그루브(110G) 및 복수의 리세스(110R)에 의해 소자간 분리 영역(IDR) 상에는 후속 공정에서 형성하고자 하는 쌍봉 형상의 돌출부(120)에 대응하는 형상의 돌출부들이 남게 될 수 있다.
도 5l을 참조하면, 기판(110) 상에 남아 있는 보호 마스크 패턴(116P)을 제거하여 복수의 소자 영역(DR1, DR2) 상에 형성된 복수의 제1 마스크 패턴(112P), 복수의 제2 마스크 패턴(113P), 및 복수의 스페이서 마스크 패턴(115)을 노출시킨다.
그 후, 상기 복수의 제1 마스크 패턴(112P), 복수의 제2 마스크 패턴(113P), 및 복수의 스페이서 마스크 패턴(115)을 식각 마스크로 이용하여, 복수의 소자 영역(DR1, DR2) 및 소자간 분리 영역(IDR)에서 노출된 기판(110)을 식각하여, 복수의 소자 영역(DR1, DR2)에는 복수의 예비 핀형 활성 영역(PA)을 형성하고, 소자간 분리 영역(IDR)에는 복수의 리세스(110R) 및 복수의 그루브(110G) (도 5k 참조)의 형상이 전사되어 얻어지는 복수의 쌍봉 형상의 돌출부(120)를 형성한다.
상기 복수의 예비 핀형 활성 영역(PA) 및 복수의 쌍봉 형상의 돌출부(120)를 형성하기 위한 기판(110)의 식각 공정이 수행되는 동안, 식각 마스크로 사용된 복수의 제1 마스크 패턴(112P), 복수의 제2 마스크 패턴(113P), 및 복수의 스페이서 마스크 패턴(115) 중 일부가 소모될 수 있다. 도 5l에는 복수의 예비 핀형 활성 영역(PA) 위에 복수의 제1 마스크 패턴(112P) 중 일부가 남아 있는 경우를 예시하였다.
도 5m을 참조하면, 복수의 예비 핀형 활성 영역(PA) 및 복수의 쌍봉 형상의 돌출부(120)가 형성된 결과물 상에 상기 복수의 예비 핀형 활성 영역(PA)의 노출 표면과 복수의 쌍봉 형상의 돌출부(120)를 덮는 제1 절연 라이너(IL1)를 형성한다.
상기 제1 절연 라이너(IL1)는 상기 복수의 예비 핀형 활성 영역(PA)의 표면 및 복수의 쌍봉 형상의 돌출부(120)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 예를 들면, 상기 제1 절연 라이너(IL1)는 열 산화 공정을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 절연 라이너(IL1)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
그 후, 제1 절연 라이너(IL1) 위에 제2 절연 라이너(IL2)를 형성한다. 상기 제2 절연 라이너(IL2)는 상기 제1 절연 라이너(IL1)를 컨포멀하게 덮도록 균일한 두께로 형성될 수 있다.
NMOS 트랜지스터를 형성하고자 하는 경우, 상기 제2 절연 라이너(IL2)는 복수의 예비 핀형 활성 영역(PA)에 인장 응력을 인가하는 물질로 이루어질 수 있다. PMOS 트랜지스터를 형성하고자 하는 경우, 상기 제2 절연 라이너(IL2)는 복수의 예비 핀형 활성 영역(PA)에 압축 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 절연 라이너(IL2)는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 절연 라이너(IL2)를 형성하기 위하여 PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), 또는 CCP CVD (capacitor coupled plasma CVD) 공정을 이용할 수 있다. 일부 실시예들에서, 상기 제2 절연 라이너(IL2)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
그 후, 상기 제2 절연 라이너(IL2)를 덮는 갭필 절연막(GI)을 형성한다. 일부 실시예들에서, 상기 갭필 절연막(GI)을 형성하기 위하여, 상기 제2 절연 라이너(IL2) 위에 산화물을 퇴적한 후, 상기 퇴적된 산화물을 어닐링(annealing)할 수 있다. 그 후, 갭필 절연막(GI) 및 제2 절연 라이너(IL2)를 상부로부터 일부 제거하여 이들의 상면을 평탄화하고, 복수의 제1 마스크 패턴(112P)의 상면을 노출시킬 수 있다.
상기 갭필 절연막(GI)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 갭필 절연막(GI)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다.
도 5n을 참조하면, 갭필 절연막(GI) 및 제2 절연 라이너(IL2)를 통해 노출되는 복수의 제1 마스크 패턴(112P)을 제거하여 복수의 예비 핀형 활성 영역(PA)의 상면을 노출시킨다.
도 5o를 참조하면, 복수의 예비 핀형 활성 영역(PA) 각각의 상면과 상부 측벽들이 노출되도록 갭필 절연막(GI), 제1 절연 라이너(IL1), 및 제2 절연 라이너(IL2)(도 5n 참조)를 각각 그 상부로부터 일부 두께만큼 제거하기 위한 리세스(recess) 공정을 수행한다.
그 결과, 갭필 절연막(GI), 제1 절연 라이너(IL1), 및 제2 절연 라이너(IL2)의 높이가 낮아지면서 복수의 예비 핀형 활성 영역(PA)도 그 상부 외측 표면으로부터 일부 소모되어, 복수의 예비 핀형 활성 영역(PA)으로부터 복수의 핀형 활성 영역(FA)이 얻어질 수 있다.
보다 상세히 설명하면, 상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다. 상기 리세스 공정을 수행하는 동안, 기판(110) 상에서 노출되는 복수의 예비 핀형 활성 영역(PA) 각각의 상부가 식각 분위기 및/또는 식각 후의 세정 분위기에 노출될 수 있다. 그 결과, 식각, 산화 및/또는 세정에 의해 복수의 예비 핀형 활성 영역(PA)의 외측 표면으로부터 일부가 소모되어, 도 5o에 예시한 바와 같이 상부의 폭이 감소된 복수의 핀형 활성 영역(FA)이 얻어질 수 있다.
상기 갭필 절연막(GI), 제1 절연 라이너(IL1), 및 제2 절연 라이너(IL2)(도 5n 참조)에 대하여 도 5o를 참조하여 설명한 바와 같이 리세스 공정을 수행한 후, 소자간 분리 영역(IDR) 상에는 이중층 구조의 절연 라이너(132L1, 132L2)와 갭필 절연막(132G)을 포함하는 소자분리막(132B)이 남게 되고, 복수의 소자 영역(DR1, DR2) 상에는 이중층 구조의 절연 라이너(134L1, 134L2)와 갭필 STI 막(134G)을 포함하는 STI 막(134B)이 남게 된다.
일부 실시예들에서, 상기 소자분리막(132B) 및 STI 막(134B) 위로 돌출된 복수의 핀형 활성 영역(FA) 각각의 상부에 문턱 전압 조절용 불순물 이온을 주입하기 위한 이온 주입 공정이 수행될 수 있다. 일부 실시예들에서, 상기 문턱 전압 조절용 불순물 이온 주입 공정시, NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
도 5p를 참조하면, 복수의 핀형 활성 영역(FA) 각각의 노출된 표면을 덮는 인터페이스막(142)과, 상기 인터페이스막(142) 위에서 복수의 핀형 활성 영역(FA)의 상부를 차례로 덮는 게이트 절연막(144) 및 게이트 라인(150)과, 소스/드레인 영역(162)(도 1a 참조)을 형성하여, 도 3에 예시한 집적회로 소자(100B)를 제조할 수 있다.
일부 실시예들에서, 상기 게이트 라인(150)은 RPG (replacement gate) 공정에 의해 형성될 수 있다. 상기 복수의 핀형 활성 영역(FA) 각각의 상부는 채널 영역(CH)이 될 수 있다.
도 5a 내지 도 5p를 참조하여 설명한 집적회로 소자(100B)의 제조 방법에 따르면, 고도로 스케일링된 핀 전계효과 트랜지스터들을 포함하는 집적회로 소자를 제조하는 데 있어서, 소자 영역에 인접한 소자간 분리 영역의 표면에 적어도 하나의 쌍봉 형상의 돌출부(120)가 형성될 수 있다. 상기 쌍봉 형상의 돌출부(120)는 고집적화된 반도체 소자에서 최적화된 동작 특성 및 우수한 퍼포먼스를 얻기 위한 집적회로 소자의 제조 과정에서 얻어지는 특징적인 구조를 가지는 것으로서, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 의하면, 고도로 스케일링된 핀형 전계효과 트랜지스터에서 누설 전류의 제어가 용이하며, 상기 핀형 전계효과 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 5a 내지 도 5p를 참조하여 도 3에 예시한 집적회로 소자(100B)의 예시적인 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 이로부터 변형 및 변경된 다양한 방법을 이용하여 본 명세서에서 예시하는 다양한 구조를 가지는 집적회로 소자들, 예를 들면, 도 1a 및 도 1b에 예시한 집적회로 소자(100), 및 도 2에 예시한 집적회로 소자(100A)를 용이하게 구현할 수 있다.
예를 들면, 도 1a 및 도 1b에 예시한 집적회로 소자(100)를 제조하기 위한 일 예에서, 도 5m을 참조하여 설명한 제1 절연 라이너(IL1) 및 제2 절연 라이너(IL2)의 형성 공정을 생략하고, 복수의 예비 핀형 활성 영역(PA) 및 복수의 쌍봉 형상의 돌출부(120)에 직접 접하는 갭필 절연막(GI)을 형성할 수 있다.
도 2에 예시한 집적회로 소자(100A)를 제조하기 위한 일 예에서, 도 5m을 참조하여 설명한 바와 같이 제1 절연 라이너(IL1)를 형성한 후, 제2 절연 라이너(IL2)의 형성 공정을 생략하고, 제1 절연 라이너(IL1) 위에 갭필 절연막(GI)을 바로 형성할 수 있다.
도 6a 내지 도 6d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6d를 참조하여, 도 4에 예시한 집적회로 소자(100C)의 예시적인 제조 방법을 설명한다. 도 6a 내지 도 6d에 있어서, 도 1a 내지 도 5p에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a를 참조하면, 도 5a 내지 도 5k를 참조하여 설명한 바와 같은 방법으로 기판(110)의 소자간 분리 영역(IDR) 상에 복수의 그루브(110G) 및 복수의 리세스(110R)를 형성하고 패시베이션막(118)을 제거하여 상기 복수의 그루브(110G) 및 복수의 리세스(110R)를 함께 노출시키는 공정까지 수행한다.
그 후, 보호 마스크 패턴(116P)을 통해 노출되는 기판(110)을 균일한 두께만큼 제거하여, 복수의 소자 영역(DR1, DR2)을 한정하는 중간 트렌치(MT)를 형성한다. 그 결과, 소자간 분리 영역(IDR)에서 상기 중간 트렌치(MT)의 저면에는 복수의 그루브(110G) 및 복수의 리세스(110R)(도 5k 참조)의 형상이 그대로 전사되어 상기 복수의 그루브(110G) 및 복수의 리세스(110R)의 형상과 대략 동일 또는 유사한 형상을 가지는 복수의 그루브(110G') 및 복수의 리세스(110R')가 형성될 수 있다.
일부 실시예들에서, 상기 보호 마스크 패턴(116P)을 통해 노출되는 기판(110)을 균일한 두께만큼 제거하기 위하여 RIE 공정을 이용할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 6b를 참조하면, 도 5l을 참조하여 설명한 바와 유사한 방법으로, 기판(110) 상에 남아 있는 보호 마스크 패턴(116P)을 제거하여 복수의 소자 영역(DR1, DR2) 상에 형성된 복수의 제1 마스크 패턴(112P), 복수의 제2 마스크 패턴(113P), 및 복수의 스페이서 마스크 패턴(115)(도 6a 참조)을 노출시킨다.
그 후, 상기 복수의 제1 마스크 패턴(112P), 복수의 제2 마스크 패턴(113P), 및 복수의 스페이서 마스크 패턴(115)을 식각 마스크로 이용하여, 이들 사이에서 노출되는 기판(110)을 식각하여, 복수의 소자 영역(DR1, DR2)에는 복수의 예비 핀형 활성 영역(PA)을 형성하고, 소자간 분리 영역(IDR)에는 복수의 그루브(110G') 및 복수의 리세스(110R')(도 6a 참조)의 형상이 전사되어 얻어지는 복수의 쌍봉 형상의 돌출부(120)를 형성한다.
본 예에서는 도 5l에 예시한 경우와 달리, 복수의 소자 영역(DR1, DR2)에 복수의 예비 핀형 활성 영역(PA)이 형성된 후, 소자간 분리 영역(IDR)에 있는 쌍봉 형상의 돌출부(120)의 제1 정점(P1) 및 제2 정점(P2)의 레벨(L21)이 소자 영역(DR1, DR2)에서 이웃하는 2 개의 예비 핀형 활성 영역(PA) 사이에 있는 기판(110)의 상면의 제1 레벨(L1)보다 더 낮아지게 된다.
또한, 소자간 분리 영역(IDR)에서, 상기 쌍봉 형상의 돌출부(120)의 리세스 상면(120T)과, 그 양측에 있는 제1 정점(P1) 및 제2 정점(P2)과, 상기 쌍봉 형상의 돌출부(120) 각각의 양 측에 있는 골 부분(126)에 의해 한정되는 소자 분리 영역의 저면 레벨이 도 5l에 예시한 구성에서 골 부분(126)에 의해 한정되는 소자 분리 영역의 저면 레벨보다 더 낮아질 수 있다.
도 6c를 참조하면, 도 5m 내지 도 5o를 참조하여 설명한 바와 유사한 공정들을 수행하여 복수의 예비 핀형 활성 영역(PA)(도 6b 참조)으로부터 복수의 핀형 활성 영역(FA)과 소자분리막을 형성한다. 단, 본 예에서는 상기 소자분리막으로서 도 5m 내지 도 5o에 예시한 소자분리막(132B) 및 STI 막(134B) 대신, 소자분리막(132) 및 STI 막(134)을 형성한다. 상기 소자분리막(132) 및 STI 막(134)을 형성하는 데 있어서, 도 5m을 참조하여 설명한 제1 절연 라이너(IL1) 및 제2 절연 라이너(IL2)의 형성 공정을 생략할 수 있다.
도 6d를 참조하면, 도 5p를 참조하여 설명한 바와 같은 방법으로, 상기 복수의 핀형 활성 영역(FA), 소자분리막(132), 및 STI 막(134)이 형성된 결과물 상에 인터페이스막(142), 게이트 절연막(144), 게이트 라인(150), 및 소스/드레인 영역(162)(도 1a 참조)을 형성하여 도 4에 예시한 집적회로 소자(100C)를 제조할 수 있다.
도 7a 내지 도 7f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7f를 참조하여, 도 3에 예시한 집적회로 소자(100B)를 제조하기 위한 예시적인 다른 방법을 설명한다. 도 7a 내지 도 7f에 있어서, 도 1a 내지 도 6d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a를 참조하면, 도 5a 내지 도 5e를 참조하여 설명한 바와 같은 방법으로, 기판(110) 상에 복수의 제1 마스크 패턴(112P), 복수의 제2 마스크 패턴(113P), 및 복수의 스페이서 마스크 패턴(115)을 형성하는 공정까지 수행한다.
도 7b를 참조하면, 복수의 제1 마스크 패턴(112P), 복수의 제2 마스크 패턴(113P), 및 복수의 스페이서 마스크 패턴(115)(도 7a 참조)을 식각 마스크로 이용하여, 이들 사이에서 노출되는 기판(110)을 식각하여, 복수의 소자 영역(DR1, DR2) 및 이들 사이의 소자간 분리 영역(IDR)에 복수의 예비 핀형 활성 영역(PA)을 형성한다.
상기 복수의 예비 핀형 활성 영역(PA)을 형성하기 위한 식각 공정이 수행되는 동안 식각 마스크로 사용된 복수의 제1 마스크 패턴(112P), 복수의 제2 마스크 패턴(113P), 및 복수의 스페이서 마스크 패턴(115) 중 일부가 소모될 수 있다. 도 7b에는 복수의 예비 핀형 활성 영역(PA) 위에 복수의 제1 마스크 패턴(112P) 중 일부가 남아 있는 경우를 예시하였다.
도 7c를 참조하면, 도 5f를 참조하여 설명한 바와 유사한 방법으로, 복수의 예비 핀형 활성 영역(PA)(도 7b 참조)이 형성된 결과물 상에 기판(110)과, 복수의 제1 마스크 패턴(112P)을 덮는 보호 마스크층(116)을 형성하고, 상기 보호 마스크층(116) 위에 기판(110) 중 소자 영역(DR1, DR2)이 될 부분들을 덮는 복수의 국부 마스크 패턴(117)을 형성한다.
도 7d를 참조하면, 도 5g를 참조하여 설명한 바와 유사한 방법으로, 복수의 국부 마스크 패턴(117)을 식각 마스크로 이용하여, 기판(110) 중 소자간 분리 영역(IDR)이 될 부분들 위에서 보호 마스크층(116)의 일부를 식각하여 보호 마스크 패턴(116Q)을 형성한다. 단, 본 예에서는 도 5g에 예시한 공정에서와 달리, 소자간 분리 영역(IDR)에서 복수의 제1 마스크 패턴(112P) 및 복수의 예비 핀형 활성 영역(PA)이 노출되도록 상기 보호 마스크 패턴(116Q)을 형성한다.
도 7e를 참조하면, 도 5h 내지 도 5l을 참조하여 설명한 바와 유사한 방법으로, 소자간 분리 영역(IDR)에서 노출된 복수의 제1 마스크 패턴(112P)(도 7d 참조)을 제거하고, 그 결과 노출되는 복수의 예비 핀형 활성 영역(PA)을 식각하여, 소자간 분리 영역(IDR)에 복수의 쌍봉 형상의 돌출부(120) 및 복수의 그루브(126)를 형성한다.
상기 복수의 쌍봉 형상의 돌출부(120) 및 복수의 그루브(126)를 형성하기 위하여 소자간 분리 영역(IDR)에서 노출된 복수의 예비 핀형 활성 영역(PA)을 식각하는 동안, 복수의 소자 영역(DR1, DR2)에 있는 복수의 예비 핀형 활성 영역(PA)은 보호 마스크 패턴(116Q) 및 복수의 국부 마스크 패턴(117)에 의해 보호될 수 있다.
도 7f를 참조하면, 복수의 소자 영역(DR1, DR2)에서 보호 마스크 패턴(116Q) 및 복수의 국부 마스크 패턴(117)을 제거하여 복수의 예비 핀형 활성 영역(PA)을 노출시킨다.
그 후, 도 5m 내지 도 5p를 참조하여 설명한 공정들을 수행하여 도 3에 예시한 집적회로 소자(100B)를 제조할 수 있다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 설명하기 위한 도면들로서, 도 8a는 집적회로 소자(200)의 평면 레이아웃 다이어그램이고, 도 8b는 도 8a의 B - B' 선 단면도이다. 도 8a 및 도 8b에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 8a 및 도 8b에 예시한 집적회로 소자(200)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 달리, 복수의 소자 영역(DR1, DR2)에 형성된 복수의 핀형 활성 영역(FA)의 피치(PCH3)와, 소자간 분리 영역(IDR)에 형성된 복수의 쌍봉 형상의 돌출부(120)의 피치(PCH4)가 서로 다르다.
도 8b에는 복수의 핀형 활성 영역(FA)의 피치(PCH3)가 복수의 쌍봉 형상의 돌출부(120)의 피치(PCH4)보다 더 작은 구성이 예시되어 있으나, 본 발명의 기술적 사상은 도 8b에 예시한 바에 한정되지 않는다. 다른 일부 실시예들에서, 복수의 핀형 활성 영역(FA)의 피치가 복수의 쌍봉 형상의 돌출부(120)의 피치보다 더 클 수도 있다.
상기 집적회로 소자(200)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 같이 소자분리막(132) 및 STI 막(134)을 포함한다. 그러나, 본 발명의 기술적 사상은 도 8a 및 도 8b에 예시한 바에 한정되지 않는다. 일부 실시예들에서, 상기 집적회로 소자(200)에서, 도 2에 예시한 집적회로 소자(100A)와 유사하게, 소자분리막(132) 대신 절연 라이너(132L)와 갭필 절연막(132G)을 포함하는 소자분리막(132A)을 포함하고, STI 막(134) 대신 절연 라이너(134L)와 갭필 STI 막(134G)을 포함하는 STI 막(134A)을 포함할 수도 있다. 다른 일부 실시예들에서, 도 8a 및 도 8b에 예시한 집적회로 소자(200)에서, 도 3에 예시한 집적회로 소자(100B)와 유사하게, 소자분리막(132) 대신 이중층 구조의 절연 라이너(132L1, 132L2)와 갭필 절연막(132G)을 포함하는 소자분리막(132B)을 포함하고, STI 막(134) 대신 이중층 구조의 절연 라이너(134L1, 134L2)와 갭필 STI 막(134G)을 포함하는 STI 막(134B)을 포함할 수도 있다.
상기 집적회로 소자(200)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 유사하게, 복수의 소자 영역(DR1, DR2)에서, 상기 복수의 핀형 활성 영역(FA) 중 이웃하는 2 개의 핀형 활성 영역(FA) 사이에 있는 기판(110)의 상면의 제1 레벨(L1)이 제1 정점(P1) 및 제2 정점(P2)의 레벨과 동일하거나 유사할 수 있다. 그러나, 본 발명의 기술적 사상은 도 8a 및 도 8b에 예시한 바에 한정되지 않는다. 예를 들면, 도 4에 예시한 집적회로 소자(100C)와 유사하게, 복수의 소자 영역(DR1, DR2)에 형성된 복수의 핀형 활성 영역(FA) 중 이웃하는 2 개의 핀형 활성 영역(FA) 사이에 있는 기판(110)의 상면의 제1 레벨(L1)이 쌍봉 형상의 돌출부(120)의 제1 정점(P1) 및 제2 정점(P2)의 레벨보다 더 높을 수 있다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 9a는 제1 영역(I) 및 제2 영역(II)을 가지는 집적회로 소자(300)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 9b는 도 9a의 B1 - B1' 선 및 B2 - B2'선 단면도이다. 도 9a 및 도 9b에 있어서, 도 1a 내지 도 8b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 9a 및 도 9b를 참조하면, 상기 집적회로 소자(300)의 기판(110)은 제1 영역(I) 및 제2 영역(II)을 포함한다. 상기 기판(110)의 제1 영역(I) 및 제2 영역(II)은 상기 기판(110)의 서로 다른 영역들을 지칭한다.
상기 집적회로 소자(300)의 제1 영역(I)은 제1 소자간 분리 영역(IDR1)과, 상기 제1 소자간 분리 영역(IDR1)을 사이에 두고 서로 이격된 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)을 포함한다.
상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)에는 각각 복수의 핀형 활성 영역(FA)이 형성되어 있다. 상기 복수의 핀형 활성 영역(FA) 중 소자분리막(132) 및 STI 막(134) 위로 돌출되는 상부에는 제1 채널 영역(CH1)이 형성될 수 있다. 상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 설명한 바와 대체로 동일하다.
상기 제1 소자간 분리 영역(IDR1)에는 도 1a 및 도 1b를 참조하여 소자간 분리 영역(IDR)에 대하여 설명한 바와 같이 기판(110)의 표면에 적어도 하나의 쌍봉 형상의 돌출부(120)가 형성되어 있다.
상기 집적회로 소자(300)의 제2 영역(II)은 제2 소자간 분리 영역(IDR2)과, 상기 제2 소자간 분리 영역(IDR2)을 사이에 두고 서로 이격되어 있는 제3 소자 영역(DR3) 및 제4 소자 영역(DR4)을 포함한다.
상기 제3 소자 영역(DR3) 및 제4 소자 영역(DR4)에는 각각 복수의 핀형 활성 영역(FB)이 형성되어 있다. 일부 실시예들에서, 제2 영역(II)에 형성된 핀형 활성 영역(FB)은 제1 영역(I)에 형성된 핀형 활성 영역(FA)과 동일 또는 유사한 형상을 가질 수 있다. 다른 일부 실시예들에서, 제2 영역(II)에 형성된 핀형 활성 영역(FB)은 제1 영역(I)에 형성된 핀형 활성 영역(FA)과 다른 형상을 가질 수 있다.
상기 복수의 핀형 활성 영역(FB)은 각각 제3 및 제4 소자 영역(DR3, DR4)에 형성된 STI 막(334) 또는 제2 소자간 분리 영역(IDR2)에 형성된 소자분리막(332)에 의해 한정되는 하부 측벽을 가질 수 있다. 상기 복수의 핀형 활성 영역(FB) 중 소자분리막(332) 및 STI 막(334) 위로 돌출되는 상부에는 제2 채널 영역(CH2)이 형성될 수 있다. 상기 제2 채널 영역(CH2)은 제1 영역(I)에 형성되는 제1 채널 영역(CH1)과 동일한 도전형 영역일 수도 있고 서로 다른 도전형 영역일 수도 있다.
상기 핀형 활성 영역(FB)의 제2 채널 영역(CH2)은 인터페이스막(342)으로 덮여 있다. 상기 인터페이스막(342) 위에는 핀형 활성 영역(FB)의 양 측벽 및 상면을 덮는 게이트 절연막(344) 및 게이트 라인(350)이 상기 핀형 활성 영역(FB)의 연장 방향에 교차하는 방향(도 9a 및 도 9b에서 X 방향)으로 연장될 수 있다. 상기 핀형 활성 영역(FB) 중 게이트 라인(350)의 양 측에는 소스/드레인 영역(362)이 형성되어 있다.
상기 소자분리막(332), STI 막(334), 인터페이스막(342), 게이트 절연막(344), 게이트 라인(350), 및 소스/드레인 영역(362)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 소자분리막(132), STI 막(134), 인터페이스막(142), 게이트 절연막(144), 게이트 라인(150), 및 소스/드레인 영역(162)에 대하여 설명한 바와 대체로 동일하다.
제2 영역(II)의 제2 소자간 분리 영역(IDR2)에서 기판(110)은 평탄한 상면(T11)을 가질 수 있다. 이에 따라, 상기 평탄한 상면(T11)에 대면하는 소자분리막(332)의 저면도 평탄하게 연장될 수 있다.
일부 실시예들에서, 상기 평탄한 상면(T11)과, 제3 및 제4 소자 영역(DR3, DR4)에서의 기판(110)의 상면(T12)은 대략 동일한 레벨에 위치될 수 있다.
일부 실시예들에서, 제2 영역(II)의 제2 소자간 분리 영역(IDR2)에 있는 평탄한 상면(T11)은 제1 영역(I)의 제1 및 제2 소자 영역(DR1, DR2)에서 상기 복수의 핀형 활성 영역(FA) 중 이웃하는 2 개의 핀형 활성 영역(FA) 사이에 있는 기판(110)의 상면의 제1 레벨(L1)과 대략 동일 또는 유사한 레벨일 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 10에 예시한 집적회로 소자(300A)는 도 9b에 예시한 집적회로 소자(300)의 변형예로서, 도 10은 도 9a의 B1 - B1' 선 및 B2 - B2'선 단면 구성에 대응할 수 있다. 도 10에 있어서, 도 1a 내지 도 9b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 10을 참조하면, 집적회로 소자(300A)는 도 9a 및 도 9b에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 제2 영역(II)의 제2 소자간 분리 영역(IDR2)에서 기판(110)은 평탄한 상면(T21)을 가지며, 상기 평탄한 상면(T21)의 레벨은 제3 및 제4 소자 영역(DR3, DR4)에서의 기판(110)의 상면(T22)의 레벨보다 더 낮다. 소자분리막(332)의 저면은 상기 평탄한 상면(T21) 위에서 평탄하게 연장될 수 있다.
일부 실시예들에서, 제2 영역(II)의 제2 소자간 분리 영역(IDR2)에 있는 평탄한 상면(T21)은 제1 영역(I)의 제1 및 제2 소자 영역(DR1, DR2)에서 상기 복수의 핀형 활성 영역(FA) 중 이웃하는 2 개의 핀형 활성 영역(FA) 사이에 있는 기판(110)의 상면의 제1 레벨(L1)보다 더 낮다.
도 9a 및 도 9b에 예시한 집적회로 소자(300)와 도 10에 예시한 집적회로 소자(300A)에서, 제1 영역(I)에서의 구성이 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 동일한 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되는 것은 아니다. 예를 들면, 상기 집적회로 소자(300, 300A)에서, 제1 영역(I)에서의 구성은 도 2에 예시한 집적회로 소자(100A), 도 3에 예시한 집적회로 소자(100B), 도 4에 예시한 집적회로 소자(100C), 또는 도 8a 및 도 8b에 예시한 집적회로 소자(200)와 동일한 구성을 가질 수도 있다.
상기 집적회로 소자(300, 300A)에서, 제1 영역(I) 및 제2 영역(II)은 서로 동일 또는 상이한 다른 문턱 전압이 요구되는 영역들일 수 있다. 일부 실시예들에서, 상기 제1 영역(I) 및 제2 영역(II) 중 어느 하나의 영역은 NMOS 트랜지스터 영역이고, 다른 하나의 영역은 PMOS 트랜지스터 영역일 수 있다. 다른 일부 실시예들에서, 상기 제1 영역(I) 및 제2 영역(II)은 모두 NMOS 트랜지스터 영역일 수 있다. 또 다른 일부 실시예들에서, 상기 제1 영역(I) 및 제2 영역(II)은 모두 PMOS 트랜지스터 영역일 수 있다.
다른 예에서, 상기 제1 영역(I) 및 제2 영역(II) 중 적어도 하나는 외부의 데이터를 집적회로 소자(300, 300A)의 내부 회로에 입력하거나, 집적회로 소자(300, 300A)의 내부 회로로부터 데이터를 외부로 출력하는 기능을 수행하는 주변 회로들이 형성된 주변회로 영역일 수 있다. 일부 실시예들에서, 상기 제1 영역(I) 및 제2 영역(II) 중 적어도 하나는 입출력(I/O) 회로 장치의 일부를 구성할 수 있다.
또 다른 예에서, 상기 제1 영역(I) 및 제2 영역(II) 중 적어도 하나는 문턱 전압이 비교적 낮고 스위칭 속도가 빠른 트랜지스터가 형성되는 영역일 수 있다. 일부 실시예들에서, 상기 제1 영역(I) 및 제2 영역(II) 중 적어도 하나는 단위 메모리 셀이 매트릭스 형태로 배열되어 있는 셀 어레이 영역일 수 있다. 예를 들면, 상기 제1 영역(I) 및 제2 영역(II) 중 적어도 하나는 로직 셀 영역 또는 메모리 셀 영역일 수 있다. 상기 로직 셀 영역은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자들(circuit elements)을 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 집적회로 소자를 구성하는 논리 셀이 위에서 예시한 셀들에만 한정되는 것은 아니다. 상기 메모리 셀 영역은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나의 메모리 셀 영역일 수 있다.
이상, 도 1a 내지 도 10을 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 11을 참조하면, 전자 소자(1000)는 로직 영역(1010) 및 메모리 영역(1020)을 포함한다.
상기 로직 영역(1010)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
상기 메모리 영역(1020)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다.
상기 로직 영역(1010) 및 메모리 영역(1020)은 도 1a 내지 도 10에 예시한 집적회로 소자(100, 100A, 100B, 100C, 200, 300, 300A) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
도 12를 참조하면, 상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예들에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1a 내지 도 10에 예시한 집적회로 소자(100, 100A, 100B, 100C, 200, 300, 300A) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 120: 쌍봉 형상의 돌출부, 120T: 리세스 상면, 126: 골 부분, 132: 소자분리막, 134: STI 막, 142: 인터페이스막, 144: 게이트 절연막, 150: 게이트 라인, FA: 핀형 활성 영역.

Claims (20)

  1. PMOS 트랜지스터 영역, 상기 PMOS 트랜지스터 영역에 인접한 NMOS 트랜지스터 영역, 및 상기 PMOS 트랜지스터 영역과 상기 NMOS 트랜지스터 영역과의 사이에 개재된 소자간 분리 영역을 가지는 기판과,
    상기 PMOS 트랜지스터 영역 및 상기 NMOS 트랜지스터 영역 중 하나의 영역에서 상기 기판으로부터 돌출된 제1 핀형 활성 영역과,
    상기 소자간 분리 영역에서 상기 기판을 덮는 소자분리막을 포함하고,
    상기 PMOS 트랜지스터 영역과 상기 NMOS 트랜지스터 영역과의 사이에서 연장되는 수직 단면에서 볼 때, 상기 소자간 분리 영역에 있는 상기 기판의 상면은 쌍봉 형상의 돌출부(double-humped protrusion)를 포함하고, 상기 쌍봉 형상의 돌출부는
    제1 정점을 가지는 제1 봉과,
    제2 정점을 가지는 제2 봉과,
    상기 제1 정점과 상기 제2 정점과의 사이에 배치된 리세스 상면(recessed top surface)을 포함하고, 상기 리세스 상면은 상기 리세스 상면의 최저부로부터 상기 제1 정점 및 상기 제2 정점 중 하나의 높이까지의 수직 거리인 깊이를 가지고,
    상기 쌍봉 형상의 돌출부는 상기 쌍봉 형상의 돌출부에 가장 인접한 상기 기판의 상면의 최소 높이로부터 상기 제1 정점 및 상기 제2 정점 중 하나의 정상부까지의 수직 거리인 높이를 가지고, 상기 쌍봉 형상의 돌출부의 상기 높이는 상기 리세스 상면의 상기 깊이보다 더 크고,
    상기 소자분리막은
    상기 제1 핀형 활성 영역의 측벽과 상기 쌍봉 형상의 돌출부를 덮으며, 상기 쌍봉 형상의 돌출부의 상면 위에 컨포멀하게 형성된 절연 라이너와,
    상기 절연 라이너 위에서 상기 제1 핀형 활성 영역의 상기 측벽과 상기 쌍봉 형상의 돌출부를 덮는 갭필 절연막을 포함하고,
    상기 절연 라이너는 상기 제1 핀형 활성 영역의 상기 측벽과 상기 쌍봉 형상의 돌출부 위에 차례로 적층된 제1 절연 라이너 및 제2 절연 라이너를 포함하고,
    상기 제1 절연 라이너 및 제2 절연 라이너는 서로 다른 물질로 이루어지는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 수직 단면은 상기 제1 핀형 활성 영역의 길이 방향에 수직인 방향을 따르는 것을 특징으로 하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 수직 단면에서 상기 제1 봉은 상기 제1 정점을 중심으로 그 양 측벽이 서로 비대칭 형상을 가지고,
    상기 수직 단면에서 상기 제2 봉은 상기 제2 정점을 중심으로 그 양 측벽이 서로 비대칭 형상을 가지는 것을 특징으로 하는 집적회로 소자.
  4. 제2항에 있어서,
    상기 기판의 상기 상면은 상기 쌍봉 형상의 돌출부의 양 측에 있는 복수의 골 부분 (valley portions)을 더 포함하고,
    상기 수직 단면에서 상기 복수의 골 부분 각각의 가장 낮은 지점의 레벨은 상기 쌍봉 형상의 돌출부의 상기 리세스 상면 중 가장 낮은 지점의 레벨보다 더 낮은 것을 특징으로 하는 집적회로 소자.
  5. 제2항에 있어서,
    상기 제1 핀형 활성 영역에 인접한 제2 핀형 활성 영역을 더 포함하고,
    상기 수직 단면에서 상기 제1 봉 및 상기 제2 봉 중 적어도 하나의 레벨은 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이에 있는 상기 기판의 상면 레벨과 동일한 것을 특징으로 하는 집적회로 소자.
  6. 제2항에 있어서,
    상기 제1 핀형 활성 영역에 인접한 제2 핀형 활성 영역을 더 포함하고,
    상기 수직 단면에서 상기 제1 봉 및 상기 제2 봉 중 적어도 하나의 레벨은 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이에 있는 상기 기판의 상기 상면의 레벨보다 더 낮은 것을 특징으로 하는 집적회로 소자.
  7. 제2항에 있어서,
    상기 제1 핀형 활성 영역에 인접한 제2 핀형 활성 영역을 더 포함하고,
    상기 수직 단면에서 상기 리세스 상면 중 가장 낮은 지점의 레벨은 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이에 있는 상기 기판의 상기 상면 중 가장 낮은 레벨보다 더 낮은 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 절연 라이너와 상기 갭필 절연막은 서로 다른 물질로 이루어지는 것을 특징으로 하는 집적회로 소자.
  9. 제1 소자 영역, 제2 소자 영역, 및 상기 제1 소자 영역과 상기 제2 소자 영역과의 사이에 있는 소자간 분리 영역을 가지는 기판과,
    상기 제1 소자 영역 및 상기 제2 소자 영역에서 상기 기판으로부터 돌출된 복수의 핀형 활성 영역과,
    상기 제1 소자 영역과 상기 제2 소자 영역과의 사이에 있는 상기 소자간 분리 영역에서 상기 기판 상에 배치된 소자분리막을 포함하고,
    상기 소자간 분리 영역에서 상기 기판의 표면은 복수의 쌍봉 형상의 돌출부(double-humped protrusion)와 상기 복수의 쌍봉 형상의 돌출부 각각의 사이에 하나씩 배치되는 복수의 골 부분 (valley portion)을 포함하고, 상기 복수의 골 부분의 수직 깊이는 상기 복수의 핀형 활성 영역의 높이보다 작고,
    상기 복수의 쌍봉 형상의 돌출부는 각각
    제1 정점을 가지는 제1 봉과,
    제2 정점을 가지는 제2 봉과,
    상기 제1 정점과 상기 제2 정점과의 사이에 배치되고 상기 제1 정점 및 상기 제2 정점보다 더 낮은 리세스 상면(recessed top surface)을 포함하고, 상기 리세스 상면은 상기 리세스 상면의 최저부로부터 상기 제1 정점 및 상기 제2 정점 중 하나의 높이까지의 수직 거리인 깊이를 가지고,
    수직 단면에서, 상기 복수의 쌍봉 형상의 돌출부는 각각 상기 리세스 상면을 통해 연장되는 수직선에 대하여 대칭이고,
    상기 복수의 쌍봉 형상의 돌출부는 각각 상기 쌍봉 형상의 돌출부에 가장 인접한 상기 기판의 상면의 최소 높이로부터 상기 제1 정점 및 상기 제2 정점 중 하나의 정상부까지의 수직 거리인 높이를 가지고, 상기 복수의 쌍봉 형상의 돌출부 각각의 상기 높이는 상기 리세스 상면의 상기 깊이보다 더 크고,
    상기 소자분리막은 상기 복수의 쌍봉 형상의 돌출부 및 상기 복수의 골 부분을 덮는 것을 특징으로 하는 집적회로 소자.
  10. 제9항에 있어서,
    상기 소자분리막은 상기 기판에 대면하는 파형 저면 (corrugated bottom surface)을 포함하고,
    상기 파형 저면은 서로 다른 깊이까지 돌출된 제1 돌출면 및 제2 돌출면을 포함하는 것을 특징으로 하는 집적회로 소자.
  11. 제9항에 있어서,
    상기 리세스 상면은 상기 복수의 골 부분 중 가장 낮은 지점보다 더 높은 것을 특징으로 하는 집적회로 소자.
  12. 제9항에 있어서,
    상기 복수의 핀형 활성 영역은 제1 피치로 반복 형성되어 있고,
    상기 복수의 쌍봉 형상의 돌출부는 상기 제1 피치와 동일한 제2 피치로 반복 형성되어 있는 것을 특징으로 하는 집적회로 소자.
  13. 제9항에 있어서,
    상기 복수의 핀형 활성 영역은 제1 피치로 반복 형성되어 있고,
    상기 복수의 쌍봉 형상의 돌출부는 상기 제1 피치와 다른 제2 피치로 반복 형성되어 있는 것을 특징으로 하는 집적회로 소자.
  14. 기판의 소자 영역 및 소자간 분리 영역 위에 복수의 마스크 패턴을 형성하는 단계와,
    상기 소자간 분리 영역에서 상기 복수의 마스크 패턴 사이로 노출되는 기판을 식각하여 상기 소자간 분리 영역에 복수의 그루브를 형성하는 단계와,
    상기 소자간 분리 영역에서 상기 복수의 마스크 패턴을 제거하는 단계와,
    상기 소자간 분리 영역에서 상기 복수의 마스크 패턴이 제거됨으로써 노출되는 기판의 표면을 일부 제거하여 리세스를 형성하는 단계와,
    상기 소자 영역 위에 있는 상기 복수의 마스크 패턴을 식각 마스크로 이용하여 상기 소자 영역 및 상기 소자간 분리 영역에서 상기 기판을 식각하여, 상기 소자 영역에는 적어도 하나의 핀형 활성 영역을 형성하고 상기 소자간 분리 영역에는 상기 기판의 표면에 쌍봉 형상의 돌출부를 형성하는 단계를 포함하고,
    상기 쌍봉 형상의 돌출부는
    제1 정점을 가지는 제1 봉과,
    제2 정점을 가지는 제2 봉과,
    상기 제1 정점과 상기 제2 정점과의 사이에 배치된 리세스 상면을 포함하고, 상기 리세스 상면은 상기 리세스 상면의 최저부로부터 상기 제1 정점 및 상기 제2 정점 중 하나의 높이까지의 수직 거리인 깊이를 가지고,
    상기 쌍봉 형상의 돌출부는 상기 쌍봉 형상의 돌출부에 가장 인접한 상기 기판의 상면의 최소 높이로부터 상기 제1 정점 및 상기 제2 정점 중 하나의 정상부까지의 수직 거리인 높이를 가지고, 상기 쌍봉 형상의 돌출부의 상기 높이는 상기 리세스 상면의 상기 깊이보다 더 큰 것을 특징으로 하는 집적회로 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 복수의 그루브는 상기 기판의 상면으로부터 제1 깊이로 형성되고,
    상기 리세스는 상기 기판의 상면으로부터 상기 제1 깊이보다 더 얕은 깊이로 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  16. 삭제
  17. 제14항에 있어서,
    상기 복수의 그루브를 형성하는 단계, 상기 소자간 분리 영역에서 상기 복수의 마스크 패턴을 제거하는 단계, 및 상기 소자간 분리 영역에서 상기 리세스를 형성하는 단계는 각각 상기 소자 영역이 보호 마스크 패턴으로 덮인 상태에서 수행되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 제14항에 있어서,
    상기 복수의 마스크 패턴을 제거하는 단계와, 상기 리세스를 형성하는 단계는 동일한 식각 가스를 이용하여 수행되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제14항에 있어서,
    상기 쌍봉 형상의 돌출부를 덮는 소자분리막을 형성하는 단계를 더 포함하고,
    상기 소자분리막은 상기 기판에 대면하는 파형 저면 (corrugated bottom surface)을 포함하도록 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 기판의 소자 영역 및 소자간 분리 영역 위에 복수의 마스크 패턴을 형성하는 단계와,
    상기 복수의 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 상기 소자 영역 및 상기 소자간 분리 영역에 복수의 핀형 활성 영역을 형성하는 단계와,
    상기 소자 영역에 형성된 복수의 핀형 활성 영역을 보호 마스크 패턴으로 덮은 상태에서 상기 소자간 분리 영역에서 상기 복수의 마스크 패턴을 제거하고 상기 복수의 핀형 활성 영역의 일부를 제거하여 상기 소자간 분리 영역에 복수의 쌍봉 형상의 돌출부와, 상기 복수의 쌍봉 형상의 돌출부 각각의 사이에 하나씩 배치되는 복수의 그루브를 형성하는 단계와,
    상기 보호 마스크 패턴을 제거하여 상기 소자 영역에서 상기 복수의 핀형 활성 영역을 노출시키는 단계와,
    상기 복수의 핀형 활성 영역의 측벽, 상기 복수의 쌍봉 형상의 돌출부, 및 상기 복수의 그루브를 덮는 소자 분리막을 형성하는 단계를 포함하고,
    상기 복수의 쌍봉 형상의 돌출부는 각각
    제1 정점을 가지는 제1 봉과,
    제2 정점을 가지는 제2 봉과,
    상기 제1 정점과 상기 제2 정점과의 사이에 배치된 리세스 상면을 포함하고, 상기 리세스 상면은 상기 리세스 상면의 최저부로부터 상기 제1 정점 및 상기 제2 정점 중 하나의 높이까지의 수직 거리인 깊이를 가지고,
    상기 복수의 쌍봉 형상의 돌출부는 각각 상기 쌍봉 형상의 돌출부에 가장 인접한 상기 기판의 상면의 최소 높이로부터 상기 제1 정점 및 상기 제2 정점 중 하나의 정상부까지의 수직 거리인 높이를 가지고, 상기 복수의 쌍봉 형상의 돌출부 각각의 상기 높이는 상기 리세스 상면의 상기 깊이보다 더 큰 것을 특징으로 하는 집적회로 소자의 제조 방법.
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