TWI824660B - 半導體結構及其形成方法 - Google Patents
半導體結構及其形成方法 Download PDFInfo
- Publication number
- TWI824660B TWI824660B TW111130268A TW111130268A TWI824660B TW I824660 B TWI824660 B TW I824660B TW 111130268 A TW111130268 A TW 111130268A TW 111130268 A TW111130268 A TW 111130268A TW I824660 B TWI824660 B TW I824660B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- forming
- coating
- semiconductor
- semiconductor structure
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 105
- 238000000034 method Methods 0.000 title claims abstract description 79
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000010410 layer Substances 0.000 claims description 168
- 239000011248 coating agent Substances 0.000 claims description 73
- 238000000576 coating method Methods 0.000 claims description 73
- 150000004767 nitrides Chemical class 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 22
- 239000011247 coating layer Substances 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000009832 plasma treatment Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 11
- 238000004140 cleaning Methods 0.000 description 10
- 238000005137 deposition process Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 230000007547 defect Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005336 cracking Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004943 liquid phase epitaxy Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
半導體結構的形成方法包含以下步驟。在邏輯區與陣列區的基板中分別形成多個第一溝槽及第二溝槽。在第一溝槽中與第二溝槽中形成介電襯墊。分別在第一溝槽與第二溝槽中形成多個第一塗佈區塊與第二塗佈區塊。在第一塗佈區塊與第二塗佈區塊之上形成蓋層。在蓋層之上形成多個氧化結構。將部分氧化結構與蓋層移除。在陣列區中形成半導體層，半導體層設置於基板之上與氧化結構之間。
Description
本揭露是關於一種半導體結構及其形成方法，特別是關於一種可防止半導體結構的氧化層破裂而形成缺陷的形成方法及其所形成的半導體結構。
在製造半導體結構的過程中，可透過在介電襯墊上塗佈旋塗式玻璃(spin on glass, SOG)形成隔離結構(例如，淺溝槽隔離(shallow trench isolation, STI)結構)。然而，在接續的製程中，隔離結構與介電襯墊可能因為受熱產生的應力造成隔離結構破裂，因而形成缺陷，進而導致後續形成的導電結構(例如，控制閘極)短路。
本揭露實施例提出一種半導體結構的形成方法，透過在半導體結構的隔離結構之上形成介電襯墊與蓋層，能有效防止半導體結構的隔離結構破裂而形成缺陷，進而提升半導體結構的整體良率。
本揭露的一些實施例包含一種半導體結構的形成方法，半導體結構具有陣列區與設置於陣列區的周圍的邏輯區，且半導體結構的形成方法包含以下步驟。提供基板。在邏輯區的基板中形成多個第一溝槽及在陣列區的基板中形成多個第二溝槽。在第一溝槽中與第二溝槽中之上形成介電襯墊。在第一溝槽中形成多個第一塗佈區塊，並在第二溝槽中形成多個第二塗佈區塊。在第一塗佈區塊與第二塗佈區塊之上形成蓋層。在蓋層之上形成多個氧化結構。將部分氧化結構與部分蓋層移除。在陣列區中形成半導體層，半導體層設置於基板之上與氧化結構之間。
本揭露的一些實施例包含一種半導體結構，半導體結構具有陣列區與設置於陣列區的周圍的邏輯區。半導體結構包含基板，多個第一塗佈區塊及多個第二塗佈區塊。第一塗佈區塊設置於基板中並位於邏輯區，第二塗佈區塊設置於基板中並位於陣列區。半導體結構也包含多個介電襯墊與多個蓋層，介電襯墊與蓋層包覆第一塗佈區塊或第二塗佈區塊。半導體結構更包含多個氧化結構及半導體層，氧化結構設置於第二塗佈區塊之上，半導體層設置於氧化結構之間。
本揭露實施例的半導體結構100(如第12A、12B圖所示)具有陣列區(array region) 100A與邏輯區(logic region) 100L，邏輯區100L設置於陣列區100A的周圍，因此邏輯區100L也可稱為周邊區(peripheral region)。為簡便起見，第1A圖至第12B圖中已省略半導體結構100的一些部件。
參照第1A圖與第1B圖，在基板10之上形成第一氮化層12。基板10例如包含半導體基底、整塊的(bulk)半導體基底、絕緣體上覆半導體(semiconductor-on-insulator, SOI)基底或包含由不同材料形成的複合基底。基板10可經摻雜(例如使用p型或n型摻質)或不摻雜。
第一氮化層12可包含氮化矽，並且可透過沉積製程形成於基板10之上。沉積製程例如包含化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶、類似的製程或前述之組合，但本揭露不限於此。
參照第2A圖與第2B圖，在邏輯區100L中形成多個第一溝槽T1(在第2A圖中僅繪示一個)及在陣列區100A形成多個第二溝槽T2。在一些實施例中，第一溝槽T1的開口寬度WT1大於第二溝槽T2的開口寬度WT2。此外，單位面積中第一溝槽T1的數量及密度可小於單位面積中第二溝槽T2的數量及密度，但本揭露不限於此。
可在第一氮化層12之上設置遮罩層(未繪示)以作為蝕刻遮罩進行蝕刻製程，以在基板10與第一氮化層12中蝕刻出第一溝槽T1與第二溝槽T2。舉例而言，遮罩層可包含光阻或硬遮罩。遮罩層可以是單層或多層結構。
遮罩層可透過例如沉積製程、微影製程、其他適當之製程或前述之組合所形成。在此，沉積製程包含旋轉塗佈(spin-on coating)、化學氣相沉積、原子層沉積、類似的製程或前述之組合；微影製程可包含光阻塗佈(例如，旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking，PEB)、顯影(developing)、清洗(rinsing)、乾燥(例如硬烘烤)、其他合適的製程或前述之組合，但本揭露不限於此。
接著，在多個第一溝槽T1中、多個第二溝槽T2中與第一氮化層12之上形成介電襯墊14。介電襯墊14例如包含絕緣材料(例如，氧化矽、氮化矽、或氮氧化矽)，且可透過沉積製程所形成，但本揭露不限於此。接著，進行熱處理製程。舉例來說，可執行熱退火(thermal anneal)製程或快速熱處理(rapid thermal processing, RTP)，使介電襯墊14硬化。
參照第3A圖與第3B圖，在介電襯墊14之上形成塗佈層16。塗佈層16例如包含絕緣材料(例如，旋塗式玻璃(SOG))，但本揭露不以此為限。詳細而言，塗佈層16可形成於介電襯墊14的頂表面之上，並填滿第一溝槽T1與第二溝槽T2。
參照第4A圖與第4B圖，將部分介電襯墊14及部分塗佈層16移除，以在第一溝槽T1中形成多個第一塗佈區塊16-1(在第4A圖中僅繪示一個)，並在第二溝槽T2中形成多個第二塗佈區塊16-2。在一些實施例中，第一塗佈區塊16-1的頂表面16-1T高於基板10的頂表面10T，而第二塗佈區塊16-2的頂表面16-2T低於基板10的頂表面10T。在此，第一塗佈區塊16-1的頂表面16-1T例如為平坦的表面，而第二塗佈區塊16-2的頂表面16-2T例如為凹陷的表面。第二塗佈區塊16-2的頂表面16-2T的位置可視為凹陷的表面的最低點的位置。
具體而言，在一些實施例中，執行平坦化製程以將位於第一氮化層12的頂表面12T之上的介電襯墊14及塗佈層16移除，使塗佈層16與第一氮化層12實質上共平面。接著，在一些實施例中，執行濕式蝕刻(wet etching)製程以將位於第一溝槽T1中的部分塗佈層16移除並留下第一塗佈區塊16-1，並將位於第二溝槽T2中的部分塗佈層16移除並留下第二塗佈區塊16-2。平坦化製程例如包含化學機械研磨(chemical mechanical polishing, CMP)製程，而濕式蝕刻製程可包含稀釋氫氟酸清洗(dilute HF cleaning, DHF)製程。由於介電襯墊14與塗佈層16具有蝕刻選擇性，故蝕刻液對介電襯墊14與塗佈層16的蝕刻速度不同。因此，在濕式蝕刻製程後，介電襯墊14可保留於第一溝槽T1與第二溝槽T2的側壁。
參照第5A圖與第5B圖，在第一塗佈區塊16-1、第二塗佈區塊16-2與第一氮化層12之上形成蓋層18。舉例來說，蓋層18的材料與形成方法可與介電襯墊14的材料與形成方法相同或類似。換言之，蓋層18可透過沉積製程形成於第一塗佈區塊16-1、第二塗佈區塊16-2與第一氮化層12之上，但本揭露不限於此。在一些實施例中，在第一塗佈區塊16-1上方的蓋層18具有平坦結構，而在第二塗佈區塊16-2的上方蓋層18具有凹陷結構。
接著，在一些實施例中，進行熱處理製程。舉例來說，可執行熱退火製程或快速熱處理(其可稱為熱緻密化(thermal densifying)製程)，使蓋層18硬化。在此，蓋層18(與部分介電襯墊14)可於後續製程中作為蝕刻停止層(etch stop layer)，但本揭露不限於此。
參照第6A圖與第6B圖，在蓋層18之上形成預襯墊20。接著，在蓋層18及預襯墊20之上形成第一氧化層22。換言之，預襯墊20設置於蓋層18與第一氧化層22之間。在一些實施例中，在邏輯區100L與陣列區100A中的第一氧化層22的最底部低於蓋層18與預襯墊20的最頂部。預襯墊20與第一氧化層22例如可包含氧化物，例如氧化矽。此外，預襯墊20與第一氧化層22可透過沉積製程依序形成於蓋層18之上。
如第6A圖與第6B圖所示，在一些實施例中，部分第一氧化層22填入第一溝槽T1與第二溝槽T2中以形成多個氧化結構22S，且在陣列區100A中，每個氧化結構22S的最底部位於基板10的頂表面10T的下方。接著，在一些實施例中，對第一氧化層22進行高密度電漿(high density plasma)處理。
參照第7A圖與第7B圖，在一些實施例中，將位於第一氮化層12的頂表面12T之上的部分第一氧化層22、部分預襯墊20與部分蓋層18移除。舉例來說，執行平坦化製程(例如，化學機械研磨製程)以將位於第一氮化層12的頂表面12T之上的部分第一氧化層22、部分預襯墊20與部分蓋層18移除。接著，在一些實施例中，將第一氮化層12移除。舉例來說，可使用磷酸(phosphoric acid)作為蝕刻溶液，並透過濕式蝕刻製程將第一氮化層12移除，但本揭露不限於此。
參照第8A圖與第8B圖，在一些實施例中，執行預清潔製程，以將邏輯區100L中(位於第一塗佈區塊16-1之上的)蓋層18之上剩餘的預襯墊20與氧化結構22S移除，使剩餘的介電襯墊14與蓋層18圍繞第一塗佈區塊16-1。在一些實施例中，也可以是透過前一步驟的平坦化製程移除邏輯區100L中(位於第一塗佈區塊16-1之上的)蓋層18之上剩餘的預襯墊20與氧化結構22S。在執行平坦化或預清潔製程時，由於邏輯區100L的結構較空曠，因而產生凹陷效應(dishing effect)，使得邏輯區100L中的氧化結構22S被移除。在一些實施例中，完成預清潔製程後，邏輯區100L中剩餘的蓋層18的頂表面為平坦結構。
相較於邏輯區100L，由於陣列區100A的圖案(pattern)大小與邏輯區100L的不同，使陣列區100A中的氧化結構22S僅部分受平坦化/預清潔製程影響或不受平坦化/預清潔製程影響。因此，陣列區100A中的氧化結構22S僅部分被移除或不被移除。
此外，執行預清潔製程，以將陣列區100A中(位於基板10之上的)氧化結構22S兩側的介電襯墊14/蓋層18與部分預襯墊20移除，使剩餘的氧化結構22S與預襯墊20形成大約垂直的輪廓，例如剩餘的預襯墊20的側壁與基板10具有85度至95度的夾角。在執行預清潔製程後，預襯墊20形成向上漸縮的結構。預清潔製程例如但不限於包含濕式蝕刻製程(例如，稀釋氫氟酸清洗(DHF)製程)。
參照第9A圖與第9B圖，在基板10之上依序形成穿隧氧化層23與半導體材料層24M。詳細而言，在基板10、第一塗佈區塊16-1與第二塗佈區塊16-2之上形成半導體材料層24M。此外，在陣列區100A中，穿隧氧化層23與半導體材料層24M設置於基板10之上與氧化結構22S之間。穿隧氧化層23與半導體材料層24M可透過沉積製程所形成。
舉例來說，半導體材料層24M可包含元素半導體(例如，矽、鍺等)、化合物半導體(例如，碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP)等)、合金半導體(例如，矽鍺(SiGe)、碳化矽鍺(SiGeC)、磷化砷鎵(GaAsP)或磷化銦鎵(GaInP)等)、其他適當之半導體或前述之組合，但本揭露不限於此。
接著，如第9A圖所示，在一些實施例中，在邏輯區100L中形成阻障層26，阻障層26具有多個對應於第一塗佈區塊16-1的孔洞26H(第9A圖中僅繪示一個)。換言之，孔洞26H可暴露半導體材料層24M對應於第一塗佈區塊16-1的部分。
舉例來說，阻障層26包含氮化物，例如氮化矽。此外，可在阻障材料之上設置遮罩層(未繪示)作為蝕刻遮罩進行蝕刻製程，以形成具有多個孔洞26H的阻障層26。遮罩層可透過例如沉積製程、微影製程、其他適當之製程或前述之組合所形成。
參照第10A圖與第10B圖，在一些實施例中，執行平坦化製程。具體而言，執行平坦化製程以將在陣列區100A中的部分半導體材料層24M移除以形成半導體層24，並暴露氧化結構22S的頂表面22ST。舉例來說，平坦化製程可包含化學機械研磨製程，但本揭露不限於此。
在邏輯區100L中，利用研磨液(slurry)對阻障層26的高選擇性，使阻障層26保護邏輯區100L的結構不被過分地移除。因此，僅被孔洞26H所暴露的部分半導體材料層24M被移除，位於阻障層26下方半導體材料層24M可被保留而形成半導體層24，而阻障層26在平坦化製程中僅部分或幾乎不被移除。接著，可例如使用磷酸作為蝕刻溶液，並透過濕式蝕刻製程將邏輯區100L中的阻障層26移除。
如第10B圖所示，在一些實施例中，半導體層24設置於氧化結構22S之間，且半導體層24的頂表面24T與氧化結構22S的頂表面22ST實質上共平面，但本揭露不限於此。
參照第11A圖與第11B圖，在半導體層24與氧化結構22S之上依序形成第二氧化層28及第二氮化層30。第二氧化層28的材料與形成方法可與第一氧化層22的材料與形成方法相同或類似，而第二氮化層30的材料與形成方法可與第一氮化層12的材料與形成方法相同或類似。
參照第12A圖。在一些實施例中，將邏輯區100L中的第二氮化層30、第二氧化層28與半導體層24(或半導體材料層24M)移除，以形成半導體結構100。舉例來說，可先將陣列區100A遮住，並於邏輯區100L執行乾式蝕刻製程，以依序移除第二氮化層30、第二氧化層28與半導體層24。
同時參照第12A圖與第12B圖，半導體結構100包含基板10、多個第一塗佈區塊16-1(第12A圖中僅繪示一個)及多個第二塗佈區塊16-2，第一塗佈區塊16-1設置於基板10中並位於邏輯區100L，而第二塗佈區塊16-2設置於基板10中並位於陣列區100A。
半導體結構100也包含多個介電襯墊14與多個蓋層18，每個介電襯墊14與蓋層18包覆對應的第一塗佈區塊16-1或第二塗佈區塊16-2。在一些實施例中，介電襯墊14設置於第一塗佈區塊16-1或第二塗佈區塊16-2的側壁，而蓋層18設置於第一塗佈區塊16-1或第二塗佈區塊16-2的頂表面。在一些實施例中，介電襯墊14與蓋層18為硬化的氧化層。
第一塗佈區塊16-1可視為半導體結構100的隔離結構(例如，淺溝槽隔離(STI)結構)。由於介電襯墊14與蓋層18包覆第一塗佈區塊16-1(即，隔離結構)，能有效防止半導體結構的隔離結構破裂而形成缺陷。在一些實施例中，介電襯墊14與蓋層18可於製造製程中作為蝕刻停止層，進而提升半導體結構100的整體良率。
半導體結構100更包含多個氧化結構22S及半導體層24，氧化結構22S設置於第二塗佈區塊16-2(與蓋層18)之上，半導體層24設置於氧化結構22S之間。如第12B圖所示，在一些實施例中，半導體層24具有實質上不變的(constant)寬度。
由於介電襯墊14與蓋層18，在執行預清潔製程(如第8B圖)時，陣列區100A中剩餘的氧化結構22S與預襯墊20形成實質上垂直的輪廓，使得後續形成的半導體層24可具有實質上垂直的側壁(即，具有實質上不變的寬度)，相較於習知技術所形成的半導體層24更加地均勻，不容易產生接縫(seam)。在一些實施例中，半導體層24的頂部的寬度W24T與半導體層24的底部的寬度W24B的比值介於約0.9至約1.1。
承上述說明，在根據本揭露實施例的半導體結構的形成方法中，透過在半導體結構的隔離結構之上形成介電襯墊與蓋層，能有效防止半導體結構的隔離結構破裂而形成缺陷，進而提升半導體結構的整體良率。
以上概述數個實施例的部件，以便在本揭露所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。
在一個或多個實施例中，可以任何合適的方式組合本揭露的所描述的特徵、優點和特性。根據本文的描述，相關領域的技術人員將意識到，可在沒有特定實施例的一個或多個特定特徵或優點的情況下實現本揭露。在其他情況下，在某些實施例中可辨識附加的特徵和優點，這些特徵和優點可能不存在於本揭露的所有實施例中。
100:半導體結構
100A:陣列區
100L:邏輯區
10:基板
10T:基板的頂表面
12:第一氮化層
12T:第一氮化層的頂表面
14:介電襯墊
16:塗佈層
16-1:第一塗佈區塊
16-1T:第一塗佈區塊的頂表面
16-2:第二塗佈區塊
16-2T:第二塗佈區塊的頂表面
18:蓋層
20:預襯墊
22:第一氧化層
22S:氧化結構
22ST:氧化結構的頂表面
23:穿隧氧化層
24:半導體層
24M:半導體材料層
24T:半導體層的頂表面
26:阻障層
26H:孔洞
28:第二氧化層
30:第二氮化層
T1:第一溝槽
T2:第二溝槽
W24B:半導體層的底部的寬度
W24T:半導體層的頂部的寬度
WT1:第一溝槽的開口寬度
WT2:第二溝槽的開口寬度
第1A圖至第12A圖是根據本揭露一些實施例繪示半導體結構的邏輯區的形成方法的各階段的部分剖面圖。
第1B圖至第12B圖是根據本揭露一些實施例繪示半導體結構的陣列區的形成方法的各階段的部分剖面圖。
100:半導體結構
100L:邏輯區
10:基板
14:介電襯墊
16-1:第一塗佈區塊
18:蓋層
Claims (16)
- 一種半導體結構的形成方法，該半導體結構具有一陣列區與設置於該陣列區的周圍的一邏輯區，該半導體結構的形成方法包括：提供一基板；在該邏輯區的該基板中形成複數個第一溝槽及在該陣列區的該基板中形成複數個第二溝槽；在該些第一溝槽中與該些第二溝槽中形成一介電襯墊；在該些第一溝槽中形成複數個第一塗佈區塊，並在該些第二溝槽中形成複數個第二塗佈區塊；在該些第一塗佈區塊與該些第二塗佈區塊之上形成一蓋層；在該蓋層之上形成複數個氧化結構；將部分該些氧化結構與部分該蓋層移除；以及在該陣列區中形成一半導體層，其中該半導體層設置於該些氧化結構之間。
- 如請求項1之半導體結構的形成方法，其中形成該些第一塗佈區塊與該些第二塗佈區塊的步驟包括：在該介電襯墊之上形成一塗佈層；執行一平坦化製程以將部分該介電襯墊及部分該塗佈層移除；及執行一濕式蝕刻製程以將位於該些第一溝槽中的部分該塗佈層移除並留下該些第一塗佈區塊，並將位於該些第二溝槽中的部分該塗佈層移除並留下該些第二塗佈區塊。
- 如請求項1之半導體結構的形成方法，更包括：在形成該介電襯墊之後，進行一熱處理製程；及在形成該蓋層之後，進行另一熱處理製程。
- 如請求項1之半導體結構的形成方法，更包括：在該蓋層之上形成一預襯墊，其中該預襯墊設置於該蓋層與該些氧化結構之間。
- 如請求項1之半導體結構的形成方法，更包括：在該蓋層之上形成一第一氧化層，其中部分該第一氧化層填入該些第二溝槽中以形成該些氧化結構；及對該第一氧化層進行一高密度電漿處理。
- 如請求項1之半導體結構的形成方法，其中執行一平坦化製程以將部分該第一氧化層與部分該蓋層移除。
- 如請求項1之半導體結構的形成方法，更包括：在該半導體層與該基板之間形成一穿隧氧化層。
- 如請求項1之半導體結構的形成方法，其中形成該半導體層的步驟包括：在該基板、該些第一塗佈區塊與該些第二塗佈區塊之上形成一半導體材料層；在該邏輯區中形成一阻障層，其中該阻障層具有複數個孔洞，該些孔洞對應於該些第一塗佈區塊；執行一平坦化製程以將在該陣列區中的部分該半導體材料層移除以形成該半導體層，並暴露該些氧化結構的頂表面；及 將該邏輯區中的該半導體材料層移除。
- 如請求項1之半導體結構的形成方法，更包括：在該半導體層與該些氧化結構之上依序形成一第二氧化層及一氮化層。
- 如請求項1之半導體結構的形成方法，更包括：在該基板之上形成一第一氮化層，其中該第一氮化層位於該基板與該介電襯墊之間。
- 一種半導體結構，具有一陣列區與設置於該陣列區的周圍的一邏輯區，該半導體結構包括：一基板；複數個第一塗佈區塊，設置於該基板中並位於該邏輯區；複數個第二塗佈區塊，設置於該基板中並位於該陣列區；複數個介電襯墊與複數個蓋層，包覆該些第一塗佈區塊或該些第二塗佈區塊；複數個氧化結構，設置於該些第二塗佈區塊之上；以及一半導體層，設置於該些氧化結構之間，其中該半導體層的一頂表面與該些氧化結構的頂表面實質上共平面。
- 如請求項11之半導體結構，其中該半導體層的頂部的寬度與底部的寬度的比值介於0.9至1.1。
- 如請求項11之半導體結構，其中該些介電襯墊的材料與該些蓋層的材料相同。
- 如請求項11之半導體結構，其中該些介電襯墊與該些蓋層為硬化的氧化層。
- 如請求項11之半導體結構，其中該些第一塗佈區塊的頂表面高於該基板的頂表面，而該些第二塗佈區塊的頂表面低於該基板的頂表面。
- 如請求項11之半導體結構，其中在該陣列區中，每該氧化結構的最底部位於該基板的頂表面的下方。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111130268A TWI824660B (zh) | 2022-08-11 | 2022-08-11 | 半導體結構及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111130268A TWI824660B (zh) | 2022-08-11 | 2022-08-11 | 半導體結構及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI824660B true TWI824660B (zh) | 2023-12-01 |
| TW202407999A TW202407999A (zh) | 2024-02-16 |
Family
ID=90052952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111130268A TWI824660B (zh) | 2022-08-11 | 2022-08-11 | 半導體結構及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI824660B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI363418B (en) * | 2008-05-07 | 2012-05-01 | Winbond Electronics Corp | Memory device with dual trehch capacitor and fabrication method thereof |
| CN106571364A (zh) * | 2015-10-07 | 2017-04-19 | 三星电子株式会社 | 集成电路装置及其制造方法 |
| CN110416218A (zh) * | 2018-04-27 | 2019-11-05 | 华邦电子股份有限公司 | 存储元件的制造方法 |
-
2022
- 2022-08-11 TW TW111130268A patent/TWI824660B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI363418B (en) * | 2008-05-07 | 2012-05-01 | Winbond Electronics Corp | Memory device with dual trehch capacitor and fabrication method thereof |
| CN106571364A (zh) * | 2015-10-07 | 2017-04-19 | 三星电子株式会社 | 集成电路装置及其制造方法 |
| CN110416218A (zh) * | 2018-04-27 | 2019-11-05 | 华邦电子股份有限公司 | 存储元件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202407999A (zh) | 2024-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11222826B2 (en) | FinFET structure and device | |
| US7858492B2 (en) | Method of filling a trench and method of forming an isolating layer structure using the same | |
| US6187651B1 (en) | Methods of forming trench isolation regions using preferred stress relieving layers and techniques to inhibit the occurrence of voids | |
| KR100295929B1 (ko) | 트렌치격리부형성및반도체디바이스제조방법 | |
| US7015116B1 (en) | Stress-relieved shallow trench isolation (STI) structure and method for forming the same | |
| KR100520222B1 (ko) | 반도체 소자에서의 듀얼 게이트 산화막 구조 및 그에 따른형성방법 | |
| CN107346759B (zh) | 半导体结构及其制造方法 | |
| US10847612B2 (en) | Method of manufacturing memory structure | |
| US20020127818A1 (en) | Recess-free trench isolation structure and method of forming the same | |
| KR100772554B1 (ko) | 비휘발성 메모리 소자의 소자 분리막 형성방법 | |
| TWI824660B (zh) | 半導體結構及其形成方法 | |
| CN109950207B (zh) | 栅极的制造方法 | |
| KR100701692B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| US20240090215A1 (en) | Semiconductor structure and method of forming the same | |
| US11843029B2 (en) | Semiconductor structure and manufacturing method thereof | |
| TWI730718B (zh) | 記憶體結構的製造方法 | |
| CN117747532A (zh) | 半导体结构及其形成方法 | |
| KR20010008579A (ko) | 반도체장치의 ｓｔｉ형 소자분리막 형성방법 | |
| TWI618224B (zh) | 記憶體結構及其製造方法 | |
| TWI833404B (zh) | 記憶體結構的形成方法 | |
| TWI714423B (zh) | 半導體結構及其製造方法 | |
| TWI785992B (zh) | 半導體結構及其製造方法 | |
| CN111430241B (zh) | 半导体结构及其形成方法 | |
| KR100289340B1 (ko) | 트렌치격리제조방법 | |
| KR100588898B1 (ko) | 반도체 소자의 제조 방법 |