KR100295929B1 - 트렌치격리부형성및반도체디바이스제조방법 - Google Patents

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Abstract

본 발명은 반도체 기판 상에 트렌치 격리부(trench isolation)를 형성하는 방법에 관한 것으로서, 이 방법은 기판에 트렌치를 형성하는 단계와, 제 1 폴리실리콘층으로 트렌치를 부분적으로 충진시키는 단계와, 제 1 폴리실리콘층을 산화시키는 단계와, 적어도 제 2 폴리실리콘층으로 트렌치를 부분적으로 충진시키는 단계와, 제 2 폴리실리콘층을 산화시키는 단계를 포함한다. 본 발명의 방법을 사용함으로써 높은 종횡비(high aspect ratio)를 갖는 트렌치 격리부에 공극 및 결함 형성이 방지된다.

Description

트렌치 격리부 형성 및 반도체 디바이스 제조 방법{FILLING OF HIGH ASPECT RATIO TRENCH ISOLATION}
본 발명은 반도체 디바이스 제조 방법에 관한 것으로서, 특히 반도체 기판 상에 트렌치 격리부(trench isolation)를 형성하는 방법에 관한 것이다.
셸로우 트렌치 격리부(shallow trench isolation : STI)는 실리콘 기판 상의 능동 디바이스들(active devices)을 격리하는데 사용되는 기법이다. 이 기법은 고성능 로직 칩(high performance logic chips) 및 메모리(예컨대, DRAM 및 SRAM) 칩들에서 성공적으로 사용되고 있다. 트랜지스터의 밀도(density)가 계속적으로 증가함에 따라, 능동 디바이스들을 분리하는 공간이 감소되므로, 셸로우 트렌치의 종횡비(aspect ratio)가 증가되고 있다(즉, 트렌치의 깊이(depth)/트렌치의 너비(width)가 더 커지고 있다.). 종횡비가 증가하는 경우, 절연층 내에 공극 또는 틈새(voids or seam)가 없도록 절연물(예컨대, 실리콘 이산화물(silicon dioxide))을 셸로우 트렌치 내에 충진(fill)시켜서 STI 공정의 완료 시에 완전히 평탄화된 표면을 얻는 것이 더욱 어려워졌다.
셸로우 트렌치 격리부를 형성하는 다양한 공정 순서가 미국 캘리포니아주 선셋 비치에 소재하는 "Lattice Press"가 발간한 "Silicon Processing for the VLSI Era"란 제목의 책자(저자: 에스 울프(S. Wolf), 제 3 권)의 367-413쪽에 기재되어 있는데, 이들 모든 기법은 절연 막(dielectric film)의 부착 및 다양한 평탄화 기법(예컨대, 화학기계적 연마법(chemical mechanical polishing), RIE 에치 백(etch back) 등)에 따라 격리부를 생성한다.
DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등으로 상징되는 초대규모 집적 회로(Very Large Scale Integration)의 메모리 용량은 매 3 년마다 4 배로 증가하였다. 현재 주로 생산되는 DRAM은 64Mb에서 256Mb에 이르고 있다. 가까운 장래에 주로 생산될 1 Gb 및 4 Gb의 연구가 진행되고 있다. 그리고, DRAM이 더욱 발전되어 16 Gb, 나아가 64 Gb의 메모리 용량을 갖게 될 것임을 쉽게 예상할 수 있다.
제한된 칩 영역 내에서의 이러한 실장 밀도(packing density) 증가는 회로 또는 회로들을 구성하는 반도체 디바이스의 크기를 줄임으로써 실현된다. 예컨대, 1 Mb DRAM에 사용되는 MOS 트랜지스터의 최소 크기는 대략 1 ㎛이나, 1 Gb에서는 그 크기가 대폭 감소될 것이다. 반도체 디바이스의 크기 감소와 더불어 칩 상의 반도체 디바이스들 사이에 위치하는 격리 영역(isolation region)도 실장 밀도를 증가시키는데 관계된다. 구체적으로 말해서, 격리 영역의 감소는 실장 밀도를 증가시키는 데에 필수적인데, 1 Gb DRAM 세대에서는 격리 폭(isolation width)을 매우 작게 해야만 한다.
일반적으로, 격리 영역은 실리콘 이산화물로 구성되는데, 이 실리콘 이산화물은 다음의 선택적 산화 방법(selective oxidation method)으로 형성한다. 즉, 실리콘 기판을 덮고 있는 실리콘 질화물 막(silicon nitride film)의 마스크되지 않은 부분(unmasked portion)을 에칭에 의해 제거한 다음에 실리콘 기판의 노출 표면(exposed surface)을 선택적으로 산화시켜, 절연체로서 작용하는 실리콘 산화물을 형성한다.
그러나, 이러한 선택적 산화 방법은 반도체 디바이스 영역들과 이들 간의 격리 영역들이 감소함에 따라 다음과 같은 문제점을 보이고 있다. 첫 번째, 선택적 산화 공정 중 실리콘 기판 산화가 실리콘 질화물 막으로 덮여진 영역까지도 진행하므로, 그 결과, 소위 버즈 빅(bird's beak)이라고 하는 실리콘 산화물 막이 확산된다. 따라서, 격리 영역을 감소시키는 데에는 한계가 있다. 두 번째, 장시간의 산화 공정이 요구되므로, 이 때문에 실리콘 기판이 스트레스를 받아 갈라진다(flawed). 그 결과, 기판 상에 제조되는 반도체 디바이스의 특성이 열화된다.
상술한 문제를 해결하기 위하여 선택적 산화 방법의 대안으로서 트렌치 충진 격리(trench filling-up isolation) 방법이 제안되었다. 이 방법은 실리콘 기판 내에 장방형(rectangular) 트렌치를 형성하고, 이 트렌치에 실리콘 산화물층 또는 다른층들을 채워 넣는 것으로 이루어진다. 이 방법에 의하면, 트렌치 영역만이 절연체로서 작용하므로, 그 결과, 격리 영역이 감소될 수 있다. 또한, 이 방법에서는 장시간에 걸친 열처리 공정이 필요 없어, 기판 특성의 열화가 방지된다.
트렌치 충진 방법은 높은 실장 밀도의 반도체 집적 회로를 제조하는데 적합한 격리 방법이다. 그러나, 이 방법은 다음과 같은 문제점을 가지고 있다.
도 1은 상술한 종래의 트렌치 충진 방법으로 형성된 격리 영역을 도시한 개략적인 단면도이다. 도 1에서 참조 부호(20)는 실리콘 기판을 나타내며, 이 실리콘 기판(20) 상에는 트렌치(21)가 반응성 이온 에칭(reactive ion etching : RIE) 방법에 의해 형성되어 있다. 참조 부호(22)는 트렌치(21)에 채워진 실리콘 이산화물층을 나타낸다. 실리콘 산화물층(22)은 먼저 CVD(화학적 증착(Chemical Vapor Deposition)) 방법에 의해 성장된 후, 도 1에 도시된 상태가 되도록 처리된다. 불행하게도, 트렌치(21) 내에 있는 실리콘 산화물층의 표면 상에는 매우 작은 고랑(ditch) 또는 공극(void)(23)이 다음과 같은 이유로 형성된다. 트렌치(21)를 채우기 위한 실리콘 이산화물층(22)은 트렌치(21)의 바닥뿐 아니라 측면에서 거의 동일한 속도로 성장된다. 따라서, 너비(a) 및 깊이(b)를 갖는 이러한 좁은 트렌치에서는, 실리콘 이산화물층(22)이 트렌치(21)의 서로 마주보고 있는 측면(opposite sides of trench)들로부터 성장하여 트렌치(21)의 중간에서 서로 충돌하므로, 접합부(junction)(24)가 소정 깊이로 형성된다. 접합부(24)에서 실리콘 산화물층(22)의 결합(union)은 약하므로, 그 실리콘 산화물이 불화수소산(hydrofluoric acid)을 사용하는 세척 공정(이것은 실리콘 반도체 제조 공정에서 필수적인 공정임) 동안 그 접합부를 따라 쉽게 에칭되기 때문에, 작은 도랑이 생기게 된다.
일반적으로, MOS 트랜지스터용의 게이트 절연체 막 형성 및 게이트 전극 배선의 금속화(metalization)는 격리 영역의 형성 후에 행해지는데, 이때, 작은 도랑이 격리 영역에 존재하면 배선이 단절(cutting of wiring)되고, 또한 배선 재료가 작은 도랑 내에 남아 있으면 회로가 단락(short)된다.
DRAM 및 CMOS의 경우, 너비(a)에 대한 깊이(b)의 비율(종횡비라고도 함)이 증가함에 따라, 동일 웨이퍼에서 또한 각 웨이퍼마다 충진 공정의 균일성(uniformity) 및 재현성(reproducibility)을 얻는 것이 더욱 곤란하게 되었다. 상술한 바와 같은 충진 공정에 따르면 트렌치의 중앙을 따라 공극이 생기는데, 이 공극은 후속 에칭 공정 동안 신뢰성의 문제를 초래함은 물론이거니와 스트레스 집중 영역(area of the stress concentration)을 제공하여 디바이스의 수명에 악영향을 끼친다. 따라서, 2보다 큰 종횡비를 가진 트렌치 격리부에 대한 충진 공정의 개선이 요구된다.
본 발명의 목적은 트렌치 격리(trench isolation) 구조에 대한 충진 공정(filling process)을 개선하는데 있다.
종래 기술의 결점을 해소시키는 본 발명에 따라 반도체 기판 위에 트렌치 격리부를 형성하는 방법은, 기판에 트렌치를 형성하는 단계와, 제 1 실리콘층으로 트렌치를 부분적으로 충진(filling)하는 단계와, 제 1 실리콘층을 산화시키는 단계와, 적어도 제 2 실리콘층으로 트렌치를 부분적으로 충진하는 단계와, 제 2 실리콘층을 산화시키는 단계를 포함한다.
본 발명은 또한 반도체 디바이스 제조 방법을 제공하는데, 이 제조 방법은 실리콘 기판을 제공하는 단계와, 기판에 트렌치를 형성하는 단계와, 제 1 실리콘층으로 트렌치를 부분적으로 충진하는 단계와, 제 1 실리콘층을 산화시키는 단계와, 적어도 제 2 실리콘층으로 트렌치를 부분적으로 충진하는 단계와, 제 2 실리콘층을 산화시키는 단계를 포함한다.
본 발명은 또한 트렌치를 가진 반도체 기판 상에 트렌치 격리부를 형성하는 방법을 제공하는데, 이 방법은 트렌치를 다수 개의 실리콘층들로 충진하는 단계와,각 실리콘층을 다음 실리콘층(the next layer of silicon)으로 트렌치를 충진하기 전 또는 최종 실리콘층(the last layer of silicon)으로 트렌치를 충진한 후에 산화시키는 단계를 포함한다.
본 발명은 또한 반도체 기판 및 이 기판 내에 형성된 트렌치를 포함하는 반도체 디바이스를 제공한다. 트렌치는 열 산화물의 에칭 속도와 동일한 에칭 속도를 갖는 하나 이상의 실리콘 산화물층들로 충진된다.
도 1은 트렌치 격리부(trench isolation)에서 종래 트렌치 충진 공정(filling processes)에 내재하는 문제점을 설명하기 위한 종래 기술의 도면.
도 2a-2f는 본 발명에 따른 방법을 도시한 도면.
도 3은 본 발명에 따른 방법을 사용하여 수행하는 트렌치 격리부의 시뮬레이션을 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 패드 산화물 15 : 실리콘 질화물
20 : 실리콘 기판 30 : 포토레지스트
47 : 트렌치 50 : 실리콘 질화물
60 : 다결정 실리콘 또는 비정질 실리콘
70 : 실리콘 이산화물
본 발명은 셸로우 트렌치(shallow trench) 내에 실리콘 이산화물(SiO2) 막(a film of silicon dioxide)을 형성하는데 적합한 방법을 제공한다. 이 방법은 상당히 부합적인(highly conformal) 다결정(polycrystalline) 또는 비정질(amorphous) 실리콘 막을 부착(deposition)하고 나서 산화(oxidation)시켜 절연층을 형성한다.
본 발명에 따른 STI 구조를 형성하는 두 가지 공정, 즉, 일회의 다결정 실리콘 부착 및 이에 후속하는 산화 단계(step)와, 수회의 다결정 실리콘층 부착 및 산화 공정으로 구성되는 반복 공정(processes)을 후술한다.
이들 두 가지 공정에 있어서, 패드 산화물(pad oxide)(10) 및 실리콘 질화물층(a layer of silicon nitride)(15)으로 구성된 절연층들의 스택(stack of dielectric layers)을 본 발명 분야에서 잘 알려진 화학적 증착(Chemical Vapor Deposition) 또는 플라즈마 강화 화학적 증착(Plasma enhanced Chemical VaporDeposition)에 의하여 실리콘 기판(20) 상에 부착한다(도 2a 참조). 포토리소그래피(photolithographic) 기법을 사용하여 포토레지스트(photoresist)(30)를 패터닝함으로써(pattern) 실리콘 기판(20) 내에 활성 영역(40)(active region)과 격리 영역(isolation region)을 규정한다(define)(도 2b). 그 다음, 에칭 기법을 사용하여 절연 막(10, 15)과 실리콘 기판(20)을 패터닝함으로써 도 2c에 도시된 바와 같은 구조를 형성한다. 따라서, 트렌치(47)가 실리콘 기판(20) 내에 형성된다.
이러한 에칭 공정은 반응성 이온 에칭(reactive ion etching), 이온 빔 에칭(ion beam etching) 또는 실리콘 공정에서 광범위하게 사용되는 다른 기법들을 이용하여 수행될 수 있다. 포토레지스트층(30)의 제거 후, 3-5nm 두께의 얇은 실리콘 질화물층(50)을 저압 화학적 증착(low pressure Chemical Vapor Deposition)법에 의해 기판 상에 부착한다. 이 실리콘 질화물층은 이후의 공정 수행 중에 산소 확산 장벽(oxygen diffusion barrier)으로서 작용하며, 스트레스 완화층(stress relief layer)으로서도 사용될 수 있다.
다음, 도 2d에 도시된 바와 같이 다결정 실리콘 또는 비정질 실리콘(60)을 저압 화학적 증착법에 의하여 표면에 부착한다. 단일 스텝 공정(single step process)에 있어 폴리실리콘(polysilicon)층의 두께는 대략 트렌치(47)의 깊이의 2/3 정도이다. 다음, 기판에 대해 산화 공정, 예를 들어 5 - 20 기압(atmosphere)의 압력 및 650 - 800 ℃의 온도에서 H2O 및 O2를 사용하는 고압 습식 산화(high pressure wet oxidation) 공정을 행하여 도 2e에 도시된 바와 같이 비정질 실리콘또는 다결정 실리콘을 실리콘 이산화물(70)의 절연층으로 변환시킨다. 마지막으로, 기판을 화학기계적 연마(chemical mechanical polishing) 또는 반응성 이온 에치 백(reactive etch back) 기법 등을 사용하여 패드 산화물(10)의 높이로 평탄화시켜 도 2f에 도시된 최종 구조를 형성한다.
도 3은 본 발명에 따른 방법을 사용하여 표면 상에 최초 20 ㎚ 두께의 패드 산화물 및 200 ㎚ 두께의 패드 질화물을 갖는 실리콘 기판 내에 175 ㎚의 너비 및 250 ㎚의 깊이를 갖는 트렌치를 충진하는 경우에 있어서 시뮬레이션(simulation) 결과를 도시한다. 이 시뮬레이션에서는, 35 ㎚ 두께의 비정질 실리콘층을 상기한 구조 상에 부착한 후, 800 ℃ 및 20 기압(atm)에서 120분 동안 산화시켰다. 최종 구조를 도 3에 도시했다. 볼 수 있는 바와 같이, 패드 산화물(10) 아래쪽 영역에서 비정질 실리콘은 완전히 산화되어 연속적인 실리콘 이산화물층을 형성한다. 패드 산화물(10) 아래쪽에서는 틈새(seam) 또는 공극이 관찰되지 않았다. 산화 도중 틈새(80)가 생성되나, 패드 산화물(10) 상측의 질화물(15) 영역에 포함된다. 질화물(15)은 이후의 공정에서 제거되므로 최종 구조에는 그 형성된 틈새가 존재하지 않는다.
상술한 공정 순서에 부가하여, 본 발명의 다른 실시예는 수 회(multiple sequence)의 비정질(또는 다결정) 실리콘 부착 및 산화 단계들을 사용한다. 셸로우 트렌치의 종횡비가 증가함에 따라서, 두께가 대략 트렌치 깊이의 1/3정도인 얇은 폴리실리콘을 부착한 후에 산화 공정(이 산화 공정에 의해 비정질 실리콘이 실리콘 이산화물로 변환됨)을 수행하고, 그 다음 두께가 대략 트렌치 깊이의 1/3 정도의 비정질 실리콘을 두 번째로 부착한 후에 또 다른 산화 공정을 수행해야만 할 수도 있다. 부착 및 산화 공정을 수회 행함으로써, 절연층에 공극 또는 틈새가 생성되지 않게 하면서도 높은 종횡비의 트렌치를 실리콘 이산화물 절연층으로 충진할 수 있다.
본 발명의 방법에 따라 형성된 격리 트렌치의 최종 반도체 디바이스 구조는 예컨대 LPTEOS와 같은 충진 방법에 의해 형성되는 격리 트렌치에 비하여 상대적으로 고밀도(relatively denser)이다. LPTEOS 공정에서는 열 산화물의 에칭 속도보다 2.1배 빠른 에칭 속도를 갖는 산화물로 격리 트렌치를 충진하는 반면에, 본 발명에 따른 충진 공정은 예컨대 불화 수소 조(hydrofluoric bath) 내에서의 에칭 속도가 열 산화물의 에칭 속도와 동일한 산화물로 트렌치를 충진한다. 더욱이, 두꺼운 폴리실리콘 막을 적극적 산화(aggressive oxidation)와 함께 사용하면, 트렌치의 하부 모서리가 약간 둥글게 된다(slightly rounded). 이 경우, 산화되지 않고 남겨지는 폴리실리콘이 있을 수도 있다.
이제까지 본 발명 및 그의 장점을 상세히 설명하였으나, 당업자라면 특허 청구 범위에 정의된 발명의 사상 또는 범주를 벗어나지 않고서도 각종 변경, 대체 및 변형이 가능함을 알 수 있을 것이다.
본 발명의 주요 이점은 트렌치 격리부 충진 공정(trench isolation filling process) 중에 발생되는 결함(defect) 및 공극(voids)을 감소시키는 것이다.
본 발명의 다른 이점은 저온 산화 공정의 사용에 의해 열 낭비(thermal budget)를 감소시킬 수 있는 것이다.
본 발명의 방법이 제공하는 다른 이점은,
(a) 절연층 내에 틈새(seams) 또는 공극을 형성하지 않고서도 높은(＞2:1) 종횡비(aspect ratio)의 절연층을 셸로우 트렌치 내에 형성할 수 있는 능력,
(b) STI 구조에서 중요한 고려 요소인 작은 스트레스(low stress) 상태로 절연층을 셸로우 트렌치 내에 형성할 수 있는 능력,
(c) 평탄화가 용이한 구조를 제공하는 최소 표면 토폴로지(minimum surface topology)의 STI 구조를 형성할 수 있는 능력 및
(d) 어레이 디바이스(array device)에서의 전압 임계치 변동이 최소화되도록 저 수축률(low shrinkage)의 고밀도 산화물을 형성하는 능력을 제공한다.

Claims (12)

  1. 반도체 기판 상에 트렌치 격리부(trench isolation)를 형성하는 방법에 있어서,
    ① 측벽(side walls)과 바닥(a bottom)을 갖는 트렌치를 상기 기판 내에 형성하는 단계와,
    ② 상기 트렌치를 제 1 실리콘층으로 부분적으로 충진(filling)하여, 상기 트렌치의 상기 바닥이 상기 제 1 실리콘층으로 커버(cover)되도록 하는 단계와,
    ③ 상기 제 1 실리콘층을 산화시켜, 상기 트렌치의 상기 바닥이 실리콘 산화물(an oxide of silicon)로 커버되도록 하는 단계와,
    ④ 상기 트렌치를 적어도 하나의 제 2 실리콘층으로 부분적으로 충진하는 단계와,
    ⑤ 상기 제 2 실리콘층을 산화시키는 단계
    를 포함하되,
    상기 트렌치는 상기 제 1 실리콘층이 산화된 후 상기 제 2 실리콘층으로 부분적으로 충진되는
    트렌치 격리부 형성 방법.
  2. 제 1 항에 있어서,
    ⑥ 상기 트렌치에 상기 실리콘층들을 충진하기 전에 상기 트렌치에 질화물층을 형성하는 단계를 더 포함하는 트렌치 격리부 형성 방법.
  3. 제 1 항에 있어서,
    ⑦ 상기 트렌치를 형성하기 전에 패드 산화물(pad oxide)층을 상기 기판 상에 형성하는 단계와,
    ⑧ 상기 패드 산화물층 상에 실리콘 질화물층을 형성하는 단계와,
    ⑨ 상기 실리콘 질화물층 상에 패턴화된 마스킹층(patterned masking layer)을 형성하는 단계와,
    ⑪ 상기 실리콘 질화물층, 상기 패드 산화물층 및 상기 기판을 에칭하여 상기 트렌치를 형성하는 단계
    를 더 포함하는 트렌치 격리부 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 실리콘층은 비정질(amorphous) 또는 다결정(polycrystalline) 실리콘을 포함하는 트렌치 격리부 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 2 실리콘층은 비정질 또는 다결정 실리콘을 포함하는 트렌치 격리부 형성 방법.
  6. ① 실리콘 기판을 마련하는 단계와,
    ② 측벽과 바닥을 갖는 트렌치를 상기 기판 내에 형성하는 단계와,
    ③ 상기 트렌치를 제 1 실리콘층으로 부분적으로 충진하여, 상기 트렌치의 상기 바닥이 상기 제 1 실리콘층으로 커버되도록 하는 단계와,
    ④ 상기 제 1 실리콘층을 산화시켜, 상기 트렌치의 상기 바닥이 실리콘 산화물로 커버되도록 하는 단계와,
    ⑤ 상기 트렌치를 적어도 하나의 제 2 실리콘층으로 부분적으로 충진하는 단계와,
    ⑥ 상기 제 2 실리콘층을 산화시키는 단계
    를 포함하되,
    상기 트렌치는 상기 제 1 실리콘층이 산화된 후 상기 제 2 실리콘층으로 부분적으로 충진되는
    반도체 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    ⑦ 상기 트렌치에 상기 실리콘층들을 충진하기 전에 상기 트렌치에 질화물층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  8. 제 6 항에 있어서,
    ⑧ 상기 트렌치를 형성하기 전에 패드 산화물층을 상기 기판 상에 형성하는 단계와,
    ⑨ 상기 패드 산화물층 상에 실리콘 질화물층을 형성하는 단계와,
    ⑩ 상기 실리콘 질화물층 상에 패턴화된 마스킹층을 형성하는 단계와,
    ⑪ 상기 실리콘 질화물층, 상기 패드 산화물층 및 상기 기판을 에칭하여 상기 트렌치를 형성하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  9. 제 6 항에 있어서,
    상기 제 1 실리콘층은 비정질 또는 다결정 실리콘을 포함하는 반도체 디바이스 제조 방법.
  10. 제 6 항에 있어서,
    상기 제 2 실리콘층은 비정질 또는 다결정 실리콘을 포함하는 반도체 디바이스 제조 방법.
  11. 측벽과 바닥을 갖는 트렌치를 구비하는 반도체 기판 상에 트렌치 격리부를 형성하는 방법에 있어서,
    ① 상기 트렌치를 다수의 실리콘층들로 충진하는 단계 - 상기 다수의 층은 제 1층, 적어도 하나의 중간층(at least one intermediate layer), 최종층(a last layer)을 포함하며, 상기 제 1층은 상기 트렌치의 상기 바닥을 커버함 - 와,
    ② 상기 트렌치를 상기 다음 실리콘층(the next layer of silicon)으로 충진하기 전에 상기 제 1 실리콘층과 각각의 중간 실리콘층을 산화시키는 단계와,
    ③ 상기 트렌치를 상기 최종 실리콘층으로 충진한 후 상기 최종 실리콘층을 산화시키는 단계
    를 포함하는 트렌치 격리부 형성 방법.
  12. 제 11 항에 있어서,
    ④ 상기 트렌치를 상기 실리콘층들로 충진하기 전에 상기 트렌치 내에 질화물층을 형성하는 단계를 더 포함하는 트렌치 격리부 형성 방법.
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274455B1 (en) * 1997-12-29 2001-08-14 Hyundai Electronics Industries Co., Ltd. Method for isolating semiconductor device
US6384466B1 (en) * 1998-08-27 2002-05-07 Micron Technology, Inc. Multi-layer dielectric and method of forming same
KR100322531B1 (ko) * 1999-01-11 2002-03-18 윤종용 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자
GB9915589D0 (en) * 1999-07-02 1999-09-01 Smithkline Beecham Plc Novel compounds
KR100559042B1 (ko) * 1999-10-07 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법
KR100349377B1 (ko) * 1999-12-30 2002-08-21 주식회사 하이닉스반도체 비정질 실리콘막을 이용한 트렌치 형성방법
US6500729B1 (en) * 2000-06-02 2002-12-31 Agere Systems Guardian Corp. Method for reducing dishing related issues during the formation of shallow trench isolation structures
US6316331B1 (en) * 2000-10-13 2001-11-13 Vanguard International Semiconductor Corp. Method of making dishing-free insulator in trench isolation
US6573154B1 (en) * 2000-10-26 2003-06-03 Institute Of Microelectronics High aspect ratio trench isolation process for surface micromachined sensors and actuators
JP2003007872A (ja) * 2001-06-27 2003-01-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6798038B2 (en) * 2001-09-20 2004-09-28 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device with filling insulating film into trench
KR100857576B1 (ko) * 2002-06-27 2008-09-09 매그나칩 반도체 유한회사 반도체소자의 스토리지 노드 형성방법
JP2004047624A (ja) * 2002-07-10 2004-02-12 Renesas Technology Corp 半導体装置およびその製造方法
DE10259728B4 (de) * 2002-12-19 2008-01-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Grabenisolationsstruktur und Verfahren zum Steuern eines Grades an Kantenrundung einer Grabenisolationsstruktur in einem Halbleiterbauelement
US7238588B2 (en) * 2003-01-14 2007-07-03 Advanced Micro Devices, Inc. Silicon buffered shallow trench isolation
US6962857B1 (en) 2003-02-05 2005-11-08 Advanced Micro Devices, Inc. Shallow trench isolation process using oxide deposition and anneal
US7422961B2 (en) * 2003-03-14 2008-09-09 Advanced Micro Devices, Inc. Method of forming isolation regions for integrated circuits
US7648886B2 (en) * 2003-01-14 2010-01-19 Globalfoundries Inc. Shallow trench isolation process
US7754550B2 (en) * 2003-07-10 2010-07-13 International Rectifier Corporation Process for forming thick oxides on Si or SiC for semiconductor devices
US6921709B1 (en) 2003-07-15 2005-07-26 Advanced Micro Devices, Inc. Front side seal to prevent germanium outgassing
DE10361697B4 (de) * 2003-12-30 2011-08-11 Infineon Technologies AG, 81669 Verfahren zum Herstellen einer Grabenstruktur mit Oxidationsauskleidung, zum Herstellen einer integrierten Halbleiterschaltungsanordnung oder eines Chips, zum Herstellen eines Halbleiterbauelements sowie mit diesem Verfahren hergestellte integrierte Halbleiterschaltungsanordnung, hergestellter Chip, hergestelltes Halbleiterbauelement
US7462549B2 (en) * 2004-01-12 2008-12-09 Advanced Micro Devices, Inc. Shallow trench isolation process and structure with minimized strained silicon consumption
US7176105B2 (en) * 2004-06-01 2007-02-13 Applied Materials, Inc. Dielectric gap fill with oxide selectively deposited over silicon liner
KR100822620B1 (ko) * 2006-02-16 2008-04-17 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN103839919B (zh) * 2012-11-23 2018-09-14 中芯国际集成电路制造(上海)有限公司 电极的制造方法、熔丝装置及其制造方法
US9209040B2 (en) * 2013-10-11 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Amorphorus silicon insertion for STI-CMP planarity improvement
US9773865B2 (en) 2014-09-22 2017-09-26 International Business Machines Corporation Self-forming spacers using oxidation
US10224224B2 (en) 2017-03-10 2019-03-05 Micromaterials, LLC High pressure wafer processing systems and related methods
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10847360B2 (en) 2017-05-25 2020-11-24 Applied Materials, Inc. High pressure treatment of silicon nitride film
JP7190450B2 (ja) 2017-06-02 2022-12-15 アプライド マテリアルズ インコーポレイテッド 炭化ホウ素ハードマスクのドライストリッピング
CN111095513B (zh) 2017-08-18 2023-10-31 应用材料公司 高压高温退火腔室
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
SG11202001450UA (en) 2017-09-12 2020-03-30 Applied Materials Inc Apparatus and methods for manufacturing semiconductor structures using protective barrier layer
US10643867B2 (en) * 2017-11-03 2020-05-05 Applied Materials, Inc. Annealing system and method
EP4321649A3 (en) 2017-11-11 2024-05-15 Micromaterials LLC Gas delivery system for high pressure processing chamber
CN111373519B (zh) 2017-11-16 2021-11-23 应用材料公司 高压蒸气退火处理设备
CN111432920A (zh) 2017-11-17 2020-07-17 应用材料公司 用于高压处理系统的冷凝器系统
WO2019147400A1 (en) * 2018-01-24 2019-08-01 Applied Materials, Inc. Seam healing using high pressure anneal
WO2019173006A1 (en) 2018-03-09 2019-09-12 Applied Materials, Inc. High pressure annealing process for metal containing materials
US10714331B2 (en) 2018-04-04 2020-07-14 Applied Materials, Inc. Method to fabricate thermally stable low K-FinFET spacer
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10704141B2 (en) 2018-06-01 2020-07-07 Applied Materials, Inc. In-situ CVD and ALD coating of chamber to control metal contamination
KR102607331B1 (ko) * 2018-07-13 2023-11-29 에스케이하이닉스 주식회사 고종횡비 구조를 위한 갭필 방법 및 그를 이용한 반도체장치 제조 방법
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
US10675581B2 (en) 2018-08-06 2020-06-09 Applied Materials, Inc. Gas abatement apparatus
JP7179172B6 (ja) 2018-10-30 2022-12-16 アプライド マテリアルズ インコーポレイテッド 半導体用途の構造体をエッチングするための方法
CN112996950B (zh) 2018-11-16 2024-04-05 应用材料公司 使用增强扩散工艺的膜沉积
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US11075123B2 (en) * 2019-09-16 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming isolation structure having improved gap-fill capability
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
KR20220041358A (ko) 2020-09-25 2022-04-01 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950000102B1 (ko) * 1990-02-23 1995-01-09 샤프 가부시끼가이샤 반도체소자 격리영역을 형성하는 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4486266A (en) * 1983-08-12 1984-12-04 Tektronix, Inc. Integrated circuit method
US4631803A (en) * 1985-02-14 1986-12-30 Texas Instruments Incorporated Method of fabricating defect free trench isolation devices
US4983226A (en) * 1985-02-14 1991-01-08 Texas Instruments, Incorporated Defect free trench isolation devices and method of fabrication
US4626317A (en) * 1985-04-03 1986-12-02 Advanced Micro Devices, Inc. Method for planarizing an isolation slot in an integrated circuit structure
JPH07105436B2 (ja) * 1986-07-18 1995-11-13 株式会社東芝 半導体装置の製造方法
US4835115A (en) * 1987-12-07 1989-05-30 Texas Instruments Incorporated Method for forming oxide-capped trench isolation
US4876214A (en) * 1988-06-02 1989-10-24 Tektronix, Inc. Method for fabricating an isolation region in a semiconductor substrate
US5189501A (en) * 1988-10-05 1993-02-23 Sharp Kabushiki Kaisha Isolator for electrically isolating semiconductor devices in an integrated circuit
US5061653A (en) * 1989-02-22 1991-10-29 Texas Instruments Incorporated Trench isolation process
US5248894A (en) * 1989-10-03 1993-09-28 Harris Corporation Self-aligned channel stop for trench-isolated island
US5561073A (en) * 1992-03-13 1996-10-01 Jerome; Rick C. Method of fabricating an isolation trench for analog bipolar devices in harsh environments
US5217919A (en) * 1992-03-19 1993-06-08 Harris Corporation Method of forming island with polysilicon-filled trench isolation
KR950002951B1 (ko) * 1992-06-18 1995-03-28 현대전자산업 주식회사 트렌치 소자분리막 제조방법
US5387538A (en) * 1992-09-08 1995-02-07 Texas Instruments, Incorporated Method of fabrication of integrated circuit isolation structure
DE59405680D1 (de) * 1993-06-23 1998-05-20 Siemens Ag Verfahren zur Herstellung eines Isolationsgrabens in einem Substrat für Smart-Power-Technologien
US5498566A (en) * 1993-11-15 1996-03-12 Lg Semicon Co., Ltd. Isolation region structure of semiconductor device and method for fabricating the same
JPH07326664A (ja) * 1994-05-31 1995-12-12 Fuji Electric Co Ltd ウエハの誘電体分離溝の充填方法
US5455194A (en) * 1995-03-06 1995-10-03 Motorola Inc. Encapsulation method for localized oxidation of silicon with trench isolation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950000102B1 (ko) * 1990-02-23 1995-01-09 샤프 가부시끼가이샤 반도체소자 격리영역을 형성하는 방법

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