JPH11354628A - 集積回路中の素子分離領域の形成方法 - Google Patents

Abstract

(57)【要約】 【課題】 微小な溝による素子分離領域の形成時に生じ
易い空隙に、基板に直接接触しない方法でポリシリコン
を埋め込み、熱酸化して平坦な分離酸化膜を形成する。 【解決手段】 半導体基板に酸化膜と窒化膜とを形成
し、その一部を開口して基板をエッチングして溝を形成
する。次に溝の内壁に酸化膜を形成し、その上に埋め込
み酸化膜を堆積する。エッチバックとＣＭＰ法とにより
窒化膜上の埋め込み酸化膜を除去して平坦化し、このと
き現れる空隙を覆うように非単結晶シリコン膜を形成し
酸化させる。そしてエッチバックして窒化膜上の酸化膜
を除去し、窒化膜を除去し、イオン注入をして活性領域
を形成する。次に、埋め込み酸化膜に側壁を形成しフッ
酸によるウェットエッチングで最初に形成された酸化膜
と表面より上にある埋め込み酸化膜とさらにその側壁と
を除去して表面を平坦化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路中に形成
される溝型の素子分離領域に関する。

【０００２】

【従来の技術】集積回路内部において、各素子が互いに
電気的干渉を起こさないよう、素子分離領域を形成して
個々の素子を完全に独立させる必要がある。このような
素子分離領域を形成する方法の一つとして、トレンチ分
離法が広く知られており、数々の改良法も考案されてい
る。

【０００３】ここでいうトレンチ分離法とは、基板にト
レンチ（溝）を形成し、このトレンチの内部に絶縁物を
充填して素子分離するという方法のことである。従来の
ＬＯＣＯＳ法などでみられたバーズビークがほとんど発
生しないため、素子分離領域を狭くかつ深く形成でき、
半導体集積回路をさらに微細化する上で不可欠な素子分
離方法となっている。

【０００４】このトレンチ分離法による従来の微小な素
子分離領域の形成方法を図４に示す。まず、熱酸化法に
よりシリコン基板１の表面にシリコン酸化膜２を形成
し、次にＣＶＤ法によりシリコン窒化膜３を堆積させ
る。シリコン酸化膜２はシリコン窒化膜３形成により生
じる基板１へのストレスを緩和する。そして写真製版パ
ターンをマスクとして、シリコン窒化膜３、シリコン酸
化膜２の順にパターニングし、更に基板１をエッチング
してトレンチ９０を形成する。この状態を表わしたのが
図４（ａ）である。

【０００５】次に熱酸化法でトレンチ９０の内壁にシリ
コン酸化膜１０を形成する。ここで、内壁に形成された
シリコン酸化膜１０はトレンチ９０の上部と底部の角部
分を丸めるための役割を持つ。上部の角部分を丸めてお
かないと逆ナロウチャネル効果（後述）が発生し易くな
る。また底部の角部分を丸めておかないと、後にトレン
チ９０を埋め込む埋め込み酸化膜１１と基板１との境界
でのストレスが大きくなり、結晶欠陥が発生しやすくな
る。したがって、デバイス特性に悪影響を及ぼすおそれ
が生じるからである。なお、角部分を丸めるにはＣＶＤ
法のように堆積する方法では困難で、熱酸化法によって
実現することが望ましい。この際、シリコン窒化膜３は
熱酸化に対するマスクとなり、シリコン酸化膜２の増厚
を防ぎ、分離領域として所望されるトレンチ９０の幅に
ついてのマスク変換差を小さくするという機能を果た
す。

【０００６】以上のようにして得られた構造の上面（シ
リコン酸化膜１０、シリコン窒化膜３の上面及び壁面を
含む）に対し、ＣＶＤ法、例えば減圧ＣＶＤ法により埋
め込み酸化膜１１を堆積する。ここで埋め込み酸化膜１
１は、トレンチ９０を埋め込む絶縁材料としての役割を
持つ。

【０００７】この際、シリコン窒化膜３の上部にも埋め
込み酸化膜１１を堆積してしまう。これは後のエッチバ
ック処理とＣＭＰ処理とによって除去する。このプロセ
スにおいて、シリコン酸化膜１０、シリコン窒化膜３に
徐々に埋め込み酸化膜１１が堆積していく。この際、埋
め込み酸化膜１１の堆積される初期には、トレンチ９０
の中央部では、埋め込み酸化膜１１の表面が凹んでい
る。埋め込み酸化膜１１の堆積が続いて、シリコン窒化
膜３の位置する高さ程度にまでなっても、トレンチ９０
の中央部での埋め込み酸化膜１１の凹みは残っている。
トレンチ９０の幅が狭い場合、他の平坦な部分に比べ、
凹み部分にはＣＶＤガスが入りにくいことから、その上
部で橋が架かるように埋め込み酸化膜１１が堆積する。
そして更に埋め込み酸化膜１１が堆積し、未堆積部分で
ある空隙（以下「シーム」と呼ぶ。）２１がトレンチ９
０の上方に存在したまま、シリコン窒化膜３の上部にも
埋め込み酸化膜１１が充分堆積して、埋め込み酸化膜１
１の堆積を終了する（図４（ｂ））。

【０００８】一般にＣＶＤ法を用いた場合、幅の広いト
レンチを埋めると埋め込み酸化膜１１の表面はトレンチ
の形状を反映して凹部を呈する。この凹部はトレンチの
幅が広いため、その凹み部分に平坦性を有する。また、
この平坦性を有する凹部の埋め込み酸化膜１１の表面の
高さは、トレンチの底から埋め込み酸化膜１１の膜厚分
だけ高い。この埋め込み酸化膜１１の膜厚は、例えば活
性領域の窒化膜の表面の高さとほぼ一致する程度であ
る。一方、幅の微細なトレンチを埋めると埋め込み酸化
膜１１の表面での凹部は、上述のトレンチ９０の場合の
ように堆積過程でシーム２１へと変化してしまいやすい
ので、堆積完了後の埋め込み酸化膜１１の表面は図４
（ｂ）に示すようにわずかな落ち込み部分９１を呈する
か、または落ち込まないことも多い。またこの場合は、
埋め込み酸化膜１１の表面の高さは活性領域の窒化膜３
表面の高さより埋め込み酸化膜１１の膜厚分だけ高くな
る（例えばトレンチ９０）。減圧ＣＶＤ法以外の埋め込
み酸化膜形成に用いられるＣＶＤ法として、High Densi
ty Plasma enhanced CVD法（ＨＤＰＣＶＤ法）等もあ
る。ＨＤＰＣＶＤ法の場合、減圧ＣＶＤ法よりもシーム
２１は発生しにくいが、やはりある程度は発生してしま
う。

【０００９】次に、トレンチ９０を埋める埋め込み酸化
膜１１の表面を、２段階の処理で平坦化する。まずトレ
ンチ９０の直上部及び活性領域以外の部分にレジストを
形成する。具体的には例えば、内部に埋め込まれた埋め
込み酸化膜１１の表面が平坦性を有する凹部を呈し、そ
の表面の高さが活性領域の窒化膜３の表面の高さとほぼ
一致する程度の幅が広いトレンチ（図示せず）が存在し
た場合、その開口部及び近傍において、埋め込み酸化膜
１１の表面をレジストで覆う。

【００１０】そしてトレンチ９０の直上部や活性領域の
上でドライエッチングによるエッチバックを行い、この
領域における埋め込み酸化膜１１を除去して窒化膜３を
露呈させる（これを第１の平坦化と仮称する）。この後
レジストを除去しておく。

【００１１】レジストを上記のように形成したのは、幅
が広いトレンチを埋め込む埋め込み酸化膜１１が第１の
平坦化で除去されないようにパターニングされるべきだ
からである。つまりレジストパターンのアライメントが
ずれた場合を考慮して、上記のように幅が広いトレンチ
の開口よりも若干広めに（アライメントマージン相当程
度）レジストを形成する事が望ましい。しかしこのトレ
ンチの開口よりも広がったレジストにより、活性領域の
うちこのトレンチの開口との境界近傍では、第１の平坦
化によっては除去されない埋め込み酸化膜１１が存在す
る場合もある。

【００１２】これを除去するため、第１の平坦化に続い
て第２の平坦化を行なう。具体的にはシリコン窒化膜３
をストッパとするＣＭＰ法により、ほぼシリコン窒化膜
３の位置する高さ程度にまで、残存した埋め込み酸化膜
１１を除去する。これによりシリコン窒化膜３の上部に
は埋め込み酸化膜１１が残存せず、第１の平坦化の際に
用いられたレジストの境界近傍での埋め込み酸化膜１１
の段差が除去される。

【００１３】但し、正確にいえば埋め込み酸化膜１１の
表面はシリコン窒化膜３の表面よりも下方に（基板１側
に）若干退く。ここまでの状態を表わしたのが図４
（ｃ）である。先述のようにシーム２１はおおむねシリ
コン窒化膜３の位置する高さに発生するので、このとき
に表面に現れる。

【００１４】ＣＭＰ法を用いれば、表面を高精度に平坦
化でき、しかもシリコン窒化膜はシリコン酸化膜に比べ
研磨速度が遅いことが知られている（参照文献：“Comp
arative Evaluation of Gap-Fill Dielectrics in Shal
low Trench Isolation for Sub-0.25μm Technologie
s”S.Nag et al. IEEE IEDM 1996 pp.841-844）。よっ
て、シリコン窒化膜３上の埋め込み酸化膜１１が研磨に
より完全に除去されると予測される時間よりも若干長め
に研磨しておけば、シリコン窒化膜は少し研磨されるだ
けでありストッパとしての役割を果たせることになる。

【００１５】次に、熱りん酸を用いたウェットエッチン
グによりシリコン窒化膜３を選択的に除去する。そし
て、基板１上に残ったシリコン酸化膜２を犠牲酸化膜と
してイオン注入し、基板１中に不純物層を形成する（図
４（ｄ））。ここでいう犠牲酸化膜とは、素子の形成さ
れる活性領域にイオン注入時のダメージを残留させない
ために表面を保護する目的で形成される酸化膜のことで
ある。

【００１６】図４（ｄ）に示されるまでの工程によって
得られた構成の上面に、ＣＶＤ法により酸化膜を形成
し、エッチングを部分的に施すことにより、図４（ｅ）
に示すように埋め込み酸化膜２の両側面に酸化膜の側壁
３１を形成する。このときにシーム２１にも酸化膜３２
が形成される。そして、犠牲酸化膜２をフッ酸により除
去し、同時に埋め込み酸化膜１１もフッ酸によりある程
度除去されて平坦化され、トレンチ分離領域を完成させ
る（図４（ｆ））。基板１へのダメージを与えたくない
のでドライエッチングを採用することは望ましくない。

【００１７】側壁３１が形成されていたので、フッ酸を
用いたエッチングが等方性を有していても、トレンチ９
０の開口近辺のエッジ部分で埋め込み酸化膜１１がエッ
チングされて凹部ができることを軽減できる。

【００１８】

【発明が解決しようとする課題】しかしそれでも、一般
にＣＶＤ法で形成された酸化膜は熱酸化法で形成された
酸化膜よりもフッ酸によるエッチング速度が速い。熱酸
化膜で形成されている犠牲酸化膜２をフッ酸で除去する
際に、ＣＶＤ法で形成された酸化膜の側壁３１が除去さ
れ、さらに埋め込み酸化膜１１のうち、溝９０の開口エ
ッジ付近もエッチングされて、基板表面よりもトレンチ
エッジが窪んでしまう。

【００１９】一般にはＣＶＤ酸化膜のエッチング耐性を
熱酸化膜程度に高めるためには高温熱処理が有効であ
る。

【００２０】ただし、イオン注入後は不純物プロファイ
ルを変化させてはならないため高温熱処理できず、イオ
ン注入よりも後に形成される酸化膜３１，３２に対して
アニールを行うことができない。よってトレンチ９０を
埋める埋め込み酸化膜１１に対しては、図４（ｃ）に示
された工程以前に窒素雰囲気中でアニールを施してフッ
酸に対して耐性を持たせ得るが、シーム２１を埋める酸
化膜３２はＣＶＤ法により形成されただけで全く熱処理
がかかっておらず、フッ酸によるエッチングに対し耐性
が劣る。よって、シリコン酸化膜２を除去する際に同時
にこのシーム２１に入り込んだ酸化膜３２も除去されて
しまう。すると、トレンチを用いた素子分離領域上にシ
ーム２１に起因する窪みが残ることになる。

【００２１】ここで素子分離領域形成以外の素子形成プ
ロセスを考えると、必ず導体による電極や配線の形成の
プロセスが存在するが、全面に金属蒸着等したときに窪
みがあるとこの窪みの中に導体材料が入り込み、配線や
電極のパターン形成時に完全にエッチングできずシーム
２１の中に不必要な導体材料が残留してしまう。

【００２２】ここで例えば、図４（ｆ）に示すように、
トレンチにより分離された活性領域間をまたぐ配線５１
があり、このような活性領域間をまたぐ配線が、図４
（ｆ）の紙面に平行ないくつかの他の面に互いに独立し
て存在したと考える。本来はこれらの配線は互いに絶縁
されているはずであるのに、この窪みに残留した配線材
料が図４（ｆ）紙面に垂直方向に線状に伸びているの
で、これらの配線が接続されてショートしてしまう。

【００２３】このようなショートを生じさせないように
するには、シーム２１の発生をなくせばよい。そのため
にはトレンチ９０の幅を大きくし、トレンチに充分な埋
め込みがなされるようにすればよい。ところが、それで
はさらなる微細化は望めない。

【００２４】そこで、たとえシームが発生してもそのシ
ームへの埋め込みを行なうことが望まれる。このような
技術については、例えば特開昭６３−１９７３５５号公
報に開示されており、埋め込み酸化膜を基板の表面より
も下までエッチバックし、トレンチ上部には多結晶シリ
コンを埋め込み、この多結晶シリコンを酸化させてシー
ムへの埋め込みを行なっている。

【００２５】しかし、この技術では、トレンチ上部を埋
め込む多結晶シリコンがシリコン基板表面に直接に接触
するので、トレンチ近傍において接合リーク電流が発生
し易くなる。

【００２６】そこで本発明では、単結晶でないシリコン
を用い、これが直接に基板に接触しないようにしつつシ
ームの埋め込みを行なうことを目的とする。

【００２７】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、表面を有する半導体基板内に、前記表
面に開口する溝を形成する第１の工程と、前記溝内を埋
め込み、かつ前記表面から突出する埋め込み酸化膜を形
成する第２の工程と、前記埋め込み酸化膜の表面に非単
結晶半導体膜を形成し、これを熱酸化して第１の熱酸化
膜を形成する第３の工程と、前記半導体基板の前記表面
のうち、前記溝が形成されていない部分に第２の熱酸化
膜を介してイオン注入を行う第４の工程と、前記第２の
熱酸化膜を除去し、前記埋め込み酸化膜及び前記第１熱
酸化膜の表面を平坦化する第５の工程とを備える、集積
回路中の素子分離領域の形成方法である。

【００２８】この発明のうち請求項２にかかるものは、
前記第２の熱酸化膜は前記第１の工程において前記溝の
形成に先立って前記半導体基板の前記表面に形成され、
前記第１の熱酸化膜は、前記第４の工程において前記イ
オン注入に先だって、前記溝が形成されていない前記部
分において除去される、請求項１記載の集積回路中の素
子分離領域の形成方法である。

【００２９】この発明のうち請求項３にかかるものは、
前記第４の工程の後、前記第５の工程の前に、前記埋め
込み酸化膜のうち、前記第２の熱酸化膜よりも突出する
部分の側面に側壁を形成する、請求項２記載の集積回路
中の素子分離領域の形成方法である。

【００３０】この発明のうち請求項４にかかるものは、
前記第２の熱酸化膜は、前記第３の工程において前記第
１の熱酸化膜を形成する際に、前記半導体基板が酸化さ
れて形成される、請求項１記載の集積回路中の素子分離
領域の形成方法である。

【００３１】この発明のうち請求項５にかかるものは、
前記第３の工程において、前記埋め込み酸化膜の側面に
も前記非単結晶半導体膜を形成する、請求項４記載の集
積回路中の素子分離領域の形成方法である。

【００３２】

【発明の実施の形態】実施の形態１．図１に本発明の実
施の形態１にかかる、集積回路中の素子分離領域形成方
法を示す。図１（ａ）は図４（ｂ）と同じ状態であり、
ここまでは「従来の技術」に述べた手法で実現できる。
以下に、寸法の具体的数値を上げてもう一度はじめから
プロセスについて概説する。

【００３３】まず、基板１上に熱酸化によりシリコン酸
化膜２を５〜３０ｎｍ程度、シリコン窒化膜３をＣＶＤ
法により１００〜３００ｎｍ程度の膜厚で順に形成す
る。次に写真製版パターンをマスクとして異方性エッチ
ングにより素子分離領域のシリコン窒化膜３、シリコン
酸化膜２を開口し、基板１を１００〜５００ｎｍ程度の
深さまでエッチングすることにより基板１内にトレンチ
９０を形成する。

【００３４】次に、熱酸化によって内壁酸化膜１０を５
〜５０ｎｍ程度形成し、減圧ＣＶＤ法により全面に埋め
込み酸化膜１１を２０５〜８３０ｎｍ程度、すなわちシ
リコン酸化膜２の膜厚とシリコン窒化膜３の膜厚と形成
した溝の深さとの合計に相当する量だけ堆積する。この
ときシーム２１が発生してしまっているが、その発生位
置はシリコン窒化膜３の位置と同程度の高さである。こ
の状態が図１（ａ）で示されている。

【００３５】次に、素子分離領域の上にレジストを形成
し、ドライエッチングを用いたエッチバックでレジスト
に覆われていない部分の埋め込み酸化膜１１の厚みを減
じる、第１の平坦化をする。そして、レジストを除去し
た後、ＣＭＰ法により第２の平坦化を行う。これによっ
てシリコン窒化膜３上部に残留する埋め込み酸化膜１１
とシリコン窒化膜３の一部及びトレンチ内部の埋め込み
酸化膜１１を一部除去する。このときシーム２１が平坦
化された埋め込み酸化膜１１の表面に現れる。つまり図
４（ｃ）で示されるように、埋め込み酸化膜１１の上端
が基板１の表面から突出した状態が得られる。

【００３６】ここで、全面に多結晶シリコン膜４１を５
〜５０ｎｍ程度形成する。多結晶シリコンはアスペクト
比の高いトレンチへの埋め込みが可能であることが知ら
れており、シーム２１が埋め込まれる。このとき完全に
多結晶シリコンをシーム２１に埋め込むために、予めシ
ーム２１の部分にわずかにフッ酸によるエッチングを施
しておきシーム２１を顕在化しておいてから多結晶シリ
コン膜４１を形成するのも有効である。ここまでの状態
が図１（ｂ）である。

【００３７】続いて、熱処理により多結晶シリコン膜４
１を完全に酸化させて酸化膜４２を得る。この状態を表
わしたのが図１（ｃ）である。

【００３８】そしてシーム２１の中以外の酸化膜４２を
ドライエッチングを用いたエッチバックを施して除去
し、さらにシリコン窒化膜３を熱りん酸を用いたウェッ
トエッチングにより除去する。そして、基板１上に残っ
たシリコン酸化膜２を犠牲酸化膜として、矢印で示され
るイオン注入を行ない、基板１中に不純物層を形成す
る。ここまでの状態を表わしたのが図１（ｄ）である。

【００３９】続いて、犠牲酸化膜としての役割を終えた
シリコン酸化膜２をフッ酸で除去する際にトレンチ表面
のエッジ部分が落ち込まないようにするため、図１
（ｄ）までの工程で得られた構造の全面にＣＶＤ法によ
り酸化膜を形成し、エッチングを部分的に施すことによ
り、図１（ｅ）に示すように埋め込み酸化膜２の両側面
に側壁３１を形成する。

【００４０】そして、シリコン酸化膜２をフッ酸により
除去し、同時にトレンチ部分の埋め込み酸化膜１１、酸
化膜４２、側壁３１もフッ酸により一部除去されてある
程度平坦化され、トレンチによる素子分離を完成させ
る。

【００４１】本実施の形態によれば、シーム２１を埋め
込む酸化膜４２はＣＶＤによって形成された多結晶シリ
コンを熱酸化して得られたものであるので、ＣＶＤ法に
よって形成されて熱処理を受けないままシーム２１を埋
め込む従来の酸化膜３２と比較して、フッ酸に対する耐
性は高い。よってシリコン酸化膜２をフッ酸により除去
しても、埋め込み酸化膜１１のシーム２１に起因するへ
こみは生じない。よって素子分離領域の幅を狭くして集
積度をより高めても、この上に形成される配線にはショ
ートの問題が発生しない。また、多結晶シリコンは直接
には基板に接触せず、接合リーク電流の問題を回避でき
る。

【００４２】また、本実施の形態では、イオン注入後に
側壁３１を形成するため、フッ酸によるエッチングの際
にトレンチに埋め込まれた埋め込み酸化膜１１のエッジ
部分の落ち込みが少なく、より平坦な埋め込みが実現す
る。

【００４３】なお、本実施の形態では多結晶シリコン膜
を用いてシーム２１の処理を行なったが、熱酸化できる
膜であればよいので例えば非晶質シリコン膜等をシーム
２１の埋め込み処理に用いてもよい。

【００４４】また、本実施の形態では素子分離領域のパ
ターニングのマスクとして窒化膜と酸化膜の積層膜の場
合を例にとったが、最上膜が窒化膜で最下膜が酸化膜で
あれば他の積層膜でもよい。

【００４５】実施の形態２.図２に本発明の実施の形態
２にかかる集積回路中の素子分離領域形成方法を示す。
図２（ａ）は図４（ｂ）と同じ状態であり、また図２
（ｂ）は図４（ｃ）と同じ状態であり、ここまでは実施
の形態１と同様、従来の技術で実現できるので説明は省
略する。この段階で、平坦化された埋め込み酸化膜１１
の表面にシーム２１が現れる。

【００４６】ここで、実施の形態１と異なり先に熱りん
酸を用いたウェットエッチングによりシリコン窒化膜３
を除去する。そしてその後、全面に多結晶シリコン膜４
１を５〜５０ｎｍ程度形成する。この埋め込まれた多結
晶シリコン膜４１を後に熱処理してフッ酸への耐性を高
めることで、シーム２１を埋め込むのは実施の形態１と
同様である。また、このとき完全に多結晶シリコン膜４
１をシーム２１の中に埋め込むために、予めシーム２１
の部分にわずかにフッ酸によるエッチングを施しておき
シーム２１を顕在化しておいてから多結晶シリコン膜４
１を形成するのも実施の形態１と同様、有効である。こ
の状態が図２（ｃ）である。

【００４７】ここで、シリコン酸化膜２をストッパとし
た異方性エッチングを行ない、多結晶シリコン膜４１を
一部残して側壁を形成する。またこのとき、シーム２１
には多結晶シリコン膜４１が埋め込まれたままとなって
いる。この状態が図２（ｄ）である。

【００４８】次にシリコン酸化膜２をフッ酸を用いたエ
ッチング処理により除去する（図２（ｅ））。シリコン
窒化膜３除去後のシリコン酸化膜２は膜厚がばらついて
おり、これを犠牲酸化膜として採用すると活性領域の不
純物プロファイルが場所により一定でなくなって素子特
性に影響が出るからである。この際、多結晶シリコン膜
４１が埋め込み酸化膜１１をその側面から保護している
ので、埋め込み酸化膜１１はその頂面が些か除去される
ことはあっても、トレンチ９０の開口近辺で落ち込みが
生じることはない。

【００４９】次に新たに均一な厚さの犠牲酸化膜５を得
るために熱酸化を施す。このときシーム２１の中に埋め
込まれた多結晶シリコン膜４１と側壁を形成する多結晶
シリコン膜４１も同時に酸化され、酸化膜４３が得られ
る。

【００５０】そして図２（ｆ）に矢印で示されるように
イオン注入を行なって基板１中に不純物層を形成する。

【００５１】続けて、フッ酸によるエッチング処理によ
って犠牲酸化膜５を除去し、同時にトレンチ部分の埋め
込み酸化膜１１、酸化膜４３もフッ酸により一部除去さ
れてある程度平坦化され、トレンチによる素子分離を完
成させる。この状態が図２（ｇ）である。

【００５２】本実施の形態によれば、実施の形態１と同
様、埋め込み不良が発生した場合でも発生したシーム２
１には多結晶シリコン４１を熱酸化させて得られた酸化
膜４３が堅固に埋め込まれているので、犠牲酸化膜５を
フッ酸により除去する際にも従来のように窪みとして残
るようなことはないのでショートの問題は発生しない。
よって素子分離領域の幅を狭くして集積度をより高めて
も、この上に形成される配線にはショートの問題が発生
しない。また、多結晶シリコンは直接には基板に接触せ
ず、接合リーク電流の問題を回避できる。

【００５３】なお、実施の形態１と同様、多結晶シリコ
ン膜を用いてシーム２１の処理を行なったが、熱酸化で
きる膜であればよいので例えば非晶質シリコン膜等をシ
ーム２１の埋め込み処理に用いてもよい。

【００５４】また、実施の形態１と同様、素子分離領域
のパターニングのマスクとして窒化膜と酸化膜の積層膜
の場合を例にとったが、最上膜が窒化膜で最下膜が酸化
膜であれば他の積層膜でもよい。

【００５５】また、本実施の形態では、イオン注入時の
犠牲酸化膜を改めて形成していることにより、犠牲酸化
膜の膜厚のばらつきを抑えることができ、活性領域の不
純物プロファイルを一定にできることからトランジスタ
のしきい値電圧などのばらつきも抑えられるという効果
もある。

【００５６】また、本実施の形態では、犠牲酸化膜除去
の際には多結晶シリコン膜４１が熱酸化されてできた酸
化膜４３によって側壁が形成されているため、実施の形
態１におけるＣＶＤ法で形成された側壁３１と比べ、フ
ッ酸によるエッチングの際にトレンチに埋め込まれた酸
化膜のエッジ部分の落ち込みが少なく、さらに平坦な埋
め込みが実現する。このため、例えばソースとドレイン
とゲートとがすべてトレンチのエッジ部分に接して作ら
れるトランジスタにおいて、トレンチのへこんだエッジ
部分にまでゲート電極が延設し、設計値よりも大きなチ
ャネル幅を持ってしまい、トランジスタのしきい値電圧
が設計値とは変わってしまうというような逆ナロウチャ
ネル効果の問題も起こらない。

【００５７】その他．以上が本発明の実施の形態である
が、このようなトレンチが用いられる場所の実際の集積
回路の製作例を補足としてあげておく。図３は本発明の
素子分離領域の形成方法を用いたＤＲＡＭメモリセルの
製造方法の一例を示すものであり、以下に詳述する。

【００５８】まず、先述の実施の形態のいずれかの方法
でシリコン基盤１にトレンチによる素子分離領域１００
を形成する。次に、Ｐ型のウェル（図示せず）を形成
し、熱酸化法でゲート酸化膜を１００オングストローム
程度、ＣＶＤ法で多結晶シリコン膜（ゲート電極材）を
１０００オングストローム程度の厚みで成膜する。次
に、写真製版により所定の領域にレジストを形成し、異
方性エッチングにより多結晶シリコン膜のパターニング
を行なうことでゲート電極６２を形成し、その後レジス
トは除去する。次に、トレンチ部分及びゲート電極６２
をマスクとしてＡｓを５０ｋｅＶ、５×１０¹³ｃｍ^-2の
条件でイオン注入し、Ｎ型層６１（ソース、ドレイン領
域）を形成する。次にＣＶＤ法で全面に１０００オング
ストローム程度の膜厚を有する酸化膜を堆積し、このＣ
ＶＤ法による酸化膜を異方性エッチングすることで側壁
酸化膜６３を形成する。ここまでの状態を示したのが図
３（ａ）である。

【００５９】次に、層間絶縁膜７１としてＣＶＤ法で全
面に酸化膜を７０００オングストローム程度堆積し、ビ
ットラインコンタクトホールを所定の位置に開口する。
次に、ビットライン配線材料として不純物を含有した多
結晶シリコンを１０００オングストローム程度、さらに
タングステンシリサイド（ＷＳｉ）を１０００オングス
トローム程度、全面に堆積し、パターニングにより所定
の領域にのみ配線することでビットライン７２を形成す
る。ここまでの状態を示したのが図３（ｂ）である。

【００６０】次に、層間絶縁膜として再度、ＣＶＤ法で
全面に酸化膜を７０００オングストローム程度堆積し、
ストレージノードコンタクトホールを所定の位置に開口
する。次に、キャパシタ下部の電極材料として不純物を
含有した多結晶シリコンを８０００オングストローム程
度、全面に堆積し、パターニングにより所定の領域にの
み配置することでストレージノード８１を形成する。こ
こまでの状態を示したのが図３（ｃ）である。

【００６１】次に、キャパシタ誘電膜８２としてＣＶＤ
法でシリコンオキシナイトライド（ＳｉＯＮ）膜を７０
オングストローム程度堆積し、キャパシタ上部電極８３
としてＣＶＤ法で不純物を含有した多結晶シリコンを５
００オングストローム程度堆積してセルプレートを形成
しパターニングにより所定の領域にのみ配置する。ここ
までの状態を示したのが図３（ｄ）である。

【００６２】これでＤＲＡＭデバイスのセル部は完成す
るがこの後、周辺回路と接続、配線される。

【００６３】本例に挙げたようなＤＲＡＭデバイスをは
じめ高度に集積化されるデバイスにおいては分離幅の狭
い素子分離法としてトレンチ分離法は不可欠であるが、
本発明を用いてこれを製造し完全に平坦化を行なうこと
で、ウェハ面内で素子分離膜の形状が均一なものとな
る。このことは、図３（ｄ）に示したようなメモリセル
を多数配置するＤＲＡＭデバイスにおいて、メモリセル
ごとの素子特性のばらつきを防止できることを意味し、
結果としてデバイスの安定動作と高歩留まりが達成され
る。

【００６４】

【発明の効果】この発明のうち請求項１にかかる集積回
路の素子分離領域の形成方法によれば、微小な溝に対し
て埋め込み酸化膜が充分に埋め込めず、埋め込み酸化膜
の上面に凹部が発生しても、そこには非単結晶半導体膜
を熱酸化させた第１の熱酸化膜が堅固に埋め込まれる。
よって、埋め込み酸化膜の上面の平坦性が損なわれるこ
とがなく、埋め込み酸化膜の上面に敷設される配線のパ
ターニングの不良も回避できるので、素子分離領域の幅
を狭くして集積度をより高めることができる。また第２
の熱酸化膜の存在により、非単結晶半導体膜は直接には
基板に接触せず、接合リーク電流の問題を回避できる。

【００６５】この発明のうち請求項２にかかる集積回路
の素子分離領域の形成方法によれば、犠牲酸化膜として
機能する第２の熱酸化膜を第１の熱酸化膜に先行して形
成するものの、第１の熱酸化膜はイオン注入の際の妨げ
となることがない。

【００６６】この発明のうち請求項３にかかる集積回路
の素子分離領域の形成方法によれば、第５の工程におい
て第２の熱酸化膜の除去に用いられるエッチャントが埋
め込み酸化膜をその側面からエッチングすることが軽減
され、埋め込み酸化膜の上面の平坦性が損なわれること
がない。

【００６７】この発明のうち請求項４にかかる集積回路
の素子分離領域の形成方法によれば、第１の熱酸化膜と
第２の熱酸化膜を同時に形成することができる。

【００６８】この発明のうち請求項５にかかる集積回路
の素子分離領域の形成方法によれば、埋め込み酸化膜の
側面にも第３の工程において第１の熱酸化膜が形成され
るので、第５の工程において第２の熱酸化膜の除去に用
いられるエッチャントが埋め込み酸化膜をその側面から
エッチングすることが回避され、埋め込み酸化膜の上面
の平坦性が損なわれることがない。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の方法の各段階を示し
た図である。

【図２】 本発明の実施の形態２の方法の各段階を示し
た図である。

【図３】 本発明の実施の形態１および２を適用する場
所のその後の工程を示した図である。

【図４】 従来の技術の方法の各段階を示した図であ
る。

【符号の説明】

１ 半導体基板、２，５，４２ シリコン酸化膜、３
シリコン窒化膜、１１埋め込み酸化膜、２１ シーム、
３１ 側壁、４１ 非単結晶シリコン膜。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 表面を有する半導体基板内に、前記表面
   に開口する溝を形成する第１の工程と、 前記溝内を埋め込み、かつ前記表面から突出する埋め込
   み酸化膜を形成する第２の工程と、 前記埋め込み酸化膜の表面に非単結晶半導体膜を形成
   し、これを熱酸化して第１の熱酸化膜を形成する第３の
   工程と、 前記半導体基板の前記表面のうち、前記溝が形成されて
   いない部分に第２の熱酸化膜を介してイオン注入を行う
   第４の工程と、 前記第２の熱酸化膜を除去し、前記埋め込み酸化膜及び
   前記第１熱酸化膜の表面を平坦化する第５の工程とを備
   える、集積回路中の素子分離領域の形成方法。
2. 【請求項２】 前記第２の熱酸化膜は前記第１の工程に
   おいて前記溝の形成に先立って前記半導体基板の前記表
   面に形成され、 前記第１の熱酸化膜は、前記第４の工程において前記イ
   オン注入に先だって、前記溝が形成されていない前記部
   分において除去される、請求項１記載の集積回路中の素
   子分離領域の形成方法。
3. 【請求項３】 前記第４の工程の後、前記第５の工程の
   前に、 前記埋め込み酸化膜のうち、前記第２の熱酸化膜よりも
   突出する部分の側面に側壁を形成する、請求項２記載の
   集積回路中の素子分離領域の形成方法。
4. 【請求項４】 前記第２の熱酸化膜は、前記第３の工程
   において前記第１の熱酸化膜を形成する際に、前記半導
   体基板が酸化されて形成される、請求項１記載の集積回
   路中の素子分離領域の形成方法。
5. 【請求項５】 前記第３の工程において、前記埋め込み
   酸化膜の側面にも前記非単結晶半導体膜を形成する、請
   求項４記載の集積回路中の素子分離領域の形成方法。