JP3828287B2 - シャロートレンチ分離構造の形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、高集積化された半導体メモリ装置等の半導体装置に関し、特に、素子相互を分離するための分離構造を形成するための方法に関する。
【0002】
【従来の技術】
集積回路は、半導体基板上に形成されるトランジスタ等の種々の素子を一緒に接続することによって形成される。集積回路本来の機能を保証するため、これらの素子は互いに電気的に分離されていなければならない。この分離は、シリコンの局部的酸化(LOCOS)あるいはシャロートレンチ分離(STI)を使用して達成される。シャロートレンチ分離は絶縁層及び導電層が順次形成される比較的平坦な表面に設けられるため、集積密度が高い回路に特に有効である。
【0003】
図1(a)乃至(c)、図2(a)乃至(c)は、シャロートレンチ分離(STI)構造を形成するための通常のプロセスを示している。図1(a)に示すように、シリコン基板100の表面上に二酸化シリコン(SiO2 )層102及び窒化シリコン(Si3 N4 )層104が連続して形成される。この窒化シリコン層104上に図示せぬパターニングされたレジストが形成され、このレジストをマスクとして、反応性イオンエッチング(RIE)等のエッチングプロセスにより、図1(b)に示すように、シリコン基板100にトレンチ106が形成される。次に、熱酸化プロセスが実行され、図1(c)に示すように、シリコン基板100の露出された表面上に熱二酸化シリコン層(SiO2 )108が形成される。
【0004】
次に、図2(a)に示すように、二酸化シリコン層(SiO2 )110が例えばTEOS等の分解によって堆積され、トレンチ106が充填される。次に、図2(b)に示すように、二酸化シリコン層110が例えば化学的機械研磨(CMP)によって平坦化される。窒化シリコン層104は、平坦化プロセスのためのストッパとして作用する。次に、窒化シリコン層104が除去される。この後、種々のウエットエッチングプロセスが続く製造工程において使用され、二酸化シリコン層102が除去され、同様に、窒化シリコン層を取り除いた後に形成された犠牲あるいはダミーの二酸化シリコン層も取り除かれる。そのような犠牲シリコン酸化層は、ゲート酸化層を成長する前のイオン注入プロセス(例えば、トランジスタの閾値電圧を制御するためのチャンネル注入プロセス等)による基板の損傷除去及び基板表面の平坦化を目的として形成される。しかし、これらウエットエッチングプロセスによって、図2(c)に示すようなシャロートレンチ分離構造のコーナー112において、二酸化シリコンがエッチングにより除去されてしまう。図3に詳細に示すように、このエッチングによるシャロートレンチ分離構造のコーナーにおける二酸化シリコンの除去は、結果的に、シャロートレンチ分離構造によって規定された活性領域に形成されるトランジスタの閾値電圧を低下させる。
【0005】
シャロートレンチ分離構造のコーナーを保護する1つの技術がMandelman等による米国特許第5,521,422号明細書に記載されている。図4乃至図6に示すMandelman等による発明の一実施例のプロセスにおいて、シリコン基板5の表面上に酸化物パッド10及び窒化物表面被覆12が連続して形成される。次に、窒化物表面被覆12がエッチングされ、図4(a)に示すように開口14が形成される。次に、図4(b)に示すように、CVD酸化物等の絶縁層16が堆積される。次に、図5(a)に示すように、層16及び層10がエッチングされ、窒化物表面被覆12の側壁上にスペーサ16a及び16bが残される。次に、図5(b)に示すように、スペーサ16a及び16bをマスクとして基板5がエッチングされ、シリコン基板5内にトレンチ18が形成される。次に絶縁体20が堆積され、トレンチ18及び開口14を充填する。この後、窒化物表面被覆12をストッパとして絶縁体20が平坦化される。次に、図5(c)に示すように、窒化物表面被覆12が除去され、シリコン基板5の表面の上方に突出しているスペーサ16a及び16bと共に絶縁体20が残される。続いて、図6に示すように、酸化物パッド10がエッチングされ、基板5の表面にゲート酸化膜22が形成される。次にゲート導体24が堆積され、フォトリソグラフによりパターニングされる。
【0006】
【発明が解決しようとする課題】
上記Mandelman等による特許明細書に開示されたプロセスによれば、シャロートレンチ分離構造のコーナー部分がエッチングプロセス中に保護されているが、これは幾つかの問題を有している。特に、シャロートレンチ分離構造のコーナー部分の保護は、図7に示す長さ“L”に依存している。長さ“L”は、シャロートレンチ分離構造のコーナー部分から延在する側壁16a及び16bの距離を表している。この長さ“L”の変化によってシャロートレンチ分離構造の形状が変化し、特に、長さ“L”が非常に小さい場合、結果的に続くエッチングプロセスによって側壁が取り除かれ、シャロートレンチ分離構造のコーナー部分へのが生じる。このため、結果的にデバイスの特性が変動する可能性がある。したがって、長さ“L”は、シャロートレンチ分離構造のコーナー部分を確実に保護するように制御されなければならない。Mandelman等による米国特許明細書に開示されたプロセスにおいて、長さ“L”は、図4(b)に示す堆積工程中に堆積された絶縁層16の厚さと、図5(a)の反応性イオンエッチング工程中にエッチングされる絶縁層16の量とによって決定される。長さ“L”はこれら両方のプロセスの均一性に依存しており、また、これらプロセスの均一性はとりわけウエハ中の位置(例えば、ウエハの中心かウエハの周辺部分か)によって影響を受けるため、長さ“L”はMandelman等による特許明細書に開示されたプロセスにおいて制御するのが困難であり、デバイスの特性が変動してしまう。
【0007】
さらに、図5(c)に示すように、絶縁体20及び側壁スペーサ16a及び16bはシリコン基板5の表面の上方に突出している。このため、図6に示すように、シリコン基板5の表面と絶縁体20との間に形成されたレベル差により、ゲート電極24上に必然的に段が形成される。このため、ゲート電極24のパターン化が困難となり、特に64Mビット及び256Mビットのダイナミック・ランダム・アクセス・メモリ(DRAM)等のように、高集積化されたデバイスにおいては困難である。
【0008】
さらに、Mandelman等による米国特許明細書に開示されたプロセスは、例えば絶縁層16の堆積及び絶縁層16のエッチング等、図1、図2に示す通常のプロセスと比較すると幾つかの付加的な工程が要求される。
【0009】
本発明は、上記課題を解決するためになされたものであり、シャロートレンチのコーナー部分のを防止でき、デバイスの閾値電圧の低下、及び製造工程の増加を抑えることが可能なシャロートレンチ分離構造を形成するための方法を提供しようとするものである。
【0010】
【課題を解決するための手段】
本発明のシャロートレンチ分離構造の形成方法の第1の態様は、半導体基板上に酸化物パッド層を形成し、前記酸化物パッド層上に窒化物パッド層を形成し、前記窒化物パッド層及び前記酸化物パッド層を貫通させて前記半導体基板内に開口を形成し、前記窒化物パッド層を等方性エッチングし、前記酸化物パッド層を貫通している前記開口から前記窒化物パッド層を後退させ、前記開口によって露出された前記半導体基板の表面を酸化し、前記窒化物パッド層を後退させることによって露出された前記酸化物パッド層上及び前記開口を充填するために絶縁層を堆積し、前記後退された窒化物パッド層をストッパとして前記堆積された絶縁層を平坦化し、前記後退された窒化物パッド層及び前記酸化物パッド層を除去し、前記絶縁層を堆積する前に前記半導体基板の前記酸化された部分上に窒化膜を形成することを特徴とする。
本発明のシャロートレンチ分離構造の形成方法の第2の態様は、半導体基板上に酸化物パッド層を形成し、前記酸化物パッド層上に窒化物パッド層を形成し、前記窒化物パッド層及び前記酸化物パッド層を貫通させて前記半導体基板内に開口を形成し、前記開口によって露出された前記半導体基板の表面を酸化し、前記窒化物パッド層を等方性エッチングし、前記酸化物パッド層を貫通している前記開口から前記窒化物パッド層を後退させ、前記窒化物パッド層の後退によって露出された前記酸化物パッド層の上面及び前記開口を充填するために絶縁層を堆積し、前記後退された窒化物パッド層をストッパとして前記堆積された絶縁層を平坦化し、前記後退された窒化物パッド層及び前記酸化物パッド層を除去し、前記絶縁層を堆積する前に前記半導体基板の前記酸化された部分上に窒化膜を形成することを特徴とする。
【0011】
上記方法によれば、シャロートレンチ分離構造のコーナー部分における絶縁体は後続するエッチング処理中の浸蝕から保護され、シャロートレンチ分離構造によって定められた活性領域に形成された素子の閾値電圧の変化による問題を減少できる。さらに、窒化物パッドの縁部の後退は等方性エッチング工程において生じるため、本発明の方法によってシャロートレンチ分離構造の形状の制御性を高めることができる。さらに、本発明の方法は工程数が少ないため、装置の製造が容易になり、製造コストを減少できる。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
図8乃至図11は、本発明の第1の実施の形態に係るシャロートレンチ分離構造の形成方法を示している。図8(a)に示すように、シリコン基板200上に二酸化シリコン(SiO2 )パッド層202及び窒化シリコン(Si3 N4 )パッド層204が設けられる。二酸化シリコン層202は約80乃至100オングストローム(例えば82オングストローム)の厚さを有し、例えば熱酸化あるいは低圧化学気相成長(LPCVD)等によって形成される。窒化シリコン層204は、約1000乃至2000オングストローム(例えば1300オングストローム)の厚さを有し、例えばLPCVD等によって形成される。基板200は、シリコンウエハあるいはシリコンウエハ上に形成されたエピタキシャル層であってもよい。次に、図示せぬパターニングされたフォトレジストが窒化シリコンパッド層204上に形成される。
【0013】
この後、図8(b)に示すように、パターニングされたフォトレジストをマスクとして窒化シリコンパッド層、二酸化シリコンパッド層及び基板が例えば反応性イオンエッチング等によってエッチングされ、基板200内にトレンチ(開口)206が形成される。
【0014】
次に、図8(c)に示すように、高温(例えば1000℃)の熱酸化を行うことによって、トレンチ206によって露出されたシリコン基板200上に約80乃至100オングストロームの厚さの薄い二酸化シリコン(SiO2 )層が形成される。この高温の熱酸化によって、トレンチ206を形成するためのエッチングプロセスによって受けた基板の損傷が除去される。
【0015】
次に、窒化シリコンパッド層204が例えば化学ドライエッチングによって等方性エッチングされる。本発明において、この等方性エッチング工程中にエッチングされた窒化シリコンの量は約250オングストロームである。したがって、図9(a)に示すように、等方性エッチングによって窒化シリコン層204の縁部はトレンチ206の側壁から距離L=250オングストロームだけ後退(プルバック)される。このエッチング工程において、等方性エッチングされる窒化シリコンの量は、本発明の技術が含まれる製造工程全体に依存している。一般に、エッチングされる窒化シリコンの量は、浸蝕からシャロートレンチ分離構造のコーナー部分を保護するのに十分なものであるべきである。さらに、窒化シリコンパッド層の等方性エッチングは、図10(a)において説明するように、窒化シリコンが平坦化プロセスのためのストッパとして機能するに十分な厚さを有するように窒化シリコンを残さなくてはならない。
【0016】
その代わりに、図21に示すように、例えば次の処理工程中に下部層の酸化等を防ぐため、窒化シリコン層210が設けられることもある。この場合、等方性エッチング工程中にエッチングされる窒化シリコンの量は約300オングストロームである。この方法において、窒化シリコンパッド層204及び窒化シリコン層210から構成される複合窒化シリコン層は、トレンチ206の側壁から約250オングストロームだけ後退されている。
【0017】
次に、図9(b)に示すように、例えばTEOS(Si(OC2 H5 )4 )を分解するCVD処理等を使用して基板の表面全体に二酸化シリコン層212がブランケット堆積される。例えばO3 及びTEOS等を使用するプラズマCVD処理等の二酸化シリコン層212を堆積する別の堆積技術を使用してもよい。このようにして、トレンチ206及び前記後退された窒化シリコンパッド層204により露出された二酸化シリコンパッド層202の上面に二酸化シリコン層212が堆積される。
【0018】
次に、図10(a)に示すように、例えばRIEや化学的機械研磨、あるいはそれらの組み合わせを使用して二酸化シリコン層212が平坦化される。次に、図10(b)に示すように、例えば化学的ドライエッチング(CDE)、高温のリン酸あるいはHF/グリセロール等によって窒化シリコンパッド層204が除去される。
【0019】
次に、1回以上のウェットエッチング処理が行われ、二酸化シリコンパッド層202ならびに任意の犠牲あるいはダミーの酸化物が除去され、結果的に図10(c)に示す構造となる。窒化シリコンパッド層204は等方性エッチング処理によって後退されているため、図10(b)に示すシャロートレンチ分離構造はT字形である。この方法において、図10(c)に示すように、二酸化シリコンパッド層202及び任意の犠牲あるいはダミー酸化物層を除去するウェットエッチング処理はシャロートレンチ分離構造の延長部を浸蝕し、シャロートレンチ分離構造のコーナー部分において絶縁体をエッチングして除去することはない。
【0020】
したがって、本発明の上記方法を使用すると、シャロートレンチ分離構造のコーナー部分における絶縁体のエッチングが抑制され、シャロートレンチ分離構造によって規定された活性領域中に形成される素子の閾値電圧の変化による問題が最小に抑えられる。図7で説明したように、シャロートレンチ分離構造のコーナー部分が保護される程度は、長さ“L”によって決定される。本発明によると、この長さ“L”は窒化シリコン層の等方性エッチングによって規定される。本発明によれば、唯一のプロセスファクタだけが長さ“L”に影響を及ぼすため、シャロートレンチ分離構造の形状の制御性を強化でき、デバイス特性の変動を減少することができる。さらに、シャロートレンチ分離構造の上部表面及び基板の表面がほぼ水平であるため、図11に示すように、シャロートレンチ分離構造212とそれに続いて形成されたゲート電極214との間に殆ど段が形成されない。したがって、ゲート電極のパターニングが容易である。さらに、本発明の方法は工程数が少ないため、デバイスの製造が容易であり、製造コストを低減できる。
【0021】
図12(a)及び(b)は、上記方法(図21に図示された窒化シリコン層の形成工程を含む)によって製造されたシャロートレンチ構造の形状を示している。同図において、等方性エッチング工程中にエッチングされる窒化シリコンパッド層の量は、それぞれ100オングストローム及び300オングストロームである。これらの図面から分かるように、シャロートレンチ分離構造の形成後にシャロートレンチ分離構造のコーナー部分における絶縁体をウェットエッチングによってエッチングすると、100オングストロームの等方性エッチングの方が300オングストロームの等方性エッチングよりも大きくなる。したがって、窒化シリコンパッド層を300オングストロームだけ後退(プルバック)させる方が、窒化シリコンパッド層を100オングストロームだけ後退させるよりもシャロートレンチ分離構造のコーナー部分に対する保護が強化される。窒化シリコンパッド層の後退が大きくなるに従い、図10(b)に示す“T字形”の水平な延長部が長くなり、シャロートレンチ分離構造のコーナー部分に対する保護も強化される。しかし、窒化シリコンパッド層のエッチングは等方性エッチングであるので、後退量が大きくなるに伴い、残りの窒化シリコンパッド層が薄くなる。上述のように、残りの窒化シリコンパッド層は、図10(a)に示す平坦化処理のためのストッパとして機能するため、十分な厚さを有する必要がある。
【0022】
図13乃至図15は、本発明の第2の実施の形態を示すものであり、シャロートレンチ分離構造の形成方法を示している。図13(a)に示すように、基板200上に二酸化シリコンパッド(SiO2 )層202及び窒化シリコンパッド(Si3 N4 )層204が順次形成される。二酸化シリコン層202は約80乃至100オングストローム(例えば82オングストローム)の厚さを有し、例えば熱酸化あるいは低圧化学気相成長(LPCVD)等によって形成される。窒化シリコン層204は約1000乃至2000オングストローム (例えば1300オングストローム)の厚さを有し、例えばLPCVD等によって形成される。基板200はシリコンウエハであるか、シリコンウエハ上に形成されたエピタキシャル層であってもよい。次に、パターニングされた図示せぬフォトレジストが窒化シリコンパッド層204上に形成される。
【0023】
次に、図13(b)に示すように、パターニングされたフォトレジストをマスクとして例えば反応性イオンエッチングによって窒化シリコンパッド層、二酸化シリコンパッド層及び基板がエッチングされ、基板200内にトレンチ206が形成される。
【0024】
次に、例えばHF/グリセロールあるいは高温のリン酸を使用して窒化シリコンパッド層204が等方性エッチングされる。本発明の実施の形態において、この等方性エッチング工程中にエッチングされる窒化シリコンの量は約250オングストロームである。したがって、等方性エッチングにより、窒化シリコンパッド層は図13(c)に示すようにトレンチ206の側壁から距離L=250オングストロームだけ後退する。
【0025】
図14(a)に示すように、約80乃至100オングストロームの厚さを有する薄い二酸化シリコン(SiO2 )層208が、トレンチ206を形成することによって露出されたシリコン基板200上に高温(約1000℃)の熱酸化を行うことによって形成される。この高温の酸化によって、トレンチ206を形成するためのエッチング処理によって生じた基板の損傷が除去される。場合によっては、厚さ約50オングストロームの薄い窒化シリコン層(図示せず)が、例えばCVDによって窒化シリコン層204上及び二酸化シリコン層208上に堆積される。後続する処理工程中に下部層が酸化されることを防ぐために、例えば窒化シリコン層を設けてもよい。第1の実施の形態のように、50オングストロームの窒化物層が形成された場合、等方性エッチング工程中にエッチングされる窒化シリコンの量は約300オングストロームである。この方法において、トレンチ206の側壁から約250オングストロームだけ後退された複合窒化シリコン層が形成される。
【0026】
次に、図14(b)に示すように、例えばTEOS(Si(OC2 H5 )4 )が分解されるCVD処理等を使用して、基板の全面上に二酸化シリコン層212がブランケット堆積される。
【0027】
次に、図15(a)に示すように、例えばRIEや、化学的機械研磨、あるいはそれらを組み合わせて、二酸化シリコン層212が平坦化される。次に、図15(b)に示すように、例えば化学的ドライエッチング(CDE)あるいは高温のリン酸あるいはHF/グリセロールを使用してエッチングすることによって、窒化シリコンパッド層204が除去される。次に、1回以上のウェットエッチング処理を行い、二酸化シリコンパッド層202ならびに任意の犠牲あるいはダミーの酸化物層が除去されることにより、図15(c)に示すような構造が形成される。
【0028】
窒化シリコンパッド層は等方性エッチングプロセスによって後退されるため、図15(b)に示すシャロートレンチ分離構造はT字形である。この方法において、二酸化シリコンパッド層202及び任意の犠牲あるいはダミーの酸化物層を除去するためのウェットエッチングプロセスは、図15(c)に示すように、シャロートレンチ分離構造のT字形の延長部を浸蝕し、シャロートレンチ分離構造のコーナー部分において絶縁体がエッチングで除去されることはない。
【0029】
第2の実施の形態においても、第1の実施の形態と同様の効果を得ることができる。
図16(a)及び図16(b)は、本発明によるシャロートレンチ分離構造によって他のセルから分離された自己整合埋設ストラップを有するトレンチDRAMセルを示している。図16(a)はトレンチDRAMセルの上面図であり、図16(b)は図16(a)の16b−16b線に沿った断面図である。DRAMセル50はトレンチキャパシタ55及び転送ゲート60を含んでいる。トレンチキャパシタ55は、第1のN+ 型多結晶シリコン充填材料65、第2の多結晶シリコン充填材料67及び酸化物カラー71を含んでいる。MOS転送ゲート60は、P型ウェル75中に形成されたN型のソース/ドレイン領域73及びドレイン/ソース領域74と、ソース/ドレイン領域73とドレイン/ソース領域74との間のチャンネル領域から絶縁して間隔を設けられたWSix /多結晶積層シリコンゲート(ワード線WL)77とを含んでいる。例えばBPSGからなる絶縁層80の開口部に形成されたビット線コンタクト79は、電気的にソース/ドレイン領域73とビット線(BL)81とを接続する。本発明に従って形成されたシャロートレンチ分離構造STIは、DRAMセル50を隣接したDRAセル及び通過ワード線92からDRAMセル50を電気的に分離する。通過ワードライン92は、WSix /多結晶シリコン積層構造を有している。絶縁層87はビット線81上に形成され、アルミニウム配線(Al1)89が絶縁層87上に形成されている。アルミニウム配線89の1本は、例えばタングステン(W)のコンタクトスタッド91によってビット線81に接続されている。拡散領域83は、第3の多結晶シリコン充填材料69とMOS転送ゲート60のドレイン/ソース領域74とを電気的に接続する。この拡散領域83は、記憶トレンチ中の多量にドープされたシリコン充填材料からドープ材料をP型ウェル75に外方拡散することによって形成される。拡散領域83と第3の多結晶シリコン充填材料69とによりトレンチキャパシタ55を転送ゲート60に接続するための埋設ストラップが構成される。尚、図16(a)において、AAは活性領域を示している。
【0030】
図17乃至図20を参照してシャロートレンチ分離構造、及び本発明の方法を使用してDRAMセル50を製造する方法について説明する。図17(a)に示すように、埋設されたN型ウェル48は、メモリセルアレイのために意図されたP型ウェルの下方にリンを注入することによってP型半導体基板300中に形成される。埋設されたN型ウェルは、例えばP型ウェルをN型半導体基板に注入する等の別の方法、あるいはエピタキシによって形成してもよい。
【0031】
図17(b)に示すように、半導体基板300上に厚さ約10ナノメートルの薄い酸化物層301が例えば熱成長され、この表面上に厚さ約0.2マイクロメートルの窒化シリコン層302が例えば化学気相成長によって形成される。次に、酸化物層301及び窒化シリコン層302がパターニング及びエッチングされ、トレンチ303をエッチングするためのマスクが形成される。このマスクを用いて基板を異方性エッチングし、深さ約8マイクロメートルのトレンチ303が形成される。ストレージノードを構成するトレンチ303がエッチングされた後、トレンチ303の下部からヒ素を外方拡散することによってN型キャパシタプレート304が形成される。これは、例えばヒ素でドープされたガラス層を付着し、ヒ素でドープされたガラス層をトレンチ303の下部だけに残るようにエッチングし、ヒ素を外方拡散するためにアニール処理することによって達成される。
【0032】
次に、窒化酸化物(ON)層あるいは酸化窒化物(NO)層等のストレージノード誘電体層(図示せず)がトレンチ303中に形成される。誘電体層が形成された後、トレンチ303をN+ 型多結晶シリコン等の不純物がドープされた第1の導電性材料で充填することによって第1の導電領域が形成される。充填の工程は、例えばシランあるいはジシランを化学気相成長することによって行われる。次に、N+ 型多結晶シリコンは、等方性エッチング処理を使用してトレンチ303内の第1のレベルにエッチバックされ、第1のトレンチ充填部65が形成される。第1のトレンチ充填部65の高さは、半導体基板300の表面の下方の例えば約1.0マイクロメートル程度である。
【0033】
次に、図18(a)に示すように、低圧化学気相成長(LPCVD)あるいはプラズマ増強された化学気相成長(PECVD)TEOSを使用してN+ 型多結晶シリコンまでエッチバックすることによってトレンチ303の一部分の側壁上に酸化物カラー71が形成される。
【0034】
次に、図18(b)に示すように、トレンチ303の残りに第2の導電性材料を充填することによって第2の導電領域が形成される。第2の導電性材料は例えばN+ 型多結晶シリコンあるいはドープされていない多結晶シリコンであり、化学気相成長(CVD)によって形成される。次に、第2の導電性材料及び酸化物カラー71がトレンチ303内の第2のレベルにエッチバックされ、その結果、酸化物カラー71によって半導体基板から絶縁された第2のトレンチ充填部67が形成される。後続するプロセスにおいて形成される埋設ストラップの深さは、この第2の導電性材料及び酸化物カラー71の制御されたエッチバックによって定められる。第2のトレンチ充填67は、半導体基板300の表面の下方に約0.1マイクロメートルエッチバックされる。
【0035】
次に、トレンチ303内の自然酸化物がその場で除去される。特に、第2のトレンチ充填部67の上部表面上の自然酸化物、及び埋設ストラップのための不純物がその後外方拡散されるときに通るトレンチ303の側壁上の自然酸化物が除去される。この自然酸化物の除去は、例えば850℃以上の温度の水素中でその場で予備焼成することによって行われる。
【0036】
次に、図19(a)に示すように、酸化物カラー71及び第2の導電性材料のエッチバックによって開けられたトレンチ303の部分は、第3の導電性材料によって充填される。第3の導電性材料は、例えば、化学気相成長(CVD)によって堆積されたドープされていない多結晶シリコンである。次に、例えば反応性イオンエッチングを使用して多結晶シリコンがエッチバックされ、第3のトレンチ充填部69が形成される。多結晶シリコンは、埋設ストラップの許容可能な抵抗及び凹部のエッチングの制御性によって決定され、半導体基板300の表面の下方に約0.05マイクロメートルエッチバックされるのが好ましい。
【0037】
図19(b)に示すように、シャロートレンチ分離を設けるため、シャロートレンチ310が形成される。上述のように、シャロートレンチ分離は、ディスクリートなメモリセルがそれらの間で干渉するのを防ぐために使用される。特に、シャロートレンチは、第1、第2の実施の形態で説明したようにして形成される。したがって、例えばトレンチ310は、窒化シリコンパッド層302上に形成されたパターニングされたフォトレジストをマスクとしてエッチングされる。次に、窒化シリコンパッド層302は等方性エッチングされ、約300オングストローム取り除かれる。
【0038】
次に、図20に示すように、トレンチの側壁が酸化され、約100オングストロームの厚さの酸化物層320が形成され、次に、厚さ約50オングストロームの窒化シリコン層322が堆積される。酸化物と窒化物のライニングはオキシダントから酸化物カラー71を分離するのに役立ち、それによって転位及び応力が抑制される。次に、トレンチが二酸化シリコン等の絶縁体324で充填され、その後、トレンチ充填部は化学的機械研磨(CMP)及び/または反応性イオンエッチング(RIE)を使用して平坦化される。次に、窒化シリコンパッドが化学的ドライエッチング(CDE)あるいは高温のリン酸によって除去され、その後、例えば200オングストロームの二酸化シリコンを取り除くため、ウェットエッチングを使用して酸化物パッドが除去される。この時、トレンチ中の二酸化シリコンもエッチングされる。次に、約100オングストロームの厚さの犠牲の二酸化シリコン層が基板300の表面上に形成され、転送ゲートのチャンネル領域の閾値電圧を制御するために転送ゲートのチャンネル領域となる場所に不純物が注入される。次に、120オングストロームの酸化物をエッチングして取り除くことによって犠牲酸化物が取り除かれる。
【0039】
次に、ゲート酸化膜がプレーナ表面上に形成され、ゲート電極材料が堆積及びパターニングされ、ゲート電極が形成される。ゲート電極をマスクとして、ソース/ドレイン領域がイオン注入によって形成される。この結果、トレンチキャパシタに結合された転送ゲートが実現される。デバイス間の相互接続及び出力端子へのメタライゼイションは、周知の技術を使用して行われる。DRAM製造プロセス中、トレンチ内の導電領域からの不純物が外方拡散されてストラップ部分83が形成される。
【0040】
上記プロセスによれば、シャロートレンチ分離構造のコーナー部分はメモリセル製造プロセス中のエッチングから保護されており、これらコーナー部分は前記半導体基板の表面部分及び、図20に示すように、シャロートレンチを充填している絶縁体324の上部表面とほぼ水平である。
【0041】
以上、本発明のシャロートレンチ分離構造及びその形成方法をトレンチキャパシタを含むメモリデバイスに適用される例について説明したが、本発明はこれに限定されず、基板上に形成された任意の半導体装置の素子分離に適用することが可能である。
その他、この発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【0042】
【発明の効果】
以上、詳述したようにこの発明によれば、シャロートレンチのコーナー部分の浸蝕を防止でき、デバイスの閾値電圧の低下、及び製造工程の増加を抑えることが可能なシャロートレンチ分離構造を形成するための方法を提供できる。
しかも、トレンチに埋め込まれた絶縁物の表面と活性領域の表面との間に殆ど段差がないため、ゲート電極の段切れを防止することが可能である。
【図面の簡単な説明】
【図1】シャロートレンチ分離構造を形成するための従来の方法を示す断面図。
【図2】シャロートレンチ分離構造を形成するための従来の方法を示す断面図。
【図3】シャロートレンチ分離構造の形成後のエッチング処理によってシャロートレンチ分離構造のコーナー部分において二酸化シリコンがエッチングで取り除かれた状態を表す断面図。
【図4】図3に示されたエッチングによる二酸化シリコンの除去を防ぐための従来技術による方法を示す断面図。
【図5】図4に続く工程を示す断面図。
【図6】図5に続く工程を示す断面図。
【図7】図4乃至図6に示す方法に関連した問題を説明するために示す断面図。
【図8】本発明の第1の実施の形態を示すものであり、シャロートレンチ分離構造を形成する工程を示す断面図。
【図9】図8に続く工程を示す断面図。
【図10】図9に続く工程を示す断面図。
【図11】図10に続く工程を示す断面図。
【図12】厚さがそれぞれ100オングストローム及び300オングストロームの窒化シリコン層の縁部の後退(プルバック)で得られたシャロートレンチ分離構造を示す断面図。
【図13】本発明の第2の実施の形態を示すものであり、シャロートレンチ分離構造を形成する工程を示す断面のSEM写真。
【図14】図13に続く工程を示す断面図。
【図15】図14に続く工程を示す断面図。
【図16】図16(a)は本発明のシャロートレンチ分離構造を用いて製造された自己整合埋設ストラップを有するトレンチDRAMセルの上面図、図16(b)は図16(a)の16b−16b線に沿った断面図。
【図17】図16に示すDRAMメモリセルの製造工程を示す断面図。
【図18】図17に続く製造工程を示す断面図。
【図19】図18に続く製造工程を示す断面図。
【図20】図19に続く製造工程を示す断面図。
【図21】本発明の第1の実施の形態の変形例を示す断面図。
【符号の説明】
200…シリコン基板、
202…二酸化シリコン層、
204…窒化シリコン層、
206…トレンチ、
208…二酸化シリコン層、
210…窒化シリコン層、
212…二酸化シリコン層、
214…ゲート電極、
50…DRAMセル、
60…MOS転送ゲート、
STI…シャロートレンチ分離構造、
55…トレンチキャパシタ、
77…ワード線(WL)、
81…ビット線(BL)。
Claims (6)
- 半導体基板上に酸化物パッド層を形成し、
前記酸化物パッド層上に窒化物パッド層を形成し、
前記窒化物パッド層及び前記酸化物パッド層を貫通させて前記半導体基板内に開口を形成し、
前記窒化物パッド層を等方性エッチングし、前記酸化物パッド層を貫通している前記開口から前記窒化物パッド層を後退させ、
前記開口によって露出された前記半導体基板の表面を酸化し、
前記窒化物パッド層を後退させることによって露出された前記酸化物パッド層上及び前記開口を充填するために絶縁層を堆積し、
前記後退された窒化物パッド層をストッパとして前記堆積された絶縁層を平坦化し、
前記後退された窒化物パッド層及び前記酸化物パッド層を除去し、
前記絶縁層を堆積する前に前記半導体基板の前記酸化された部分上に窒化膜を形成する
ことを特徴とするシャロートレンチ分離構造の形成方法。 - 半導体基板上に酸化物パッド層を形成し、
前記酸化物パッド層上に窒化物パッド層を形成し、
前記窒化物パッド層及び前記酸化物パッド層を貫通させて前記半導体基板内に開口を形成し、
前記開口によって露出された前記半導体基板の表面を酸化し、
前記窒化物パッド層を等方性エッチングし、前記酸化物パッド層を貫通している前記開口から前記窒化物パッド層を後退させ、
前記窒化物パッド層の後退によって露出された前記酸化物パッド層の上面及び前記開口を充填するために絶縁層を堆積し、
前記後退された窒化物パッド層をストッパとして前記堆積された絶縁層を平坦化し、
前記後退された窒化物パッド層及び前記酸化物パッド層を除去し、
前記絶縁層を堆積する前に前記半導体基板の前記酸化された部分上に窒化膜を形成する
ことを特徴とするシャロートレンチ分離構造の形成方法。 - 前記窒化物パッド層は、化学的ドライエッチング、あるいはリン酸あるいはHF/グリセロールを用いて等方性エッチングされることを特徴とする請求項1又は2記載のシャロートレンチ分離構造の形成方法。
- 前記絶縁層は少なくとも反応性イオンエッチングと化学的機械研磨の一方を用いて平坦化されることを特徴とする請求項1又は2記載のシャロートレンチ分離構造の形成方法。
- 前記絶縁層は、シリコン酸化膜により構成されていることを特徴とする請求項1又は2記載のシャロートレンチ分離構造の形成方法。
- 前記窒化膜は、シリコン窒化膜からなることを特徴とする請求項1又は2記載のシャロートレンチ分離構造の形成方法。
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