KR100609545B1 - 절연 칼라를 갖는 트렌치 커패시터 및 그의 제조 방법 - Google Patents

절연 칼라를 갖는 트렌치 커패시터 및 그의 제조 방법 Download PDF

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KR100609545B1
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마르틴 슈렘스
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지멘스 악티엔게젤샤프트
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Abstract

본 발명은 트렌치 커패시터 특히, 기판(101)내에 형성된 트렌치(108)를 갖는 절연 칼라(168)를 포함하며 반도체 메모리 셀(100)에서 사용되는 트렌치 커패시터에 관한 것으로, 상기 절연 칼라(168)는 상기 트렌치(108)의 상부 영역내에 형성되며, 제 1 커패시터 플레이트로서 상기 트렌치(108)의 하부 영역을 감싸는 상기 기판 영역내에 위치하는 선택적인 플레이트(165); 커패시터 유전체로서 상기 트렌치(108)의 상기 하부 영역 및 상기 절연 칼라(168)를 라이닝하는 유전체층(164); 및 제 2 커패시터 플레이트로서 상기 트렌치(108)내에 충진된 제 2 도전성 충진 재료(161)를 포함하며, 상기 트렌치(108)의 상기 하부 영역의 상단부에서의 직경은 상기 트렌치(108)의 상기 상부 영역의 직경과 적어도 동일한 것을 특징으로한다. 게다가, 본 발명은 이러한 트렌치 커패시터를 제조하는 방법에 관한 것이다.

Description

절연 칼라를 갖는 트렌치 커패시터 및 그의 제조 방법 {A TRENCH CAPACITOR WITH ISOLATION COLLAR AND CORRESPONDING MANUFACTURING METHOD}
도 1은 2단계 에칭 처리로 제조되는 트렌치 커패시터를 갖는 통상적인 DRAM 메모리 셀을 도시한다.
도 2a 내지 도 2c는 통상적인 DRAM 셀을 제조하는 단계를 도시한다.
도 3은 본 발명에 따른 DRAM 셀의 실시예를 도시한다.
도 4a 내지 도 4g는 도 3의 DRAM 메모리 셀을 제조하기 위한 방법의 제 1 실시예를 도시한다.
도 5는 본 발명의 제 2 실시예와 관련된 본 발명에 따른 DRAM 셀의 다른 실시예를 도시한다.
도 6a 내지 도 6c는 도 3의 DRAM 메모리 셀을 제조하기 위한 본 발명의 제 3 실시예를 도시한다.
도 7a 내지 도 7c는 도 3의 DRAM 메모리 셀을 제조하기 위한 본 발명의 제 4 실시예를 도시한다.
도 8a 내지 도 8e는 도 3의 DRAM 메모리 셀을 제조하기 위한 본 발명의 제 5 실시예를 도시한다.
도 9a 내지 도 9f는 도 3의 DRAM 메모리 셀을 제조하기 위한 본 발명의 제 6 실시예를 도시한다.
도 10은 본 발명의 제 7 실시예에 따른 DRAM 셀의 다른 실시예를 도시한다.
도 11a 내지 도 11d는 도 10의 DRAM 메모리 셀을 제조하기 위한 본 발명의 제 7 실시예를 도시한다.
도 12는 본 발명의 제 8 실시예에 따른 DRAM 셀의 다른 실시예를 도시한다.
*도면의 주요부분에 대한 부호의 설명*
100 : DRAM 메모리 셀 101 : 기판
102 : 트렌치 영역 104 : 패드 산화물층
105 : 패드 정지층 106 : 하드 마스크층
107 : 패드 스택 108, 108a, 108b : 트렌치
110 : 트랜지스터 112 : 게이트
113, 114 : 확산 영역 117 : 채널
120, 120' : 워드라인 125 : 노드 접합부 확산 영역
151 : 자연 산화물 152 : 폴리실리콘층
160 : 트렌치 커패시터 161 : 희생용 폴리실리콘 충진물
162 : 매립형 스트랩 164 : 노드 유전체
165 : 매립형 플레이트 167 : 칼라 산화물층
168 : 칼라 170 : 매립형 웰
172 : 공동 176 : 도핑되지 않은 에칭 정지층
177 : 도핑된 에칭 정지층 183 : 콘택
185 : 비트라인 189 : 층간 유전체층
200 : 폴리실리콘 충진물/매립형 스트랩 계면
201 : 매립형 스트랩/기판 계면
202 : 제 1 폴리실리콘 충진물/제 2 폴리실리콘 충진물 계면
210 : 희생용 포토레지스트 또는 다른 적합한 희생용 재료
250, 250' : 주입 영역
본 발명은 절연 칼라를 가진 트렌치 커패시터 및 그의 제조 방법에 관한 것이다.
집적 회로(IC) 또는 칩은 전하 저장을 위해 커패시터를 사용한다. 전하 저장을 위해 커패시터를 사용하는 IC의 일례로서는 DRAM 칩과 같은 메모리 IC가 있다. 커패시터내 전하의 레벨("0" 또는 "1")은 1비트의 데이터를 나타낸다.
DRAM 칩은 로우와 칼럼으로 상호 연결된 메모리 셀 어레이를 포함한다. 전형적으로, 로우 및 칼럼 연결은 각각 워드라인 및 비트라인으로 불린다. 메모리 셀로부터의 데이터 판독 및 기록은 해당 워드라인 및 비트라인을 활성화시킴으로써 가능하다.
전형적으로, DRAM 메모리 셀은 커패시터에 연결된 트랜지스터를 포함한다. 트랜지스터는 채널에 의해 분리된 두 개의 확산 영역을 구비하고, 채널 상부에 게이트가 위치한다. 확산 영역 사이에 흐르는 전류의 방향에 따라, 하나는 드레인으로 불리고 다른 하나는 소스로 불린다. "드레인" 및 "소스"라는 용어는 여기서 확산 영역을 지칭하도록 상호 교환 가능하게 사용된다. 게이트가 워드라인에 연결되고 확산 영역중 하나가 비트라인에 연결된다. 다른 확산 영역은 커패시터에 연결된다. 게이트에 적절한 전압을 인가하여 트랜지스터를 스위칭 온하여, 채널을 통해 확산 영역 사이에 전류가 흐르도록 하여 커패시터와 비트라인 사이에 접속부를 형성한다. 트랜지스터를 스위칭 오프하는 것은 채널을 통해 전류가 흐르는 것을 방지함으로써 이러한 접속을 단절시킨다.
커패시터내에 저장된 전하는 이들로부터의 전류 누설로 인하여 시간이 흐름에 따라 소산된다. 전하가 소정 레벨(임계치 이하)까지 소산되기 전에 노드는 리프레시되어야 한다.
소자 크기를 감소시키는 것에 대한 끊임없는 요구가 더 높은 밀도와 더 적은 피쳐(feature) 크기 및 셀 영역을 가진 DRAM 설계를 촉진해왔다. 더 적은 표면 영역을 차지하는 셀을 제조하기 위하여 커패시터와 같이 더 작은 컴포넌트가 사용된다. 하지만, 더 작은 커패시터를 사용하는 것은 저장 커패시티 감소를 야기시켜 메모리 소자의 성능과 동작에 악영향을 미친다. 예를 들면, 감지 증폭기는 셀내의 정보를 신뢰성 있게 감지할 수 있는 적절한 신호 레벨을 필요로 한다. 저장 커패시턴스 대 비트라인 커패시턴스의 비율은 신호 레벨을 결정하는데 중요하다. 만일 커패시터가 너무 작으면, 이러한 비율은 너무 작아서 적절한 신호를 제공할 수 없다. 또한, 더 적은 저장 커패시터는 더 높은 리프레시 주파수를 필요로 한다.
DRAM에서 일반적으로 사용되는 커패시터의 한 종류는 트렌치 커패시터이다. 트렌치 커패시터는 실리콘 기판상에 형성된 3-차원 구조물을 가진다. 트렌치 커패시터의 크기 또는 커패시턴스 증가는 기판 내부로 더 깊이 에칭함으로써 달성될 수 있다. 이와 같이, 트렌치 커패시터의 커패시턴스 증가가 셀 표면 영역을 증가시키는 것은 아니다.
통상적인 트렌치 커패시터는 기판 내부로 에칭된 트렌치를 포함한다. 이러한 트렌치는 전형적으로 (저장 노드라 불리는) 커패시터의 전극으로서의 역할을 하는 n+-도핑된 폴리실리콘으로 충진된다. 선택적으로, "매립형 플레이트"라 불리는 커패시터의 제 2 전극은 도펀트 소스로부터의 n+-도펀트를 트렌치 하부를 감싸는 기판 영역속으로 외부확산함으로써 형성된다. 비소 도핑된 실리케이트 글라스(ASG)와 같은 n+-도핑된 실리케이트 글라스는 도펀트 소스로서의 역할을 한다. 질화물을 포함하는 노드 유전체가 커패시터의 두 전극을 분리하기 위해 제공된다.
트렌치의 상부에, 유전체 칼라가 노드 접합부로부터 매립형 플레이트로의 누설을 방지하기 위해 제공된다. 상기 칼라가 형성될 트렌치 상부내의 노드 유전체는 칼라 형성 이전에 제거된다. 질화물 제거는 칼라를 따라 수직 누설이 발생하는 것을 방지하기 위한 것이다.
그러나, 질화물층의 상부 제거는 칼라 하부와 노드 유전체의 상부 에지부 사이의 전이부에 핀홀을 형성한다. 이러한 핀홀은 노드 유전체의 질을 저하시키고 실질적으로 트렌치로부터의 전하 누설의 원인이 된다. 이는 트렌치 커패시터의 유지 시간을 감소시켜 성능에 악영향을 미친다.
핀홀 형성을 방지하기 위해, 2단계의 트렌치 에칭 처리가 제안되었다. 먼저, 반응성 이온 에칭(RIE)에 의해 칼라 깊이까지 트렌치를 부분적으로 에칭한다. RIE는 하드 에칭 마스크에 대해 선택적이다. RIE에 사용되는 전형적인 화학제는 예를 들면, NF3/HBr/He/O2이다. 다음, 산화물층이 증착되고 에칭되어 트렌치 측벽상에 칼라를 형성한다. RIE인 에칭은 예를 들면, CHF3/He/O2, CHF3/Ar, C4F8/Ar 또는 CF4 화학제를 사용하는 실리콘에 대해 선택적이다. 트렌치의 나머지 부분은 칼라 형성 이후에 에칭된다. 다음, 노드 유전체가 칼라와 트렌치 측벽 하부상에 형성된다. 이러한 처리는 노드 유전체의 상부를 제거할 필요가 없고, 따라서 핀홀이 형성되는 것을 방지한다.
비록 이러한 2단계의 트렌치 형성이 핀홀 형성을 방지하는데 효과적이지만, 실리콘을 제거하기 위한 제 2 RIE 단계는 칼라의 과도한 부식을 초래한다. 칼라의 저하는 누설을 발생시킨다. 게다가, 칼라는 제 2 RIE 트렌치 에칭에 대한 하드 마스크로서의 역할을 하고, 칼라의 내부 둘레와 동일한 직경을 가진 트렌치 하부를 형성한다. 따라서, 트렌치의 하부는 칼라 외부와 거의 동일한 직경을 갖는 상부보다 작다. 이는 커패시터의 커패시턴스를 감소시키기 때문에 바람직하지 않다.
따라서, 본 발명의 목적은 전하 누설이 감소되고 커패시턴스가 증가된 절연 칼라를 갖는 개선된 트렌치 커패시터를 제공하는 것이다. 본 발명의 또다른 목적은 이러한 트렌치 커패시터를 제조하는 방법을 제공하는 것이다.
본 발명에 따르면, 이러한 목적은 청구항 1에 따라 한정되는 절연 칼라를 포함하는 트렌치 커패시터에 의해 구현된다. 또한, 이러한 목적은 청구항 8에 의해 한정되는 방법에 의해 구현된다.
바람직한 실시예는 각 종속항에 개시된다.
본 발명에 따른 방법은 칼라와 매립형 플레이트를 동시에 제조하는 간단한 공정을 제공하고, 이에 따라 제조시 상당한 비용 감소를 가진다는 점에서 종래기술에 비해 상당한 장점을 가진다. 매립형 플레이트는 칼라의 하부 에지부에 대해 자기-정렬된다. 더욱이, 노드 유전체의 신뢰성이 개선되는데, 그 이유는 노드 유전체가 칼라와 매립형 플레이트의 형성 이후에 형성되고 트렌치 하부로부터 칼라의 상부 에지부까지 연속적으로 연장되며, 칼라의 하부 에지부에서의 핀홀 형성이 방지되기 때문이다.
본 발명은 메모리 셀 특히, DRAM 메모리 셀에서 사용되는 개선된 트렌치 커패시터를 제공한다. 트렌치 커패시터는 기판내에 완전한 트렌치를 형성함으로써 단일 단계로 형성된다. 트렌치는 예를 들면, 다결정성 실리콘 또는 비정질 실리콘과 같은 반도체 재료로 충진된다. 트렌치 상부에서 다결정성 실리콘이 제거되고 그 내부에 유전체 칼라가 형성된다. 다음, 트렌치 하부로부터 폴리실리콘이 제거된다. 다음, 트렌치의 하부에서 칼라와 트렌치 측벽을 라이닝하는 노드 유전체가 형성된다. 트렌치는 트렌치 커패시터의 전극으로서의 역할을 하는 도핑된 재료로 충진된다.
본 발명의 바람직한 실시예가 이하 설명을 통해 도면과 함께 개시된다.
어떠한 트렌치 커패시터도 적용 가능하지만, 본 발명과 제반 문제점은 이하의 DRAM 메모리 셀에서 사용되는 트렌치 커패시터 관해 설명된다. 이러한 메모리 셀은 예를 들면, RAM, DRAM, SDRAM, SRAM 및 ROM과 같은 집적 회로(IC)에 사용된다. 프로그램가능 논리 어레이(PLA), 응용 주문형 집적 회로(ASIC), 병합형 논리/메모리 IC(내장형 DRAM)와 같은 논리 소자 또는 다른 회로 소자를 포함하는 IC 또한 사용 가능하다. 전형적으로, 다수의 IC가 실리콘 웨이퍼와 같은 반도체 기판상에 평행하게 제조된다. 가공 이후에, 웨이퍼는 IC를 다수의 개별 칩으로 분할하기 위해 다이싱된다. 다음 칩은 예를 들면, 컴퓨터 시스템, 휴대전화, 개인 정보단말기(PDA) 및 다른 제품과 같은 소비자 제품에 최종 상품으로 패키지화된다. 이러한 목적을 위해, 본 발명은 단일 메모리 셀을 형성하는 것에 관해 설명된다.
본 발명을 설명하기에 앞서 2단계의 에칭 처리를 사용하는 통상적인 트렌치 커패시터 DRAM 메모리 셀을 제조하는 방법을 설명한다.
도 1을 참조로, 통상적인 트렌치 커패시터 DRAM 메모리 셀(100)이 도시된다. 이러한 통상적인 트렌치 커패시터 DRAM 메모리 셀은 예를 들면, 네스빗등의 자기-정렬 매립형 스트랩(BEST)를 가진 0.6㎛2 256Mb 트렌치 DRAM 셀, IEDM 93-627에 개시되어 있고, 이는 참조를 위해 인용된다.
DRAM 셀은 기판(101)내에 형성된 트렌치 커패시터(160)를 포함한다. 기판은 붕소(B)와 같은 p-형 도펀트(p-)로 저농도로 도핑된다. 트렌치는 전형적으로 비소(As) 또는 인(P)과 같은 n-도펀트(n+)로 고농도로 도핑된다. 선택적으로, 예를 들면, As 도핑된 매립형 플레이트(165)가 트렌치(108) 하부를 감싸는 기판내에 제공된다. As는 ASG와 같은 도펀트 소소로부터 실리콘 기판(10) 내부로 확산되며, 이는 트렌치 측벽(108)상에 형성된다. 폴리실리콘(161)과 매립형 플레이트(165)는 커패시터 전극으로서의 역할을 한다. 노드 유전체(164)는 이러한 전극을 분리시킨다.
DRAM 셀(100)은 트랜지스터(110)를 포함한다. 트랜지스터(110)는 게이트(112) 및 확산 영역(113, 114)을 포함한다. 채널(117)에 의해 분리되는 확산 영역(113, 114)은 인(P)과 같은 n-형 도펀트를 주입함으로써 형성된다. "노드 접합부"라 불리는 노드 접합부 확산 영역은 커패시터(160)를 트랜지스터(110)에 연결시킨다. 커패시터 접합부 확산 영역(125)은 트렌치 폴리실리콘(161)으로부터 매립형 스트랩(162)을 통해 도펀트를 외부확산시킴으로써 형성된다.
칼라(168)가 트렌치(108) 상부에 형성된다. 여기서 사용되는 바와 같이, 트렌치(108)의 상부는 칼라(168)를 포함하는 부분이고, 트렌치의 하부는 칼라(168) 하부의 부분이다. 칼라(168)는 노드 접합부(162)로부터 매립형 플레이트(165)로의 누설 전류를 방지한다. 누설 전류는 메모리 셀의 유지 시간을 저하시키고, 리프레시 주파수를 증가시켜 성능에 악영향을 주기 때문에 바람직하지 않다.
P 또는 As와 같은 n-형 도펀트를 함유하는 매립형 웰(170)이 기판(101) 표면 하부에 제공된다. 매립형 n-웰(170)내의 도펀트의 최고 농도는 칼라(168)의 하부 주위에서이다. 전형적으로, 웰(170)은 매립형 플레이트(165)에 비해 저농도로 도핑된다. 매립형 웰(170)은 메모리 셀 어레이내의 DRAM 메모리 셀의 매립형 플레이트(165)를 접속하는 역할을 한다.
게이트(112)와 비트라인(185)에 적절한 전압을 인가함으로써 트랜지스터(110)를 활성화시켜 트렌치 커패시터(160)에 접속부를 제공한다. 일반적으로, 게이트(112)는 워드라인(120)에 연결되고, 확산 영역(113)은 콘택(183)을 통해 DRAM 어레이내 비트라인(185)에 연결된다. 비트라인(185)은 층간 유전체층(189)에 의해 확산 영역으로부터 절연된다.
얕은 트렌치 절연물(STI)(180)이 DRAM 메모리 셀(100)을 다른 메모리 셀 또는 다른 전기 소자로부터 절연시키기 위해 제공된다. 도시된 바와 같이, 다른 워드라인(120')이 트렌치(108) 상부에 형성되고 STI(180)에 의해 절연된다. STI(180) 상부를 통과하는 워드라인(120')은 "패싱 워드라인"이라 불린다. 이러한 형상은 폴디드(folded) 비트라인 아키텍쳐라 불린다.
도 2a 내지 도 2c는 도 1의 통상적인 트렌치 커패시터를 형성하기 위한 2단계의 트렌치 에칭 처리를 도시한다. 도 2a를 참조하면, 패드 스택(107)이 기판(101) 표면상에 형성된다. 기판(101)은 트렌치 커패시터의 매립형 플레이트를 접속시키는데 사용되는 매립형 n-웰(170)을 포함한다. 패드 스택(107)은 여러 층 특히, 하드 마스크층(106), 패드 정지층(106) 및 패드 산화물층(104)을 포함한다. 하드 마스크층(106)은 트렌치가 형성될 영역(102)을 한정하기 위해 통상적인 포토리소그래피를 사용하여 패터닝된다. 칼라(168)의 깊이와 동일한 깊이를 가진 트렌치부(108a)를 형성하기 위해 제 1 RIE가 수행된다.
열산화물층과 같은 산화물층(167)이 웨이퍼상에 증착되어, 패드 스택(107)과 트렌치 측벽을 덮는다. 산화물층(167)은 칼라(168)로서의 역할을 한다. 산화물의 질을 향상시키도록 산화물층(167)을 조밀화시키기 위해 어닐링이 수행된다. 이는 일반적으로 1000℃의 아르곤 기체 분위기에서 수행된다.
도 2b를 참조로, 패드 스택(107)과 트렌치 하부에서 산화물(167)이 제거된다. 이를 위해, 예를 들면, 산화물 플라즈마 에칭과 같은 RIE가 사용된다. 따라서, 칼라(168)가 형성된다.
도 2c에 도시된 바와 같이, 트렌치의 하부(108b)를 형성하기 위해 제 2 RIE가 수행된다. 제 2 RIE는 예를 들면, 실리콘 플라즈마 에칭이다. 칼라(168)는 RIE동안 에칭 마스크와 같은 역할을 한다. 결과적으로, 트렌치의 하부(108b)는 트렌치의 상부(108a)의 폭(W1)보다 작은 폭(W2)을 가진다. 이는 트렌치 커패시터의 커패시턴스를 감소시키기 때문에 바람직하지 않다. 비록 제 2 RIE가 칼라의 상부를 부식시키지만, 커패시터의 유지 시간에 악영향을 주는 누설을 야기한다.
트렌치의 하부 형성 이후에, n-형 매립형 플레이트(165)가 선택적으로 형성된다. 매립형 플레이트는 예를 들면, 기상(gas phase) 도핑, 플라즈마 도핑 또는 이온 주입에 의해 형성된다. 선택적으로, 도핑된 실리케이트 글라스가 트렌치 측벽을 라이닝하여 드라이브-인 어닐링에 의해 도펀트가 기판(101) 내부로 확산하는 도펀트 소스를 제공하도록 증착된다. 도핑된 실리케이트 글라스 제거는 예를 들면, BHF를 사용하는 화학 에칭에 의해 수행된다.
다음, 메모리 셀이 트렌치 측벽을 덮는 웨이퍼상의 노드 유전체층(도시 안됨)을 증착함으로써 완성된다. 다음, 트렌치는 웨이퍼의 표면을 덮는 폴리실리콘으로 충진된다. 폴리실리콘은 n-형 도펀트로 고농도로 도핑된다.
마지막으로, DRAM 셀의 나머지 부분이 통상적인 처리 단계로 형성되어, 도 1에 도시된 통상적인 구조물을 형성한다. 나머지 처리 단계는 폴리실리콘, 칼라(168) 및 트렌치내의 노드 유전체(164)의 부분적 제거 단계, 스트랩(162) 형성 단계, STI(180)를 형성하기 위해 절연 영역을 한정하는 단계, 게이트 스택(112)을 포함하는 다양한 층을 증착하고 패터닝하는 단계, 층간 유전체층(189)을 증착하는 단계, 콘택 개구부를 형성하는 단계 및 비트라인(185)을 형성하는 단계를 포함한다. 이러한 처리 단계는 예를 들면, 네스빗등의 자기-정렬 매립형 스트랩(BEST)을 가진 0.6㎛2 256Mb 트렌치 DRAM 셀, IEDM 93-627 및 1997년 5월 출간된 엘-카레등의 고체 물리 기술, p89에 개시되어 있다.
도 3을 참조로, 본 발명에 따른 DRAM 셀의 실시예가 도시되어 있고, 도 4를 참조로 도 3의 DRAM 메모리 셀을 형성하기 위한 본 발명의 제 1 실시예가 도시된다.
도 3에 도시된 본 발명의 트렌치 커패시터는 칼라(168)에 걸쳐 계단형으로 형성되는 노드 유전체(164)를 포함하여, 노드 유전체층의 상부를 제거할 필요성을 제거한다. 이는 칼라와 노드 유전체층의 상부 에지부의 전이부에서 핀홀의 형성을 방지한다. 선택적으로, 트렌치의 하부는 상부의 직경 또는 폭(W1)과 거의 동일한 직경 또는 폭(W2)을 가진다. 이와 같이, 누설 전류 감소와 커패시턴스 증가가 달성된다.
도 3은 본 발명의 제 1 실시예에 따른 DRAM 메모리 셀(100)내에 구비되는 트렌치 커패시터(16)를 도시한다. 제한적인 것은 아니지만, DRAM 메모리 셀(100)은 매립형 스트랩(162)을 가진 MINT 셀(MINT=merged isolation node trench)이다. 표면 스트랩을 사용하는 것과 같은 다른 셀 형상 또한 사용 가능하다. 예를 들면, 0.25㎛ 설계규칙을 사용하는 256메가비트의 DRAM 칩내에 구비되는 트렌치(108)의 전형적 크기는 약 7-8㎛ 깊이와, 약 0.25㎛×0.5㎛의 트렌치 개구부를 가진다.
도 3에 도시된 바와 같이, 트렌치 커패시터(160)는 기판(101)내에 형성된다. 기판은 예를 들면, 제 1 도전성을 가진 도펀트로 저농도로 도핑된다. 본 실시예에서, 기판(101)은 B와 같은 p-형 도펀트(p-)로 저농도로 도핑된다. 고농도로 도핑된 p-형 기판(p+) 또한 사용 가능하다. 예를 들면, p+/p--에피택셜 기판이 사용될 수 있다. 이러한 기판은 전형적으로 2-3㎛ 두께의 p--에피택셜층을 가진 약 1019㎝-3의 도펀트 농도를 가진다. B 농도는 약 1.5×1016㎝-3이다. p-형 웰(도시 안됨)은 어레이 소자를 절연하기 위해 제공된다. p-웰의 도펀트 농도는 약 5×1017-8×1017㎝-3이다.
본 실시예에서, 상기 설명된 2단계 트렌치 에칭 방법에 의해 형성된 트렌치 커패시터에 비해, 트렌치 하부는 상부 직경 또는 폭(W1)과 실질적으로 거의 동일하거나 또는 더 큰 직경 또는 폭(W2)을 갖는다. 선택적으로, 매립형 플레이트(165)는 트렌치(108) 하부를 감싼다. 도시된 바와 같이, 매립형 플레이트(165)는 트렌치의 상부를 부분적으로 겹쳐진다. 매립형 플레이트(165)는 커패시터 전극과 같은 역할을 한다. 전형적으로, 트렌치는 제 2 도전성을 가진 도펀트로 고농도로 도핑된 폴리실리콘(161)을 포함한다. 예를 들면, 폴리실리콘은 As 또는 P와 같은 n-형 도펀트(n+)로 고농도로 도핑된다. 일 실시예에서, 폴리실리콘(161)은 As로 고농도로 도핑된다. As의 농도는 약 1019-1020㎝-3이다.
노드 유전체층(164)은 커패시터의 전극을 분리한다. 일 실시예에서, 노드 유전체(164)는 칼라(168)의 내부 측벽 및 트렌치 하부에서 트랜치 측벽을 라이닝한다. 노드 유전체(164)는 예를 들면, 질화물 또는 질화물/산화물을 포함한다. 산화물/질화물/산화물 또는 다른 적합한 유전체층 또는 산화물, 질화된 산화물 또는 NONO와 같은 층 스택 또한 사용 가능하다.
DRAM 어레이내의 다른 커패시터와 커패시터의 매립형 플레이트(165)의 접속은 제 2 도전성을 가진 도펀트를 포함하는 매립형 웰(170)에 의해 구현된다. 본 실시예에서, 매립형 웰(170)은 As 또는 P와 같은 n-형 도펀트의 이온주입에 의해 형성된다. 매립형 웰(170)의 농도는 약 1×1017-1×1020㎝-3이다. 매립형 웰(170)은 n-형 에피택셜층으로 형성되며 기준 전압에 접속된다. DRAM 어레이내의 커패시터의 매립형 플레이트(165)를 기준 전압에 접속함으로써, 유전체층(164)내에 최대 전기장이 최소화되어 신뢰성이 개선된다. 본 실시예에서, 기준 전압은 비트라인 로우 및 하이 전압 범위 사이의 중간이고, 일반적으로 VDD/2라 불린다. 접지 전위와 같은 다른 기준 전압 또한 적용 가능하다.
스트랩(162)이 도핑된 폴리실리콘(161) 상부에 제공된다. 도핑된 폴리실리콘(161)으로부터의 도펀트는 실리콘 내부로 외부확산되어 노드 접합부 확산 영역(125) 또는 노드 접합부을 형성하고, 트랜지스터(110)와 커패시터(160)를 접속시킨다.
칼라(168)가 트렌치(108)의 상부에 제공되고 매립형 플레이트(165) 상부로 연장된다. 도시된 바와 같이, 칼라(168)는 매립형 스트랩(162)을 수용하기 위해 기판(101) 표면 하부로 약간 리세스된다. 칼라(168)는 유전체 재료를 포함한다. 본 실시예에서, 열산화물층이 먼저 형성되고 다음 TEOS층이 그 상부에 증착된다. 칼라(168)는 노드 접합부로부터 매립형 플레이트로의 누설을 방지 또는 감소시킨다. 일 실시예에서, 칼라는 약 1.2㎛ 깊이와 20-90㎚ 두께를 가진다.
STI(180)가 어레이내의 다른 셀로부터 DRAM 셀을 절연시키고 인접한 커패시터 사이에 스트랩 형성을 방지하기 위해 트렌치(108) 상부에 제공된다. 도시된 바와 같이, STI(180)는 트렌치(108)의 일부와 중첩되고 나머지 일부는 남겨두어 트랜지스터(110)와 커패시터(160) 사이에 전류가 흐르도록 한다. 이러한 실시예에서, STI(180)는 일반적으로 트렌치 폭의 약 절반과 중첩된다. STI는 스트랩 누설 전류를 방지 또는 감소시킨다. STI의 깊이는 약 0.25㎛이다.
이러한 실시예의 매립형 스트랩(162)은 참조번호 200으로 표시되는 폴리실리콘/매립형 스트랩 계면 및 참조번호 201로 표시되는 매립형 스트랩/기판 계면을 포함하고, 이는 이하에서 실시예를 통해 상세히 설명될 것이다.
트랜지스터(110)는 게이트 스택(112)과 드레인/소스 확산 영역(113, 114)을 포함한다. 확산 영역(113, 114)은 As 또는 P와 같은 n-형 도펀트를 포함한다. 확산 영역(113, 114)은 노드 접합부(125)에 접속된다. 워드라인(120)에 접속되는 게이트 스택(112)은 폴리실리콘층을 포함한다. 전형적으로, 폴리실리콘은 n-형 또는 p-형 도펀트로 도핑된다. 선택적으로, 금속 실리사이드층(도시 안됨)이 폴리실리콘층 상부에 형성되어 게이트 스택(112)의 시트 저항을 감소시킨다. 폴리실리콘 및 실리사이드는 때로 "폴리사이드"로 불린다.
게이트 스택(112)이 워드라인을 절연시키기 위한 에칭 마스크로서 사용되는 질화물층으로 캡핑(capping)된다. 추가적으로, 측벽 산화물(도시 안됨) 및 라이너는 워드라인(120)을 절연시키는데 사용된다. 라이너는 예를 들면, 질화물 또는 다른 적합한 재료를 포함한다. 라이너는 또한 무경계 콘택(183)을 형성하는 동안 에칭 정지층과 같은 역할을 한다. 무경계 콘택은 확산 영역(113)과 비트라인(185) 사이에 접속부를 제공한다. BPSG 또는 산화물과 같은 다른 유전체 재료인 유전체층(189)은 비트라인을 확산 영역(113, 114)로부터 절연시킨다.
패싱 워드라인(120')이 STI 트렌치(180) 상부에 형성된다. 패싱 워드라인(120')은 STI(180)와 두꺼운 캡 산화물에 의해 트렌치(108)로부터 절연된다. 본 실시예에서, 패싱 워드라인의 에지부는 실질적으로 트렌치 측벽으로 정렬된다. 이러한 형상을 폴디드 비트라인 아키텍쳐라 한다. 예를 들면, 개방형 또는 개방형 폴디드 아키텍쳐와 같은 다른 형상 또한 사용 가능하다.
상술된 바와 같이, 제 1 도전성은 p-형이고 제 2 도전성은 n-형이다. 본 발명은 또한 n-형 기판내에 형성된 p-형 폴리실리콘을 가진 트렌치 커패시터에 적용 가능하다. 게다가, 원하는 전기적 특성을 얻기 위해 기판, 웰, 매립형 플레이트 및 DRAM 셀의 다른 엘리먼트를 불순물 원자로 고농도로 도핑하거나 또는 저농도로 도핑하는 것이 가능하다.
제 1 도전성은 p-형이고 제 2 도전성은 n-형이지만, p-형 폴리실리콘으로 충진된 트렌치를 가진 n-형 기판내에 DRAM 셀을 형성 또한 사용 가능하다. 추가적으로, 수직형 트랜지스터 또는 다른 형태의 셀 레이아웃 또한 사용 가능하다.
도 4a 내지 도 4g는 도 3의 DRAM 메모리 셀을 제조하기 위한 본 발명의 제 1 실시예를 도시한다.
도 4a를 참조하면, DRAM 셀이 제조될 기판(101)이 제공된다. 기판의 주표면이 결정적인 것은 아니고, 임의의 적합한 배향 즉, (100), (110) 또는 (111)이 사용 가능하다. 본 실시예에서, 기판(101)은 B와 같이 p-형 도펀트(p-)로 저농도로 도핑된다. B의 농도는 약 1-2×1016㎝-3이다.
기판(101)은 또한 n-형 매립형 웰(170)을 포함한다. 매립형 웰(170)은 도펀트로서 P 또는 As를 함유한다. 본 실시예에서, 마스크는 매립형 웰 영역을 한정하기 위해 패터닝된다. 다음, n-형 도펀트가 기판(101)의 매립형 웰 영역 내부로 주입된다. 매립형 웰(170)은 기판(101)으로부터 p-웰을 절연시키는 역할을 하고, 커패시터의 매립형 플레이트(165) 사이에 도전성 브리지를 형성한다. 이온주입 농도 및 에너지는 약 1.5MeV에서 약 1×1013㎝-2보다 크다. 선택적으로, 매립형 웰(170)은 이온주입 및 이후 기판 표면 상부에서 에피택셜 실리콘층을 성장시킴으로써 형성된다. 이러한 기술은 브로너등의 미국 특허번호 제 5,250,829호에 개시되어 있고, 이는 참조를 위해 인용된다.
패드 스택(107)이 기판(101) 표면상에 형성된다. 패드 스택(107)은 예를 들면, 패드 산화물층(104) 및 패드 정지층(105)을 포함한다. 패드 정지층(105)은 다음 공정에 대한 연마 또는 에칭 정지물로서의 역할을 하고, 예를 들면, 질화물을 포함한다. 패드 정지층(105) 상부에 하드 마스크층(106)이 위치한다. 하드 마스크층(106)은 TEOS를 포함한다. BSG와 같은 다른 재료 또한 하드 마스크층과 같은 역할을 하도록 사용될 수 있다. 추가적으로, 반사-방지 코팅(ARC)이 리소그래피 분해능을 개선시키기 위해 사용된다.
하드 마스크층(106)은 통상적인 리소그래피 기술을 사용하여 트렌치가 형성될 영역(102)을 한정하도록 패터닝된다. 이러한 단계는 레지스트층을 증착하는 단계 및 레지스트층을 원하는 패턴으로 선택적으로 노출시키는 단계를 포함한다. 다음으로 레지스트가 현상되고 양 또는 음의 레지스트가 사용되었는가에 따라 노출부 또는 비-노출부가 제거된다. 패드 스택(107)의 노출부는 기판(101)의 표면에 대해 에칭된다. 반응성 이온 에칭(RIE)이 깊은 트렌치(108)를 형성한다.
폴리실리콘 반도체층(152)이 웨이퍼상에 증착되고 트렌치(108)를 충진한다. 비결정 실리콘 또한 사용 가능하다. 약 1050 내지 1100℃에서 온도 안정성을 가지며 질화물 또는 산화물에 대해 선택적으로 제거될 수 있는 다른 형태의 재료 또한 사용 가능하다. 폴리실리콘(152)은 차후 제거되기 때문에 희생용 폴리실리콘이라 불린다. 전형적으로, 트렌치가 폴리실리콘(152)으로 충진되기 이전에 트렌치 측벽을 라이닝하여 자연 산화물(151)이 형성된다. 산화물층(151) 두께는 전형적으로 0.3-5㎚이다.
도 4b에 도시된 바와 같이, 다음 형성될 칼라(168)의 하부 주위에서 폴리실리콘(152)이 리세스된다. 폴리실리콘(152) 리세스는 예를 들면, CMP, 화학 건식 에칭(CDE) 또는 RIE에 의해 평탄화되어 트렌치(108)내의 폴리실리콘 상부 및 패드 스택(107) 상부와 동일한-평면의 표면을 형성하는 것을 포함한다. 트렌치(108)내의 폴리실리콘(152)을 리세스하기 위해 RIE가 수행된다. 또한 트렌치(152)내의 폴리실리콘을 리세스하기 위해 CDE가 사용될 수 있다. 하지만 바람직하게는, 폴리실리콘(152)은 전형적으로 기판 표면으로부터 약 0.5-2㎛로 단일 단계의 CDE 또는 RIE에 의해 평탄화되고 리세스된다.
다음, 유전체층이 웨이퍼 상부에 증착되어, 패드 스택(107)과 트렌치 측벽을 덮는다. 유전체층은 칼라(168)를 형성하는데 사용된다. 유전체층은 예를 들면, 산화물을 포함한다. 본 실시예에서, 유전체층은 먼저 열산화물층을 성장시키고 다음 TEOS를 사용하는 플라즈마 강화 CVD(PECVD) 또는 저압 CVD(LPCVD)와 같은 화학적 기상 증착(CVD)에 의해 산화물층을 증착함으로써 형성된다. CVD 산화물은 어닐링에 의해 조밀화된다. 산화물층은 수직 누설을 방지하기에 충분한 두께를 가지고 일반적으로 약 10-50㎚이다. 선택적으로, 유전체층은 열산화물층을 포함한다.
또다른 실시예에서, 유전체층은 CVD 산화물로부터 형성된다. CVD 산화물 형성 이후에, 어닐링 수행되어 산화물을 조밀화시킨다, 어닐링은 예를 들면, Ar, N2, O2, H2O, N2O, NO 또는 NH3 분위기에서 수행된다. O2 또는 H2O와 같은 산화 분위기가 CVD 산화물 하부에 열산화물층을 형성하는데 사용된다. 분위기로부터의 산소가 CVD 산화물을 통해 확산하여 기판 표면상에 열산화물층을 형성한다. 이는 원한다면 CVD 산화물 증착 이전에 열적 산화 단계없이 열산화물의 형성을 가능케 한다는 장점을 가진다. 전형적으로, 어닐링은 약 0.5-3 시간 동안 1000-1100℃의 온도에서 수행된다.
또한 도 4b를 참조하면, 유전체층은 예를 들면, 칼라(168)를 개방하기 위한 RIE에 의해 에칭된다. 반응성 이온 에칭을 위한 화학적 수단은 산화물이 폴리실리콘(152) 및 질화물(106)에 대해 선택적으로 에칭되도록 선택된다. RIE는 패드 스택 표면과 개구부의 하부로부터 유전체층을 제거한다. 유전체층은 실리콘 측벽상에 남아 칼라(468)를 형성한다. 도 4b에 도시된 바와 같이, 칼라(168)의 하부는 약간 부식되어 테이퍼(taper) 상부를 형성한다.
도 4c를 참조하면, 희생용 폴리실리콘층(152)이 트렌치(108)의 하부로부터 제거된다. 희생용 폴리실리콘층(152) 제거는 바람직하게는 CDE에 의해 수행된다. 얇은 자연 산화물층(151)이 전형적으로 노출된 트렌치 측벽상에 위치한다. 이러한 얇은 자연 산화물층(151)은 CDE 에칭 정지물과 같은 역할을 하기에 충분하다. 예를 들면, NF3+Cl2 화학제를 사용하는 CDE는 산화물에 대해 비교적 높은 선택비를 가지고 실리콘 또는 폴리실리콘을 에칭할 수 있고, 에칭 정지물로서 얇은 자연 산화물(151)을 사용함으로써 폴리실리콘을 제거할 수 있게 된다. 예를 들면, 약 4000:1의 선택비가 자연 산화물(151)을 에칭 정지층으로서 사용하여 트렌치로부터 폴리실리콘을 제거하는게 효과적인 것으로 판명되었다.
다른 실시예에서, 높은 Cl2 함량을 사용하는 CDE 단계는 산화물에 대한 실리콘 또는 폴리실리콘 에칭 선택비를 증가시키도록 사용된다. 약 12sccm의 유속이 사실상 0의 산화물 에칭률을 가져오는 반면에 폴리실리콘 에칭률은 약 2㎛/분이다. 이는 자연 산화물층(151)이 희생용 산화물을 제거하기 위한 사실상 에칭 정지물로서의 역할을 하도록 한다. 전형적으로, 자연 산화물(151)의 두께는 0.5 내지 1㎚이다.
선택적으로, 예를 들면, KOH 또는 HF:HNO3:CH3COOH를 사용하는 습식 에칭이 폴리실리콘을 제거하는데 사용될 수 있다. 하지만, KOH의 사용은 추가의 세정 단계를 필요로 하는 트렌치 측벽상의 K-오염을 야기할 수 있다. RIE는 또한 이방성이기 때문에 폴리실리콘을 제거하는데 사용될 수 있다. 폴리실리콘을 제거하기 위한 적합한 화학제는 SF6/NH3/HBr을 포함한다. 산화물 또는 질화물에 대해 폴리실리콘을 선택적으로 에칭할 수 있는 NF3/HBr, CF4/O2 또는 CF4/O2/Cl2와 같은 다른 적합한 화학제 또한 사용 가능하다.
산화물 또는 질화물에 대한 폴리실리콘의 RIE 에칭 선택비는 평면형 표면상에서 약 100:1 이하이지만, 수직 표면상에서는 약 2000:1 이상인데, 그 이유는 RIE 에칭 동안 이온의 움직임이 수직 방향으로 우세하기 때문이다. 수직 표면상에서의 산화물 또는 질화물에 대한 폴리실리콘의 높은 선택비 때문에, 칼라(168)의 상부 표면만이 부식된다. 하지만, 이는 칼라(168)가 기판 표면 하부에서 부식되지 않기 때문에 문제가 되지 않는다.
폴리실리콘이 제거된 이후에, As 또는 P와 같은 n-형 도펀트를 포함하는 매립형 플레이트(165)가 선택적으로 형성되어 제 2 전극으로서의 역할을 한다. 칼라(168)는 절연 마스크로서의 역할을 하고 칼라(168)의 하부 영역만이 도핑되도록 한다. 도펀트의 농도는 약 1×1019-1020㎝-3이다. 매립형 플레이트를 형성하기 위해, PH3 또는 AsH3를 사용하는 기상 도핑, 플라즈마 도핑 또는 플라즈마 이머젼 이온 주입(PIII)이 사용된다. 이러한 기술은 예를 들면, 1994년 출간된 랜섬등의 J. Electrochemical. Soc. Vol. 141, No. 5의 p1378과 미국 특허번호 제 5,344,381호 및 미국 특허번호 제 4,937,205호에 개시되어 있고, 이는 참조를 위해 인용된다.
절연 마스크로서 칼라(168)를 사용하는 이온 주입 또한 사용 가능하다. 선택적으로, 매립형 플레이트(165)가 도펀트 소스로서 ASG와 같이 도핑된 실리케이트 글라스를 사용하여 형성된다. 도펀트 소스로서 도핑된 실리케이트 글라스를 사용하는 것은 1989년 출간된 베커등의 J. Electrochemical. Soc. Vol. 136의 p3033에 개시되어 있고 이는 참조를 위해 인용된다. 도핑된 실리케이트 글라스가 사용될 때, 층은 매립형 플레이트 형성 이후에 제거된다.
도 4d를 참조로, 노드 유전체층(164)이 웨이퍼상에 증착되고 패드 스택(107) 표면 및 트렌치(108)의 내부를 덮는다. 노드 유전체층(164)은 커패시터의 플레이트를 분리하는데 사용되는 노드 유전체로서의 역할을 한다. 일 실시예에서, 유전체층은 NO 박막 스택을 포함한다. NO 박막 스택은 재산화될 질화물층을 증착함으로써 형성된다. 질화물층은 예를 들면, 열적 질화 및 CVD 질화물에 의해 약 5㎚ 두께로 형성된다. 질화물층은 예를 들면, 약 900℃온도에서 재산화된다. 질화물층의 재산화는 주변부쪽에서 질화물의 두께를 증가시킨다. 산화물-질화물-산화물(ONO) 또는 산화물-질화물-산화물-질화물(ONON)과 같은 다른 형태의 유전체 박막 스택 또한 사용 가능하다. 또한, 얇은 산화물, 질화물 또는 질화된 산화물 박막 사용 또한 가능하다.
트렌치(108) 충진과 패드 스택(107)을 덮기 위해 웨이퍼 표면상에, CVD 또는 다른 공지된 기술에 의해 다른 폴리실리콘층(161)이 증착된다. 도시된 바와 같이, 폴리실리콘층(161)은 컨포멀(conformal)하고 P 및 As와 같은 N-형 도펀트로 도핑된다. 일 실시예에서, 폴리실리콘층(161)은 As로 도핑된다. As의 농도는 약 1×1019-1×1020㎝-3이다. 도핑된 폴리실리콘(161)은 커패시터의 전극으로서의 역할을 한다. 선택적으로, 층은 비정질 실리콘으로 구성된다. 이러한 재료는 인시튜(in situ)로 또는 연속적으로 도핑된다.
도 4e를 참조로, 폴리실리콘층(161)은 NF3/Cl2, NF3/HBr 또는 SF6과 같은 적합한 화학제를 사용하여 예를 들면, CDE 또는 RIE에 의해 리세스된다. 또다른 실시예에서, 폴리실리콘(161)은 패드 질화물(106) 레벨 정도로 리세스된다. 이는 차후 습식 에칭 처리동안 패드 산화물(105)을 보호한다는 장점을 가진다. 만일 언더컷이 문제가 되지 않는다면, 폴리실리콘은 매립형 스트랩의 깊이까지 리세스될 수 있다.
도 4f에서, 폴리실리콘(161) 상부의 나머지 노드 유전체층(164)은 예를 들면, DHF 및 HF/글리세롤을 사용하여 습식 에칭함으로써 제거된다. 다음, 하드 마스크층(106)이 예를 들면, BHF를 사용하는 습식 에칭에 의해 벗겨진다. 하드 마스크층(106)을 제거하기 위해 CDE를 사용하는 것 또한 가능하다. 하드 마스크층은 또한 깊은 트렌치(108) 형성 이후와 같이 이전의 처리 단계에서 제거될 수도 있다. 도시된 바와 같이, 트렌치(108)내의 칼라(168)와 유전체층(164) 또한 약간 리세스된다.
도 4g에 도시된 바와 같이, 매립형 스트랩(162)이 형성된다. 매립형 스트랩(162)의 형성은 예를 들면, 트렌치내에 도핑된 폴리실리콘(161)을 리세스하도록 에칭함으로써 의해 달성된다. 전형적으로, 에칭은 RIE이다. 다음, 셀의 비활성 영역이 통상적인 포토리소그래피 기술에 의해 형성되고 이후 예를 들면, RIE에 의해 이방성 에칭된다. 비활성 영역은 STI(180)가 형성될 영역이다.
다시 도 3을 참조하면, STI(180)는 트렌치의 일부와 중첩되며 스트랩(162) 부분을 절단한다. 차후 어닐링에서, 도핑된 폴리실리콘(161)으로부터 도펀트가 스트랩(162)을 통해 상부쪽 및 외부로 확산되어 확산 영역(125)을 형성한다. SDI의 깊이는 약 0.25㎛이다. 전형적으로, 비활성 영역은 칼라(168) 산화물의 상부 하부에서 에칭된다. 일 실시예에서, 비활성 영역은 기판 표면 하부로 약 0.25㎛ 에칭된다.
비활성 영역이 에칭된 이후에, 레지스트 및 ARC층이 제거된다. 어떠한 레지스트 및 ARC 잔류물이 남아있지 않도록 하기 위해, 세정 단계가 사용된다. 산소가 실리콘과 폴리 측벽 내부로 확산하는 것을 방지하기 위하여, 선택적인 라이너(도시 안됨)가 제공되어 비활성 영역을 보호한다. 라이너는 예를 들면, 질화물을 포함한다. 전형적으로, 질화물 라이너 형성 이전에 패시베이션 산화물이 노출된 실리콘상에서 열적으로 성장된다. 질화물 라이너는 예를 들면, 저압 화학적 기상 증착(LPCVD)에 의해 형성된다.
유전체 재료가 기판 표면상에 형성된다. 유전체 재료는 예를 들면, SiO2를 포함한다. 다른 실시예에서, 유전체 재료는 TEOS이다. 고밀도 플라즈마(HDP) 산화물 또는 다른 적합한 재료 또한 사용 가능하다. 유전체층의 두께는 비활성 영역을 충진하기에 충분하다. 유전체층은 전형적으로 컨포멀하기 때문에, CMP와 같은 평탄화 방법이 사용된다. 이러한 방법은 네스빗등의 자기-정렬 매립형 스트랩(BEST)을 가진 0.6㎛2 256Mb 트렌치 DRAM 셀, IEDM 93-627에 개시되어 있고, 이는 참조를 위해 인용된다. 다음, 기판(10) 표면이 연마되어 STI(180)와 질화물층이 실질적으로 평탄화된다.
다음, 패드 정지층(105)이 예를 들면, 습식 화학 에칭에 의해 제거된다. 습식 화학 에칭은 산화물에 대해 선택적이다.
이때 패드 산화물은 실리콘에 대해 선택적인 습식 에칭에 의해 제거된다. 패드 산화물(104)이 제거된 이후에, 산화물층이 웨이퍼 표면상에 형성된다. 게이트 희생층이라 불리는 산화물층은 차후 이온 주입에 대한 스크린 산화물과 같은 역할을 한다.
DRAM 메모리 셀의 n-채널 트랜지스터(110)를 위한 p-형 웰 영역을 형성하기 위해, 포토레지스트층이 산화물층 상부에 증착되고 p-웰 영역을 노출시키도록 적절하게 패터닝된다. 도시된 바와 같이, 붕소(B)와 같은 p-형 도펀트가 웰 영역내에 주입된다. 도펀트는 펀치스루를 방지하고 시트 저항을 감소시키기에 충분한 깊이로 주입된다. 도펀트 프로파일은 원하는 전기 특성, 예를 들면, 원하는 게이트 임계 전압(Vth)을 얻도록 조절된다.
게다가, n-채널 지지 회로를 위한 p-형 웰이 형성된다. 상보형 금속 산화물 실리콘 소자(CMOS)내의 상보형 웰을 위하여, n-웰이 형성된다. n-형 웰의 형성은 n-형 웰을 한정하고 형성하기 위한 추가의 포토리소그래피 및 이온주입 단계를 필요로 한다. p-형 웰의 경우와 같이, n-형 웰의 프로파일은 원하는 전기적 특성을 얻도록 조절된다. 웰 형성 이후에, 게이트 희생층이 제거된다.
트랜지스터(110)의 게이트를 형성하기 위한 다수의 층이 형성된다. 이는 게이트 산화물로서의 역할을 하는 게이트 산화층, 폴리실리콘층 및 캡 질화물층을 포함한다. 전형적으로, 폴리실리콘층은 시트 저항을 감소시키는 폴리사이드를 형성하는 WSix와 같은 금속 실리사이드층을 포함한다. 다음, 다수의 게이트층이 패터닝되어 트랜지스터(110)의 게이트 스택(112)을 형성한다. 다음, 게이트 스택의 측벽이 예를 들면, 열 산화에 의해 절연된다.
워드라인(120')으로서 패싱 게이트 스택이 전형적으로 게이트 상부에 형성되고 STI(180)에 의해 절연된다. 소스/드레인 확산 영역(113, 114)이 P 또는 As와 같은 n-형 도펀트를 이온주입함으로써 형성된다. 일 실시예에서, P는 소스 및 드레인 영역(113, 114) 내부로 이온주입된다. 주입량과 에너지는 원하는 전기적 특성을 얻을 수 있는 도펀트 프로파일을 형성하도록 선택된다. 게이트에 대한 소스 및 드레인의 확산 및 정렬을 개선하기 위해, 질화물 스페이서(도시 안됨)가 사용된다. 확산 영역(114)은 확산 영역(125)과 접속되어 노드 접합부를 형성한다.
유전체층(189)이 웨이퍼 표면 상부에 형성되어 게이트(112) 및 기판 표면을 덮는다. 유전체층은 예를 들면, BPSG를 포함한다. TEOS와 같은 다른 유전체층 또한 사용 가능하다. 도시된 바와 같이, 무경계 콘택 개구부(183)가 에칭되어 확산 영역(113)을 노출시킨다. 다음, 콘택 개구부가 n+-도핑된 폴리실리콘과 같은 도전성 재료로 충진되어 그내부에 콘택 스터드를 형성한다. 비트라인을 나타내는 금속층(185)이 유전체층 상부에 형성되어, 콘택 스터드를 통해 소스와의 접촉을 이룬다. 따라서, 최종적으로 도 3에 도시된 구조물이 얻어진다.
도 5는 본 발명의 방법에 대한 제 2 실시예에 따른 DRAM 셀의 다른 실시예를 도시한다.
도시된 바와 같이, 트렌치 커패시터(160) 하부의 폭(W2) 또는 직경은 상부의 폭(W1)또는 직경보다 크다. 폭(W1) 증가는 커패시터의 커패시턴스를 증가시킨다. 이러한 구조물을 얻기 위해, 도 4b에 도시된 희생용 폴리실리콘층(152)은 예를 들면, NF3/Cl2 화학제를 사용하는 CDE에 의해 제거된다. 실리콘을 선택적으로 에칭하기 위한 다른 화학제 또한 사용 가능하다. 추가적으로, SF6, NF3/HBr을 사용하는 RIE 또는 KOH를 사용하는 습식 에칭 또한 사용 가능하다. 트렌치의 하부는 예를 들면, CDE 에칭에 의해 팽창된다. 트렌치의 팽창은 예를 들면, 오자키등의 1기가비트 DRAM을 위한 병모양 커패시터를 가진 0.228㎛2 트렌치 셀 기술, IEDM 95, p551 및 에스. 오츄키의 미국 특허번호 제 5,336,912호에 개시되어 있고, 이는 참조를 위해 인용된다. CDE 에칭을 위한 에칭제는 트렌치 측벽상의 얇은 자연 산화물막을 제거하도록 선택된다. 이는 산화물에 대한 에칭의 선택비를 감소시키도록 Cl2의 유량을 감소시키거나 또는 화학제를 변화시킴으로써 얻어진다.
습식 에칭 또는 CDE는 확장부가 인접한 트렌치 내부로 연장되거나 또는 접촉되는 것을 제한하는 반면에 희생용 폴리실리콘을 제거하도록 타이밍된다. 트렌치 하부의 확장은 대략적으로 인접한 트렌치 사이의 최소 간격의 약 50%, 바람직하게는 20-30% 이하이다. 인접한 트렌치 사이의 공간은 전형적으로 최소 설계규칙(groundrule)과 동일하기 때문에, 확장은 최소 설계규칙의 50% 이하로 제한되어야 한다. 이는 예를 들면, 하부 직경이 최소 설계규칙의 두 배 이하인 병-모양 트렌치를 제공한다. 바람직하게는, 트렌치의 확장은 최소 설계규칙의 약20-40%이다.
희생용 폴리실리콘 및 에칭 정지층을 제거한 이후에, 매립형 플레이트(165)가 선택적으로 형성된다. 예를 들면, 약 1000-1100℃의 온도에서 AsH3 또는 PH3를 이용한 기상 도핑, As 또는 P의 이온 주입, 플라즈마 도핑 또는 플라즈마-이머젼 이온 주입과 같이 매립형 플레이트를 형성하기 위한 다양한 기술이 사용될 수 있다. 도핑된 폴리실리콘은 노드 유전체를 형성하기 위해 증착된다. 도핑된 폴리실리콘은 트렌치의 하부를 충진하기 때문에, 그 내부에 보이드(172)를 형성한다. 보이드(172)는 트렌치의 하부에 위치하기 때문에, 차후 공정 또는 소자 성능에 영향을 주지 않는다. 노드 유전체 증착 이전에 트렌치내에 반구형 실리콘 그레이(HSG)를 형성하는 것 또는 트렌치 측벽을 거칠게하는 것(roughening)과 같이 트렌치 커패시턴스를 강화하는 다른 기술을 사용할 수 있다.
도 6a 내지 도 6c는 도 3의 DRAM 셀을 형성하기 위한 본 발명의 제 3 실시예를 도시한다.
도 6a를 참조하면, 기판(101)에 제공된다. 도시된 바와 같이, 기판은 매립형 n-형 웰(170)을 포함한다. 패드 산화물층(104), 패드 정지층(105) 및 하드 마스크층(106)을 포함하는 패드 스택(107)이 기판(101) 표면상에 형성된다. 패드 스택(107)은 트렌치 영역(102)을 형성하도록 패터닝되고, RIE에 의해 깊은 트렌치(108)가 형성된다.
트렌치(108) 형성 이후에, 에칭 정지층(176)이 트렌치 측벽상에 증착된다. 트렌치 측벽상의 자연 산화물층(151)(도 4a를 참조)이 너무 얇아서(약 〈1㎚) 에칭 정지물로서의 역할을 할 수 없는 경우, 에칭 정지층(176)이 특히 유용하다. 에칭 정지층(176)은 패드 스택(107)을 덮고 트렌치 측벽을 라이닝한다. 다른 실시예에서, 에칭 정지층은 폴리실리콘이 선택적으로 에칭될 수 있는 재료를 포함한다. 에칭 정지층(176)의 두께는 차후 증착되는 희생용 폴리실리콘 재료(152)가 예를 들면, 패드 산화물 하부를 언더컷하는 것과 같은 트렌치의 변형을 방지하기 위해 측벽을 확장시킴 없이 트렌치(108)로부터 제거될 수 있도록 하기에 충분하다. 요구되는 실제 두께는 희생용 폴리실리콘(152)을 제거하는데 사용된 에칭의 처리 조건에 따라 최대한 활용된다. 전형적으로, 층의 두께는 1-20㎚ 바람직하게는 1-5㎚이다.
다른 실시예에서, 에칭 정지층은 열성장 또는 CVD와 같은 여러 기술에 의해 형성된 산화물, 질화물 또는 산화질화물과 같은 유전체 재료를 포함한다. 바람직하게는, 에칭 정지층은 산화물을 포함한다. 산화물의 사용은 칼라 형성이전에 상부를 제거 또는 희생용 폴리실리콘 제거 이후에 하부를 제거하는 필요성을 바람직하게 방지한다.
희생용 폴리실리콘층(152)은 웨이퍼의 상부에 증착되고, 트렌치(108)를 충진한다. 희생용 폴리실리콘(152)은 리세스되어, 트렌치 상부로부터 제거된다 즉, 형성될 트렌치의 하부 주위에 대해 리세스된다. 선택적으로, 트렌치의 상부내의 에칭 정지층의 노출부는 예를 들면, DHF 화학제를 포함하는 습식 에칭을 사용하여 제거된다. 다음, 산화물층(167)이 형성되어 트렌치 측벽 상부와 희생용 폴리실리콘 상부를 덮는다. 칼라 산화물로서의 역할을 하는 유전체층은 전형적으로 CVD 산화물 아래에 얇은 열산화물을 포함한다. 선택적으로, 칼라층을 조밀화시키기 어닐링이 수행된다. 선택적으로, 칼라 산화물은 CVD 산화물을 증착하고 산화 분위기에서 이를 조밀화시킴으로써 형성된다. 이는 트렌치/CVD 산화물 계면에서 열산화물의 형성을 용이하게 하여, 칼라(168)의 신뢰성을 개선시킨다. 순수하게 열적으로 성장된 칼라 산화물(예를 들면, 30-40㎚)의 형성 또한 가능하지만, 더 강한 변위 형성 경향을 가진다.
도 6b를 참조하면, 칼라층(168)이 칼라(168)를 형성하기 위해 RIE에 의해 에칭된다. 다음, 희생용 폴리실리콘(152)이 RIE 또는 CDE에 의해 제거된다. 또한 희생용 재료를 제거하는데 습식 에칭이 사용될 수 있다. 산화물 에칭 정지층은 에칭이 희생용 폴리실리콘을 제거하는 동안 트렌치 측벽으로 확장되는 것을 방지한다.
도 6c를 참조로, 다음 산화물 에칭 정지층(176)이 제거된다. 다음으로, 매립형 플레이트(165)가 앞에서 언급한 기술을 사용하여 형성된다. 유전체층(164)이 웨이퍼 상부에 증착되어 칼라와 트렌치 하부내의 트렌치 측벽을 덮는다. 유전체층은 트렌치 커패시터의 노드 유전체로서의 역할을 한다. 다음, 도핑된 폴리실리콘(161)이 증착되고 트렌치를 충진한다. 트렌치 커패시터와 메모리 셀을 형성하기 위한 처리는 도 4d 내지 도 4g를 참조로 하여 설명된 바와 같이 계속된다.
도 7a 내지 도 7c는 도 3의 DRAM 메모리 셀을 형성하기 위한 본 발명의 제 4 실시예를 도시한다.
도시된 바와 같이, 패드 산화물층(104), 패드 정지층(105) 및 하드 마스크층(도시 안됨)을 포함하는 패드 스택(107)이 기판(101) 표면상에 형성된다. 패드 스택(107)은 트렌치 영역(102)을 형성하도록 패터닝된다. 트렌치 영역(102)내에 깊은 트렌치를 형성하기 위해 RIE가 수행된다. n-형 매립형 플레이트(170) 기판(101)내에 제공된다.
하드 마스크층(106)이 트렌치 형성 이후에 벗겨져서 기판 표면 상부에 패드 정지층(105)과 패드 산화물층(104)을 남긴다. 에칭 정지층(176)은 트렌치로부터 희생용 폴리실리콘(152)을 제거하기 위해 에칭 정지물로서의 역할을 하도록 형성된다. 에칭 정지층이 형성된 이후에, 희생용 폴리실리콘(152)이 증착되어 트렌치(108)를 충진한다. 희생용 폴리실리콘(152)은 칼라(168)의 하부 부근에서 원하는 깊이로 리세스된다. 에칭 정지층(176)의 노출부는 예를 들면, 습식 DHF 에칭 또는 CDE에 의해 제거된다. 에칭 정지층(176)의 노출부 제거는 트렌치의 RIE 손상 및 오염을 제거하여, 차후에 형성되는 칼라(168)의 신뢰성을 개선시킨다. 다음, 유전체층(167)이 증착되고 트렌치의 표면과 측벽을 덮는다. 유전체층은 칼라(168)를 형성하는데 사용된다.
어닐링이 유전체층(167)을 조밀화시키기 위해 수행된다. 선택적으로, CVD 산화물은 CVD 산화물을 조밀화시키고 단일의 열처리 단계로 CVD 산화물 하부에 열산화물을 형성하도록 산화 분위기에서 증착되고 어닐링된다.
도 7b를 참조하면, 칼라(168)를 형성하기 위해 RIE가 수행된다. RIE 이후, 희생용 폴리실리콘(152) 및 에칭 정지층(176)이 제거된다.
도 7c를 참조하면, 매립형 플레이트(165)가 이미 설명된 기술을 사용하여 형성된다. 노드 유전체층(164)이 형성된다. N-도핑된 폴리실리콘(161)이 트렌치를 충진한다.
다음, 폴리실리콘(161) 충진은 도 4g에 도시된 처리 단계에 따라 매립형 스트랩을 형성하도록 리세스된다. 노드 유전체(164) 및 칼라 산화물(168)이 제거되고, 매립형 스트랩(162)을 위한 폴리실리콘 또는 비결정 실리콘이 증착되고, 평탄화되며 리세스된다. 이때, 도 4g를 참조로 하여 상술된 방법이 계속된다.
이러한 제 4 실시예와 관련하여, As 및 P와 같은 도펀트가 확산될 수 있는 두께를 갖는 적절히 얇은 에칭 정지층(176)에 대해, 매립형 플레이트(165)는 (예를 들면, As 또는 P로) 도핑되어야만 하는 희생용 폴리실리콘(152)을 외부확산시킴으로써 형성된다는 것을 주목해야 한다.
도 8a 내지 도 8e는 도 3의 DRAM 메모리 셀을 형성하는 본 발명의 제 5 실시예를 도시한다.
제 5 실시예에서, 제 3 및 제 4 실시예에 따른 도핑되지 않은 에칭 정지층(176) 또는 제 1 및 제 2 실시예의 자연 산화물(151) 대신에, 도핑된 에칭 정지층(177)(예를 들면, ASG, PSG,...)이 사용되고, 이는 매립형 플레이트(165)의 형성을 위한 도펀트 소스와 같은 역할을 한다.
도 8a에 도시된 것처럼, 이상에서 설명된 바와 같이, 트렌치(108)가 먼저 형성된다. 다음으로, 패드 정지층(105)과 트렌치(108) 측벽상의 하드 마스크층(106)을 제거한 이후에, 예를 들면, ASG층이 전형적으로 10 내지 20㎚ 두께를 가진 에칭 정지층(177)으로서 증착된다. ASG 대신에, 예를 들면, PLAD 또는 이온 주입에 의해 As 또는 P가 도핑된 PSG 또는 CVD 산화물이 사용된다.
선택적으로, PECVD-TEOS 또는 실리사이드 질화물과 같이 0.5-20㎚ 두께를 가진 캡층(도시 안됨)이 ASG 에칭 정지층(177)의 표면상에 형성되어 도펀트가 ASG 에칭 정지층(177)으로부터 트렌치(108)내에 제공될 희생용 폴리실리콘(152) 내부로 통과되는 것을 방지하도록 한다. 이후에, 희생용 폴리실리콘(152)이 트렌치내에 그리고 웨이퍼 표면상에 증착된다. 희생용 폴리실리콘(152)은 도핑될 필요가 있는 것은 아닌데, 그 이유는 이러한 제 5 실시예에서 도펀트 소스로서의 기능을 가지지 않기 때문이지만, 더 높은 증착률을 허용하기 위해서는 도핑되지 말아야 한다.
일반적으로, 도핑된 ASG 에칭 정지층(177)의 두께는 재료와 트렌치 크기에 따라 2-80㎚ 범위내이고 평면형 표면 및 예를 들면, 50%의 스텝 커버리지를 가져야만 한다. 증착 압력을 감소시킴으로써, 스텝 커버리지에 대해 더 높은 값을 얻을 수 있다.
도 8b에 도시된 바와 같이, 희생용 폴리실리콘(152)은 칼라 영역을 형성하기 위해 기판(101) 표면으로부터 약 0.5 내지 2㎛ 정도 리세스된다. 다음, ASG 에칭 정지층(177)이 예를 들면, BHF 습식 에칭 또는 CDE 에칭에 의해 제거된다. 만일 선택적인 질화물 캡층이 사용된다면, 이는 ASG층 제거 이전에 예를 들면, CDE(화학 건식 에칭) 또는 습식 에칭(예를 들면, HF/에틸렌글리세롤)에 의해 제거되어야만 한다.
이후, 칼라 산화물층(167)이 CVD 산화물 형성에 의해 트렌치 측벽 및 기판 표면에서 10-60㎚의 두께로 또는 열산화에 의해 5-10㎚ 두께로 증착되며 이후 CVD 산화물 형성에 의해 10-60㎚ 두께로 증착된다.
도 8c에 도시된 바와 같이, 이후 단일 처리단계에서, 칼라 산화물층(167)이 조밀화되고 매립형 플레이트(165)가 예를 들면, 1000℃에서 한시간 동안 ASG 에칭 정지층(177)으로부터 외부확산된다. 만일 칼라 산화물층(167)이 CVD 증착에 의해서만 형성된다면, 바람직하게는 열적 산화가 예를 들면, 900℃에서 5분동안(산소가 CVD 산화물을 통해 확산한다)수행되어, 실리콘 기판/칼라 계면에서 열산화물을 형성하고, 형성될 칼라(168)의 신뢰성을 개선시킨다. 물론, 열산화는 칼라 조밀화와 매립형 플레이트(165)와 동일한 고온 처리로 수행된다.
순차적으로, 도 8d에 도시된 바와 같이, 칼라(168)를 형성하기 위한 반응성 이온 에칭이 수행된다.
마지막으로, 도 8e를 참조하면, 희생용 폴리실리콘(152)이 RIE, CDE 또는 습식 에칭에 의해 제거되고, ASG 에칭 정지층(177)은 BHF 습식 에칭 또는 CDE 에칭에 의해 제거된다.
이후, 노드 유전체(164) 및 충진 폴리실리콘(161)이 도 7c에 도시된 상태에 이르도록 증착된다. 다음 도 4g에 도시된 처리 단계에 도달하기 위해, 충진 폴리실리콘(161)이 매립형 스트랩(162)을 형성하기 위해 리세스된다. 노드 유전체(164) 및 칼라 산화물(168)이 제거되고 매립형 스트랩(162)을 위한 폴리실리콘 또는 비결정 실리콘이 증착되고, 평탄화되고 리세스된다. 여기서, 도 4g를 참조로 상술된 방법이 계속된다.
물론 제 5 실시예에 따른 공정 시퀀스가 강화된 트렌치 커패시티를 갖는 병모양 트렌치(도 5를 참조)를 위해 사용될 수도 있다는 점을 주목한다.
또한, 도핑된 에칭 정지층과 도핑되지 않은 희생용 폴리실리콘을 사용하여 도 6을 참조로 상술된 방법과 유사한 공정이 수행될 수 있다. 하드 마스크층은 도 7a에서와 같이 트렌치(102) 에칭 직후에 제거되는 것이 아니라, 도 4e에 설명된 바와 같이 희생용 폴리실리콘의 리세스 이후 그리고 노출된 노드 유전체(164)의 리세스 이후에 제거된다. 이러한 처리는 만일 폴리실리콘 에칭(특히, 희생용 폴리실리콘(161)의 스트립)이 패드 질화물의 과도한 제거를 야기할 경우 바람직하다. 하지만, 이러한 공정은 추가의 에칭 단계를 필요로 하고 제조 비용을 어느 정도 증가시킨다.
모든 추가의 실시예에서도 또한, 하드 마스크층(106)은 깊은 트렌치의 에칭 이후 또는 도 4와 관련하여 설명된 바와 같이 희생용 폴리실리콘(161)의 제 1 리세스 단계(도 4e) 및 에칭에 의해 노출된 노드 유전체층(164)의 제거 이후에 제거될 수 있다.
제 5 실시예의 장점은 칼라(168)와 매립형 플레이트(165)가 동시에 형성되는 간단한 처리라는 것이다. 매립형 플레이트(165)는 포토레지스트 리세스 공정(네스빗등의)에 의해 산화물 칼라의 형성 이전에 매립형 플레이트(165)가 형성되는 한 사용되는 처리와는 대조적으로 칼라(168)의 하부에 자기-정렬된다. 그후, 네스빗등에 의해 설명된 변형으로, 칼라가 폴리실리콘 리세스에 의해 형성되어, 매립형 플레이트와 산화물 칼라가 상호 오정렬(예를 들면, 매립형 플레이트가 너무 깊거나 또는 너무 높고 선택 트랜지스터를 단락시킨다)될 가능성을 야기시킨다. 본 발명에서, 이러한 문제점은 자기-조절 공정에 의해 해결된다.
에칭 정지층(177)은 매립형 플레이트(166)의 도펀트 소스이기 때문에, 두께에 관하여 어떠한 제한도 없고, 폴리실리콘 리세스 처리 및 희생용 폴리실리콘 제거 처리에 대한 (폴리실리콘 대 산화물) 엄격한 선택비 조건을 상당히 감소시킨다. 이러한 에칭 처리는 훨씬 더 제어하기 용이하다.
도 9a 내지 도 9f는 도 3의 DRAM 메모리 셀을 제조하기 위한 본 발명의 제 6 실시예를 도시한다.
이러한 제 6 실시예에서, 노드 유전체가 칼라와 매립형 플레이트 형성 이후에 형성되고, 트렌치 하부로부터 칼라의 상부 에지부로 연속적으로 연장되어, 하부 칼라 에지부에서 핀홀이 형성되는 것을 방지한다.
특히, 제 6 실시예는 에칭 정지층과 희생용 폴리실리콘층으로 구성된 다층을 사용한다. 제 1 에칭 정지층(181), 제 1 희생용 폴리실리콘층(182), 제 2 에칭 정지층(183) 및 제 2 희생용 폴리실리콘층(184)으로 구성된 연속층이 가장 바람직하다.
이는 에칭 정지층에 대한 폴리실리콘 에칭의 선택비와 관련된 엄격한 조건 및 희생용 폴리실리콘의 리세스 단계 또는 희생용 폴리실리콘의 제거 단계를 완화시킨다. 이는 제조 비용을 약간 증가시키지만 이러한 방법은 신뢰성이 훨씬 높고 에칭 처리 및 적은 에칭 선택비만을 허용하는 장치를 사용하는 것을 가능케 한다.
도 9a에 도시된 바와 같이, 트렌치(108)가 상술된 방법으로 먼저 형성되고, 그후 해당 하드 마스크층(106)이 제거되어 패드 스택(107)의 패드 정지층(105)내에는 패드 산화물층(104)만이 남는다.
그 후, 제 1 에칭 정지층(181)이 형성된다. 이는 예를 들면, 도핑되지 않은 자연 산화물(0.3-1㎚), 도핑되지 않은 열산화물(0.5-1㎚), 습식 화학 처리로부터 도핑되지 않은 산화물(0.6㎚) 또는 도핑되지 않은 CVD 산화물(0.5-1㎚)이 형성될 수 있다.
제 1 에칭 정지층(181)은 도핑될 수 있고, (제 5 실시예와 관련하여 설명된) 매립형 플레이트(165)를 위한 도펀트 소스로서 사용될 수 있다.
이 후, 제 1 희생용 폴리실리콘층(182)이 제 1 에칭 정지층(181)상에 증착된다 즉, 도핑된 또는 도핑되지 않은 상태가 가능하지만 도핑된 상태가 바람직하다. 만일 제 1 희생용 폴리실리콘층(182)이 도핑된다면, As 또는 P가 매립형 플레이트(165)를 위한 도펀트 소스로서 사용되고, 10-40㎚ 두께를 가진 층이 증착된다. 도핑은 인시튜 방식으로 수행된다. 또한 이온 주입 또는 플라즈마 도핑(PLAD)이 도핑되지 않은 폴리실리콘의 증착 이후 사용 가능하다.
도 9b에 도시된 바와 같이, 제 2 에칭 정지층(183)이 제 1 희생용 폴리실리콘층(182)상에 다음으로 증착된다, 즉 만일 제 1 희생용 폴리실리콘층(182) 또는 제 1 에칭 정지층이 도핑된다면 (예를 들면, ASG, PSG,...) 도핑되지 않고, 만일 제 1 희생용 폴리실리콘층(182)이 도핑되지 않는다면, 도핑되며, 평면형 표면을 가지며 예를 들면, 40-50%의 스텝 커버리지를 갖고 전형적으로 5-50㎚ 두께를 가진다.
만일 도핑되지 않은 제 2 에칭 정지층(183)이 사용된다면, 이하의 재료가 가능하다: 열산화물(5㎚), 습식 화학 처리 산화물(0.6-1㎚) 또는 CVD 산화물(1-10㎚).
다음으로, 제 2 희생용 폴리실리콘층(183)이 제 2 에칭 정지층(183)상에 증착된다 즉, 이는 도핑될 수도 있고 도핑되지 않을 수도 있지만, 도핑되지 않는 것이 바람직하며, 트렌치(108)를 충진하기 위해 전형적으로 200-300㎚의 두께를 가진다. 만일 도핑되지 않은 층이 사용된다면, 높은 증착률을 달성할 수 있다. 내부층만이 해당 어닐링 단계에서 매립형 플레이트(165) 내부로의 외부확산에 대해 거의 또는 전혀 영향을 미치지 않기 때문에, 도핑은 필요하지 않다.
도 9c에 도시된 바와 같이, 칼라 영역을 한정하기 위한 제 2 희생용 폴리실리콘(184)이 예를 들면, 반응성 이온 에칭(SF6 또는 NF3/HBr), CDE(NF3/Cl3) 또는 적합한 습식 에칭에 의해 전형적으로 기판 표면으로부터 0.5-2㎛ 만큼 리세스된다. 이 후, 제 2 에칭 정지층(183)이 BHF 습식 에칭 또는 CDE 에칭에 의해 제거된다. 다음으로, 제 1 희생용 폴리실리콘(182)이 리세스된다.
만일 제 1 에칭 정지층(182)이 자연 산화물(0.3-0.5㎚)보다 두껍다면, 이는 개별 처리 단계에서 습식 에칭 또는 CDE에 의해 제거된다. 상기한 경우가 아니라면, 이는 트렌치 충진을 위한 예비-세정 단계동안 수행된다.
그 후, 칼라 산화물층(167)은 이미 상세히 설명된 바와 같이 증착된다.
도 9d에 도시된 바와 같이, 칼라 산화물층(168)이 조밀화되고 매립형 플레이트(165)가 제 5 실시예와 관련하여 설명된 바와 같이 공통의 고온 단계에서 드라이브인된다. 그 후, 도 9e에 도시된 바와 같이 칼라(168)가 RIE에 의해 개방된다.
마지막으로, 제 2 희생용 폴리실리콘층(184), 제 2 에칭 정지층(183), 제 1 희생용 폴리실리콘(182) 및 제 1 에칭 정지층(181)이 트렌치(018) 하부 영역으로부터 제거되고, 도 9f에 도시된 처리 단계를 유도한다.
이 후, 노드 유전체(164)와 충진 폴리실리콘(161)이 도 7c에 도시된 단계에 이르도록 증착된다. 다음, 도 4g에 도시된 처리 단계에 이르기 위해, 충진 폴리실리콘(161)은 매립형 스트랩(162)을 한정하도록 리세스된다. 노드 유전체(164) 및 칼라 산화물(168)이 제거되고, 매립형 스트랩(162)을 위한 폴리실리콘 또는 비결정 실리콘이 증착되고, 평탄화되고 리세스된다. 여기서, 이러한 방법은 도 4g를 참조로 하여 설명된 것과 같은 방식으로 계속된다.
여기서, 제 6 실시예 또한 도 5에 따른 병모양 트렌치 형성에 적용 가능하다는 것을 주목한다.
제 6 실시예의 장점은 도펀트(As, P)가 제 2 에칭 정지층을 통해 확산되지 않기 때문에, 제 2 에칭 정지층의 두께에 관련하여 어떠한 제한도 가지지 않는다는 것이다. 제 2 에칭 정지층은 제 2 희생용 폴리실리콘층을 제거하는 동안 에칭 정지물이고, 폴리실리콘 리세스 및 희생용 폴리실리콘의 제거에 대한 (폴리실리콘 대 산화물) 엄격한 선택비 조건을 완화시킨다. 그러므로, 해당 에칭 공정은 제어하기가 훨씬 용이하다.
도 10은 본 발명의 방법의 제 7 실시예와 관련된 DRAM 셀의 다른 실시예를 도시한다.
도 3에 도시된 바와 같이, 본 발명의 DRAM 셀의 이러한 실시예에서, 트렌치 커패시터(160)에 대한 두 개의 내부 계면(200, 201) 즉, 폴리실리콘 충진물(161)과 매립형 스트랩(162) 사이의 제 1 계면 및 매립형 스트랩(162)과 기판(101)내 노드 접합부 확산 영역(125) 사이의 제 2 계면이 있다.
이러한 두 개의 계면(200, 201)은 증가된 전기 저항을 가지고 DRAM 셀을 사용하는 메모리 수단의 기록/판독 주기 속도를 늦춘다. 계면(200)은 전형적으로 폴리실리콘/폴리실리콘 계면이고, 계면(201)은 전형적으로 단결정 실리콘/폴리실리콘 계면이다.
DRAM 셀의 도 10에 도시된 실시예는 폴리실리콘 충진물(161)과 기판(101)내의 노드 접합부 확산 영역(125) 사이에 오로지 하나의 계면(201)을 가진다. 매립형 스트랩(162)은 이러한 실시예에서는 제공되지 않는다.
따라서, 이러한 실시예는 트랜지스터(110)와 트렌치 커패시터(160) 사이에 낮은 전이 저항을 가지고 판독/기록 주기시 트렌치 커패시터(160)에 대한 전하 전달동안 오동작에 대한 민감도를 감소시켜 판독/기록 주기 속도를 각각 더 높게 할 수 있다.
나머지 계면(201)은 이전의 습식 예비-세정의 자연 산화물(예를 들면, 0.3-0.8㎚)일 수 있거나 또는 전형적으로 0.3-2㎚ 범위의 두께를 가진 열산화물 또는 CVD 산화물, 옥시질화물 또는 질화물과 같이 적절하게 성장된 또는 증착된 층일 수 있다. H2, HF 증기 또는 UHV 어닐링을 사용하는 인시튜 예비-세정 또한 계면(201) 형성 이전에 수행된다.
계면(201)의 설계에서 특히 중요한 점은 제어되지 않는 재결정화 및 트랜지스터(110)와 트렌치 커패시터(160) 사이의 매립형 콘택의 계면에서의 결함 형성을 방지할 수 있다는 것이다. 이러한 실시예의 중요한 장점은 매립형 콘택을 위한 단일 계면(201)만이 존재하는데, 그 이유는 트렌치 충진물이 매립형 콘택 영역의 한정 이후에 수행되기 때문이다. 따라서, 판독/기록 주기 동안 저항은 크게 감소되고 공정 수율 또한 이에 따라 향상된다.
도 11a 내지 도 11d는 도 10의 DRAM 메모리 셀을 형성하기 위한 본 발명의 제 7 실시예를 도시한다.
도 7c에 따른 처리 단계에 이어 도 11a에 도시된 바와 같이, 하드 마스크층(106)이 제거되고, 트렌치(108)내에 그리고 기판(101) 표면상의 노드 유전체(164)가 증착되고 트렌치(208)가 희생용 재료(210)로 충진되는데, 이 경우에는 포토레지스트이다.
도 11b에 도시된 바와 같이, 희생용 포토레지스트(210)가 CDE 에칭에 의해 먼저 리세스된 다음, 노드 유전체층(164)과 함께 제공된 칼라(168)의 상부 영역이 리세스되어 계면(201)에서의 매립형 콘택을 기판(101)에 형성한다. 또한 이는 희생용 포토레지스트(210)와 기판(101)에 대해 선택적인 CDE 에칭에 의해 또는 해당 습식 에칭에 의해 수행된다.
선택적인 희생용 포토레지스트는 고농도로 도핑된 폴리실리콘층(n-도핑) 또는 비결정 실리콘층이고, 이는 산화물, 질화물 및 도핑되지 않는 계면(201)에 대해 선택적으로 에칭된다. 이러한 경우는 리세스가 더 우수한 제어가능성을 가진다는 장점을 가진다.
선택적으로, 노드 유전체(164)는 돌출하는 희생용 포토레지스트 스터드(210)의 측벽으로부터 칼라(168)의 리세스 다음으로 제거된다.
도 11c에 도시된 것처럼, 희생용 포토레지스트 스터드(210)가 CDE 에칭 또는 습식 에칭에 의해 제거된다.
이후, 도 11d를 참조로, H2 어닐링 또는 HF 스팀 단계 또는 UHV 어닐링 단계에 의한 예비 세정이 수행된다. 통상적인 습식 화학 예비-세정(예를 들어, BHF 등) 또한 가능하다.
선택적으로, 배리어막이 예를 들어 얇은 산화물 또는 질화물 또는 옥시 질화물의 계면(201) 상에, 이전 단계의 예비세정을 사용하거나 또는 사용하지 않고, 즉, 인슈트로 형성될 수 있다, 즉, 웨이퍼는 클린룸 분위기에 노출되지 않는다.
트렌치(108)를 충진시키고 이를 칼라(168) 상부 영역의 계면(201)과 접속시킥 위한 폴리실리콘(161)의 증착이 수행된다. 충진용 폴리실리콘(161)은, 앞서 설명된 바와 같이, 1019cm-3-1021cm-3 농도를 갖는 As, P로 도핑된다. 결국, 충진용 폴리실리콘(161)은 평탄화되고 기판 표면 아래로 약 50nm로 리세스되어 도 11d에 도시된 공정 단계를 얻는다. 또다른 공정 단계는 도 4g에 도시된 실시예와 관련하여 설명된 것과 같다.
본 발명에 따른 DRAM 셀의 또다른 실시예는 도 12에 도시되며 본 발명의 방법의 제 8 실시예와 관련된다. 도 5와 유사하게, 본 발명의 방법의 제 7 실시예는 도 12에 도시된 병모양의 트렌치(108)를 사용할 수 있다.
본 발명의 방법의 제 7 및 제 8 실시예의 특별한 장점은 단지 하나의 계면, 예를 들어 폴리실리콘/단결정 실리콘만을 갖는 매립형 콘택을 구비한 트렌치 셀이 제공되는 반면, 통상적으로 적어도 2개의 계면이 제공된다는 것이다.
이러한 두 실시예의 특정 단계는 노드 유전체층의 형성 이전에 칼라를 형성하는 단계 및 포토레지스트 리세스 처리를 사용하여 매립형 콘택를 한정하는 단계이고, 여기서 물론 레지스트 대신에 산화물, 질화물 및 도핑도지 않은 또는 P-도핑된 실리콘에 대해 선택적으로 CDE에 의해 에칭되는 칼라(산화물), 유전체(질화물) 및 예를 들면, As 또는 P 도핑된 폴리실리콘인 기판(실리콘)에 대해 선택적으로 제거될 수 있는 다른 어떠한 적합한 재료도 사용될 수 있다.
비록 본 발명이 바람직한 실시예를 통해 이상에서 설명되었지만, 이러한 실시예에 한정되는 것은 아니고 여러 방식의 변경이 가능하다.
특히, 인용된 재료는 예시적인 것이고 적합한 특성을 가진 다른 재료로 대체될 수 있다. 언급된 에칭과 증착 처리에 대해서도 동일하다.
또한, 도시된 실시예는 일련의 처리 단계에 상호 조합될 수 있다.
본 발명에 따르면, 전하 누설을 감소시키고 커패시턴스를 증가시키는 절연 칼라를 갖춘 개선된 트렌치 커패시터가 제공되며, 이러한 트렌치 커패시터를 간단하게 제조할 수 있는 방법 또한 제공된다.

Claims (20)

  1. 절연 칼라(168)를 갖는 반도체 메모리 셀에서 사용되는 트렌치 커패시터로서,
    기판(101)내에 형성되는 트렌치(108)-상기 절연 칼라(168)는 상기 트렌치(108)의 상부 영역내에 형성됨-;
    제 1 커패시터 플레이트로서 상기 트렌치(108)의 하부 영역을 감싸며 상기 기판 영역내에 위치하는 선택적인 매립형 플레이트(165);
    커패시터 유전체로서, 상기 트렌치(108)의 하부 영역 및 상기 절연 칼라(168)를 라이닝하는 유전체층(164); 및
    제 2 커패시터 플레이트로서 상기 트렌치(108)내에 충진된 제 2 도전성 충진 재료(161)를 포함하며,
    상기 트렌치(108)의 상기 하부 영역의 상단부에서의 직경은 적어도 상기 트렌치(108)의 상기 상부 영역의 직경과 동일한 것을 특징으로 하는 트렌치 커패시터.
  2. 제 1 항에 있어서,
    상기 기판(101)에 매립형 콘택을 형성하기 위해 상기 제 2 도전성 충진 재료상의 상기 절연 칼라(168) 상부에 제 3 도전성 충진 재료로 구성된 스트랩(162)이 형성되는 것을 특징으로 하는 트렌치 커패시터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 트렌치(108)는 병모양이고, 상기 트렌치의 넓은 영역내에 상기 제 2 도전성 충진 재료로 구성된 공동이 형성되는 것을 특징으로 하는 트렌치 커패시터.
  4. 제 1 항에 있어서,
    상기 절연 칼라(168) 상부의 상기 제 2 도전성 충진 재료(161)는 상기 기판(101)에 매립형 콘택을 제공하기 위한 스트랩(162)을 형성하는 것을 특징으로 하는 트렌치 커패시터.
  5. 제 2 항 또는 제 4 항에 있어서,
    상기 매립형 콘택 영역내의 상기 기판(101)에 도펀트층(125)이 형성되는 것을 특징으로 하는 트렌치 커패시터.
  6. 제 2 항 또는 제 4 항에 있어서,
    상기 매립형 콘택 계면(201)에 중간층이 형성되는 것을 특징으로 하는 트렌치 커패시터.
  7. 제 2 항 또는 제 4 항에 있어서,
    상기 절연 칼라(168)는 CVD 산화물 및/또는 열산화물로 구성되는 것을 특징으로 하는 트렌치 커패시터.
  8. 절연 칼라(168)를 갖는 반도체 메모리 셀에서 사용되는 트렌치 커패시터를 제조하는 방법으로서,
    기판(101)내에 트렌치(108)를 형성하는 단계;
    상기 트렌치(108)의 하부 영역을 제 1 충진 재료(152)로 충진하는 단계;
    상기 트렌치(108)의 상부 영역내에 상기 절연 칼라(168)를 형성하는 단계;
    상기 트렌치(108)의 상기 하부 영역으로부터 상기 제 1 충진 재료(152)를 제거하는 단계;
    제 1 커패시터 플레이트로서 상기 트렌치(108)의 상기 하부 영역을 감싸는 상기 기판 영역내에 매립형 플레이트(165)를 선택적으로 형성하는 단계;
    커패시터 유전체로서, 상기 트렌치(108)의 하부 영역 및 상기 절연 칼라(168)의 내부면을 라이닝하는 유전체층(164)을 형성하는 단계; 및
    제 2 커패시터 플레이트로서 제 2 도전성 충진 재료(161)로 상기 트렌치(108)를 충진하는 단계를 포함하는 것을 특징으로 하는 트렌치 커패시터 제조 방법.
  9. 제 8 항에 있어서,
    상기 매립형 플레이트(165)를 형성하는 단계는 상기 절연 칼라에 자기-정렬되는 것을 특징으로 하는 트렌치 커패시터 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 매립형 플레이트(165)를 형성하는 단계는 상기 제 1 충진 재료(151)로부터의 외부확산에 의해 형성되는 것을 특징으로 하는 트렌치 커패시터 제조 방법.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 제 2 도전성 충진 재료(161)상의 상기 절연 칼라(168) 상부에 제 3 도전성 충진 재료로 구성된 스트랩(162)을 형성하여 상기 기판(101)에 매립형 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 커패시터 제조 방법.
  12. 제 8 항 또는 제 9 항에 있어서,
    상기 제 1 충진 재료(152) 하부의 상기 트렌치 측벽상에 에칭 정지층(151; 176; 177)을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 커패시터 제조 방법.
  13. 제 12 항에 있어서,
    상기 매립형 플레이트(165)를 형성하는 단계는 상기 에칭 정지층(177)으로부터의 외부확산에 의해 수행되는 것을 특징으로 하는 트렌치 커패시터 제조 방법.
  14. 제 13 항에 있어서,
    상기 매립형 플레이트(165)를 형성하는 단계는 상기 칼라(168)의 조밀화와 동시에 상기 에칭 정지층(177)으로부터의 외부확산에 의해 수행되는 것을 특징으로 하는 트렌치 커패시터 제조 방법.
  15. 제 13 항에 있어서,
    상기 매립형 플레이트(165)를 형성하는 단계는 상기 칼라(168) 형성 및 조밀화와 동시에 상기 에칭 정지층(177)으로부터의 외부확산에 의해 수행되는 것을 특징으로 하는 트렌치 커패시터 제조 방법.
  16. 제 8 항에 있어서,
    상기 트렌치 측벽상에 제 1 에칭 정지층(181), 상기 제 1 에칭 정지층(181)상에 제 1 희생용층(182), 상기 제 1 희생용층(182)상에 제 2 에칭 정치층(183) 및 상기 제 2 에칭 정지층(183)상에 제 2 희생용층(184)을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 커패시터 제조 방법.
  17. 제 8 항에 있어서,
    상기 절연 칼라(168) 및 상기 유전체층(164)으로 라이닝된 상기 트렌치를 제 4 충진 재료(210)로 충진시키는 단계-상기 제 4 충진 재료는 상기 기판(101)에 대해 상기 절연 칼라(168)와 상기 유전체층(164)을 선택적으로 제거가능함-; 상기 기판에 대한 매립형 콘택의 계면(202)을 형성하기 위해 상기 제 4 충진 재료(210), 상기 절연 칼라(168) 및 상기 유전체층(164)을 리세스하는 단계; 상기 제 4 충진 재료(210)를 제거하는 단계; 및 상기 트렌치(108)를 상기 제 2 도전성 충진 재료(161)로 충진하는 단계를 포함하는 것을 특징으로 하는 트렌치 커패시터 제조 방법.
  18. 제 8 항, 제 9 항, 제 16 항 또는 제 17 항 중 어느 한 항에 있어서,
    상기 트렌치(108)의 상기 상부영역에 비해 상기 트렌치(108)의 상기 하부 영역을 더넓혀서 병모양으로 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 커패시터 제조 방법.
  19. 제 11 항에 있어서,
    상기 스트랩(162)으로부터의 외부확산에 의해 상기 매립형 콘택 영역내에서 상기 기판(101) 내부로 도펀트 재료를 유입하는 단계를 포함하는 것을 특징으로 하는 트렌치 커패시터 제조 방법.
  20. 제 1 항에 따른 트렌치 커패시터 및 상기 트렌치 커패시터에 연결된 선택 트랜지스터를 포함하는 DRAM 메모리 셀.
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