KR100672768B1 - 반도체 소자의 소자분리막 형성 방법 - Google Patents

반도체 소자의 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 채널로 에피실리콘층을 적용할 시 문턱전압이 게이트폭이 줄어듦에 따라 감소하는 INWE현상을 방지하는데 적합한 소자분리막 형성 방법에 관한 것으로, 반도체 기판 상에 패드산화막, 질화막을 형성하고 상기 질화막과 패드산화막을 선택적으로 식각하는 단계; 상기 식각된 질화막을 마스크로 상기 반도체 기판을 소정깊이만큼 식각하여 활성영역을 정의하는 트렌치를 형성하는 단계; 상기 질화막을 소정 폭만큼 부분식각하는 단계; 상기 결과물 상에 갭필절연막을 형성하는 단계; 상기 갭필절연막을 부분식각하여 상기 트렌치에 매립되는 소자분리막을 형성하는 단계; 상기 활성영역 표면에 문턱전압조절을 위한 이온주입을 진행하는 단계; 및 상기 이온주입이 진행된 활성영역의 표면 상에 불순물이 도핑되지 않은 채널용 에피실리콘층을 형성하는 단계를 포함하여 이루어진다.
에피실리콘층, 트렌치, 모우트, 소자분리막, 질화막

Description

반도체 소자의 소자분리막 형성 방법{METHOD FOR FORMING ISOLATION IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 소자분리막 형성 방법을 나타낸 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자분리막 형성 방법을 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드산화막
23,23a : 질화막 24 : 트렌치
25 : 열산화막 26 : 갭필절연막
26a : 소자분리막 27 : 채널용 에피 실리콘층
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 초미세 DRAM의 제 조 방법 중 소자분리막의 형성 방법에 관한 것이다.
최근에, 소자가 점점 미세화(0.13㎛ 이하)됨에 따라 게이트 길이에 따른 문턱전압(Theshold Voltage; Vt) 변동폭을 감소시키기 위한 하나의 방법으로서, 선택적 에피 실리콘층(Selective epi-silicon)을 이용한 에피채널 소자의 제조 공정이 제안되고 있다.
도 1a 내지 도 1c은 종래기술에 따른 소자분리막 형성 방법을 나타낸 도면이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 패드산화막(Pad oxide)(12)과 질화막(Nitride)(13)을 증착한 다음, 상기 질화막(13) 및 패드산화막(12)을 선택적으로 패터닝하여 소자분리영역을 정의한다. 이어 상기 패터닝된 질화막(13) 및 패드산화막(12)을 마스크로 이용하여 상기 반도체 기판(11)을 소정깊이로 식각하여 트렌치(14)를 형성한다. 이상 STI(Shallow Trench Isolation)공정이라 한다.
도 1b에 도시된 바와 같이, 상기 트렌치(14)의 측면에 산화공정을 실시하여 측면산화막(15)을 형성한 다음, 상기 트렌치(14)를 충분히 매립하도록 구조 전면에 필드산화막(도시 생략)을 매립한다. 이어 상기 질화막(13)이 노출될때까지 상기 필드산화막을 화학적기계적연마(CMP)한다.
이어 상기 필드산화막을 일부 식각한 다음, 상기 질화막(13)을 제거하고, 상기 필드산화막을 습식식각으로 등방성식각하여 상기 트렌치(14)에 매립되는 소자분리막(16)을 형성한다. 이 때, 상기 필드산화막이 등방성 식각되므로 결국에는 소자분리막(16)이 반도체 기판(11)보다 낮아지는 현상(이하 '모우트(Moat)현상'이라 함)('A')이 발생하게 된다.
도 1c에 도시된 바와 같이, 상기 구조 전면에 웰 이온주입 공정을 실시한 다음, 문턱전압 이온주입을 위한 스크린산화막(도시 생략)을 형성하고, 전면에 문턱전압을 이온주입한다. 이어 상기 스크린산화막을 제거한 다음, 반도체 기판(11)의 표면에 선택적 에피성장법으로 채널용 에피실리콘층(17)을 형성한다. 이 때, 상기 모우트현상으로 인해 소자분리막(16)과 반도체 기판(11)의 경계면 부분에 홈이 발생되었기 때문에 채널용 에피실리콘층(17)이 상기 모서리 부분까지 성장하게 된다. 이와 같이, 채널용 에피실리콘층(17)의 성장 과정 중에 드러난 측면의 반도체기판 (11)에서도 채널용 에피 실리콘층(17)이 성장하게 되므로, 반도체 기판(11)의 모양을 라운드(round)하게 할 수 없다.
이와 같이 모서리에 성장한 채널용 에피 실리콘층(17)은 게이트 산화막 형성 공정에서 산화막이 얇게 형성되고, 워드라인 형성 공정에서 폴리실리콘 식각시 폴리실리콘이 남게되어 소자의 단락을 유발시킬 수도 있으며, 측면으로 성장한 채널용 에피실리콘층(17)의 모서리 부근에서의 전기장 집중에 의한 소자의 전기적 특성 열화를 초래할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 소자분리막과 활성영역의 모서리에서 집중되는 전기장에 의해 문턱전압이 게이트폭이 줄어듦에 따라 작아지는 INWE(Inverse Narrow Width Effect)현상을 방지하는데 적 합한 반도체 소자의 소자분리막 형성 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은 반도체 기판 상에 패드산화막, 질화막을 형성하고 상기 질화막과 패드산화막을 선택적으로 식각하는 단계; 상기 식각된 질화막을 마스크로 상기 반도체 기판을 소정깊이만큼 식각하여 활성영역을 정의하는 트렌치를 형성하는 단계; 상기 질화막을 소정 폭만큼 부분식각하는 단계; 상기 결과물 상에 갭필절연막을 형성하는 단계; 상기 갭필절연막을 부분식각하여 상기 트렌치에 매립되는 소자분리막을 형성하는 단계; 상기 활성영역 표면에 문턱전압조절을 위한 이온주입을 진행하는 단계; 및 상기 이온주입이 진행된 활성영역의 표면 상에 불순물이 도핑되지 않은 채널용 에피실리콘층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막의 형성 방법을 나타낸 도면이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 질화막 (23)을 형성한다. 이 때 패드산화막(22)은 50∼200Å의 두께로 형성하고, 질화막 (23)은 1000∼3000Å의 두께로 형성한다.
이어 소자분리를 위한 마스크(도시 생략)를 형성한 다음, 상기 마스크를 이용하여 질화막(23)과 패드산화막(22)을 식각한다. 이어 상기 식각된 질화막(23)과 패드산화막(22)을 마스크로 이용하여 하측의 반도체 기판(21)을 식각하는데, 소정 두께만큼 식각하여 트렌치(24)를 형성한다. 이 때, 상기 식각되는 반도체 기판(21)은 1500∼4000Å두께만큼 식각되며, 트렌치(24)를 제외한 반도체 기판(21)은 활성영역(21a)으로 정의된다.
도 2b에 도시된 바와 같이, 상기 트렌치(24)의 표면에 측면산화공정을 진행하여 트렌치(24)의 측벽에 50∼200Å두께의 열산화막(25)을 형성한 다음, 상기 질화막(23)을 소정 폭만큼 제거하고(23a), 구조 전면에 상기 트렌치(24)를 충분히 매립하도록 갭필절연막(26)을 형성한다. 여기서, 소정 폭이 제거된 질화막(23a)은 활성영역(21a)의 에지부분 상부를 노출시키는 형태이다.
이어 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 이용하여 질화막(23a)이 드러날 때까지 상기 갭필절연막(26)을 연마한다. 여기서, 상기 열산화막(25)은 습식 또는 건식 산화의 두 가지 방법을 모두 사용하여 형성할 수 있고, 상기 갭필절연막(26)은 고밀도 플라즈마 화학기상증착법(High Density Plasma CVD) 또는 오존티오스 화학기상증착법(O3-TEOS CVD) 중 어느 하나를 사용하여 상기 질화막(23a)의 높이보다 3000∼5000Å만큼 더 높게 증착한다.
도 2c에 도시된 바와 같이, 갭필절연막(26)의 높이를 습식식각 공정으로 일부 제거하고 소정 폭 식각된 질화막(23a)을 제거한 다음 상기 남아있는 갭필절연막 (26)을 소정 두께로 등방성 습식식각하여 소자분리막(26a)을 형성한다. 이 때, 상기 갭필절연막(26)의 높이 조절을 위한 습식식각은 산화물 식각 용액에서 필드절연막(26)이 200∼500Å두께로 식각되도록 하고, 질화막(23a)은 인산용액을 이용하여 습식식각 방식으로 제거한다. 이와 같이 갭필절연막(26)을 매립하기 전에 트렌치 형성을 위한 마스크로 이용된 질화막(23a)을 부분 식각하여 그 폭을 감소시켜 갭필절연막(26)이 활성영역을 오버랩할 정도의 폭까지 매립하므로써, 갭필절연막(26)의 습식식각으로 인해 소자분리막(26a)과 활성영역(21a)의 경계면 부분에 소자분리막 (26a)이 활성영역(21a)보다 낮아지는 모우트(Moat) 현상을 미연에 방지한다.
도 2d에 도시된 바와 같이, 고에너지 이온주입 장치를 이용하여 웰 이온주입을 실시하고 급속열처리(Rapid Thermal Processing; RTP)공정으로 950℃에서 수 십초 동안 열처리를 실시하여 웰 이온을 활성화시킨다.
이어 문턱전압 이온주입시 활성영역(21a)의 손실을 방지하기 위한 스크린 산화막(도시 생략)을 형성하고, 구조 전면에 문턱전압(Vt) 조절을 위한 이온('B')을 이온주입한 후, 상기 스크린 산화막을 제거한다. 이 때, 상기 문턱전압 조절을 위한 이온 주입은 반도체 기판(21)의 활성영역(21a) 표면에 얕게 이온주입을 하기 위해 극저에너지 이온주입 공정을 실시한다.
이어 선택적 에피 실리콘 성장 방법을 이용하여 활성영역(21a)의 표면에 채널용 에피 실리콘층(27)을 성장한다. 이 때 상기 채널용 에피실리콘층(27)은 저압화학적기상증착법(LPCVD) 또는 초고진공 화학기상증착법(UHV CVD)을 이용하여 불순물이 도핑되지 않은 에피 실리콘을 100∼500Å두께로 형성한다.
이 때, 상기 반도체 기판(21)의 활성영역(21a)에 접하는 소자분리막(26a)의 측면에 모우트 현상이 발생하지 않으므로 채널용 에피 실리콘층(27)의 측면 성장이 나타나지 않게 되고, 이로 인해 후속 게이트전극 공정 후에 액티브 모서리 부분에 전기장이 집중되는 것을 방지하여, 문턱전압이 게이트폭이 감소함에 따라 작아지는 INWE현상을 방지할 수 있다. 이어 후속 공정으로 통상의 게이트산화막, 게이트전극 형성 공정을 진행하는데, 폴리실리콘 증착 후 게이트패터닝할 때, 소자분리막(26a)의 모서리에 모우트현상이 발생되지 않으므로 폴리실리콘의 잔막을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 에피 실리콘층의 측면성장을 방지하여 전기장의 집중현상을 방지할 수 있고, 게이트전극 형성시 폴리실리콘식각으로 인한 잔막을 남기지 않고 식각할 수 있으므로 소자의 전기적 특성을 향상시킬 수 있다.

Claims (11)

  1. 반도체 소자의 제조 방법에 있어서,
    반도체 기판 상에 패드산화막, 질화막을 형성하고 상기 질화막과 패드산화막을 선택적으로 식각하는 단계;
    상기 식각된 질화막을 마스크로 상기 반도체 기판을 소정깊이만큼 식각하여 활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 질화막을 소정 폭만큼 부분식각하는 단계;
    상기 결과물 상에 갭필절연막을 형성하는 단계;
    상기 갭필절연막을 부분식각하여 상기 트렌치에 매립되는 소자분리막을 형성하는 단계;
    상기 활성영역 표면에 문턱전압조절을 위한 이온주입을 진행하는 단계; 및
    상기 이온주입이 진행된 활성영역의 표면 상에 불순물이 도핑되지 않은 채널용 에피실리콘층을 형성하는 단계
    를 포함하는 소자분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 패드산화막은 50∼200Å두께로 형성되는 것을 특징으로 하는 소자분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 질화막은 1000∼3000Å두께로 형성되는 것을 특징으로 하는 소자분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 트렌치는 상기 반도체 기판을 1500∼4000Å두께로 식각하여 형성되는 것을 특징으로 하는 소자분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계 후,
    상기 트렌치의 측벽에 건식산화 또는 습식산화 중 어느 하나를 이용하여 50∼200Å두께의 열산화막을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 소자분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 갭필절연막은 고밀도 플라즈마 화학기상증착법 또는 오존티오스 화학기상증착법 중 어느 하나를 이용하여 형성되는 것을 특징으로 하는 소자분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 갭필절연막을 형성하는 단계 후,
    상기 갭필절연막을 화학적기계적연마하는 단계를 더 포함하여 이루어짐을 특징으로 하는 소자분리막 형성 방법.
  8. 제 1 항에 있어서,
    상기 트렌치에 매립되는 소자분리막을 형성하는 단계에서,
    상기 갭필절연막은 산화물 식각용액에서 200∼500Å두께만큼 부분 습식 식각되는 것을 특징으로 하는 소자분리막 형성 방법.
  9. 제 1 항에 있어서,
    상기 에피 실리콘층은 100∼500Å두께로 형성되는 것을 특징으로 하는 소자분리막 형성 방법.
  10. 제 1 항에 있어서,
    상기 에피 실리콘층은 저압화학기상증착법 또는 초고진공 화학기상증착법 중 어느 하나를 이용하여 형성되는 것을 특징으로 하는 소자분리막 형성 방법.
  11. 제 1 항에 있어서,
    갭필절연막을 형성하는 단계에서,
    상기 갭필절연막은 상기 질화막 상부로 3000∼5000Å 더 높게 형성되는 것을 특징으로 하는 소자분리막 형성 방법.
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