KR100519517B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 트렌치 내부의 라이너 산화막과 라이너 질화막 사이에 생성되는 트랩 사이트에서 전자가 집중되어 일어나는 필드 반전 현상에 의하여, 이웃하는 소자간의 항복 전압이 저하되는 것을 방지하기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 상기 소자 분리막 형성 방법은 실리콘 기판상의 하드마스크용 패드 질화막을 패터닝하고, 상기 실리콘 기판에 대하여 소정 깊이로 등방성 습식 식각 공정을 실시하는 단계와, 상기 패터닝된 패드 질화막을 하드 마스크로 식각 공정을 진행하여 트렌치를 형성하는 단계와, 상기 트렌치의 내부에 라이너 산화막을 형성한 후 불순물 이온 주입 공정을 실시하는 단계를 포함하여 구성된다.

Description

반도체 소자의 소자 분리막 형성 방법{Method for forming isolation in semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 보다 상세하게는 트렌치의 라이너 산화막과 라이너 질화막 사이에 트랩 사이트가 생성되지 않도록 함으로써, 필드 반전에 의하여 이웃하는 소자간의 항복 전압이 저하되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있도록 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로 반도체 기판 상에 트랜지스터와 커패시터등 반도체 소자를 형성하는 공정에 있어서는, 기판 상에 소자 분리막을 형성함으로써 전기적으로 통전이 가능한 액티브 영역(Active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리 영역(Isolation region)을 각각 형성하게 된다.
종래의 소자 분리 방법은 소자를 분리하기 위한 부분의 실리콘 기판에 트렌치를 형성하여 그 부분에 소자 분리용 산화막을 증착시켜 소자를 분리하였다.
이러한 종래의 소자 분리막은 액티브 영역과 액티브 영역간의 공간이 넓어 펀치(punch) 특성에 대한 공정 마진 확보가 가능하였으나, 소자의 크기 감소에 따라 P+ 액티브와 이웃하는 P+ 액티브 사이의 소자 분리 영역에서 라이너 산화막과 라이너 질화막 사이에 트랩 사이트가 만들어지고, 이에 따라 필드가 반전되어 결국 이웃 소자간 항복 전압을 저하시키게 되는 문제점이 있었다.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자 분리막 형성의 문제점을 자세히 설명한다.
도1a 내지 도1d는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100) 상에 완충막 역할을 하도록 패드 산화막(110)을 증착한 후 그 상부에 패드 질화막(120)을 증착한다.
이어서, 소정의 감광막 패턴을 형성한 후 C/F계를 주성분으로 하여 활성화된 플라즈마로 패드 질화막(120)을 건식 식각하고, 패드 질화막(120)을 마스크로 패드 산화막과 실리콘 기판에 식각 공정을 진행하여 소정 깊이의 트렌치를 형성한다.
그럼 다음, 도1b에 도시된 바와 같이 트렌치 내부의 실리콘 기판(100)에 대한 스트레스 완화를 위해 라이너 산화막(130)을 증착한 다음, 후속 열산화 공정시 유발되는 산소의 확산을 방지하도록 하기 위하여 라이너 질화막(140)을 증착한다. 이때, 상기 라이너 질화막(140)과 라이너 산화막 사이에 트랩 사이트(A)가 만들어지면서 트랩 사이트에 필드 반전이 일어나게 되고, 이로 인해 항복 전압(Break down Voltage)이 낮아지게 된다.
이후, 도1c에 도시된 바와 같이 트렌치가 충분히 매립되도록 산화막을 증착하되, 갭필 특성이 좋은 고밀도 플라즈마(HDP) 방식을 이용한 증착 방법으로 필드 산화막(150)을 형성한다. 그리고 나서, 상기 패드 질화막(120)을 연마 정지막으로 이용한 화학 기계적 연마 공정을 통하여 상기 필드 산화막(150)을 평탄화하다.
이어서, 도1d에 도시된 바와 같이 인산 용액을 이용하여 패드 질화막을 제거한 후 세정 공정을 진행하여 소자 분리막을 완성한다.
이와 같이 종래의 소자 분리막 형성 방법에 의하면, 라이너 산화막과 라이너 질화막 사이에 트랩 사이트가 만들어지고, 트랩 사이트에서 필드 반전이 일어나게 되어, 결국 이웃하는 소자간의 항복 전압이 저하되는 문제점이 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명은 트렌치 측벽 상부를 완만하게 하여 전계 집중 현상을 방지할 뿐만 아니라, 라이너 산화막과 라이너 질화막 사이의 트랩 사이트 생성을 억제하여 이웃하는 소자간의 항복 전압 저하를 방지하고, 트렌치 측벽에 대한 불순물 이온 주입 공정을 진행함으로써 트렌치 측벽에 가해지는 스트레스를 방지할 수 있도록 하는 반도체 소자의 소자 분리막 형성 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판상의 하드마스크용 패드 질화막을 패터닝하고, 상기 실리콘 기판에 대하여 소정 깊이로 등방성 습식 식각 공정을 실시하는 단계와, 상기 패터닝된 패드 질화막을 하드 마스크로 식각 공정을 진행하여 트렌치를 형성하는 단계와, 상기 트렌치의 내부에 라이너 산화막을 형성한 후 불순물 이온 주입 공정을 실시한 후 라이너 질화막을 증착하는 단계와, 상기 라이너 질화막을 증착한 결과물에 필드 산화막을 증착하여 상기 트렌치를 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
상기 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법에서는, 상기 불순물 이온 주입 공정을 소정의 틸트를 주어 실시하여 버퍼 역할을 하도록 함으로써, 라이너 산화막과 라이너 질화막에 대한 고온, 고농도 공정시의 실리콘 기판에 가해지는 스트레스를 방지할 수 있게된다.
또한, 상기 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법에서는, 수소-질소 분위기에서 어닐링 공정을 진행함으로써 실리콘 기판의 측벽에 생성된 트랩센터를 치유함으로써 트랩 센터에 전자가 집중되는 현상을 방지하는바, 필드의 반전을 방지할 수 있게된다.
상기 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법에 있어서, 상기 라이너 질화막 증착 이후에 실리콘 기판에 대한 오버 식각 공정을 진행하여, 상기 트렌치 하부의 라이너 질화막을 제거함으로써 트렌치 하부의 트랩 사이트를 제거할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2h는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200) 상에 완충막 역할을 하는 패드 산화막(210)을 50~100Å의 두께로 얇게 증착한 후 하드 마스크용 패드 질화막(220)을 증착한다. 그런 다음 소정의 사진 및 식각 공정으로 상기 패드 질화막(220)을 패터닝 한다.
이어서, 도2b에 도시된 바와 같이 필드 영역의 실리콘 기판에 대하여 소정 깊이로 등방성 습식 식각 공정을 실시하여 트렌치의 상부를 완만하게 함으로써 전계 집중 현상을 방지하도록 한다.
그런 다음, 도2c에 도시된 바와 같이 상기 패터닝된 패드 질화막을 하드 마스크로 이용한 식각 공정을 진행하여 실리콘 기판(200)에 대하여 소정 깊이로 비등방성 건식 식각을 진행하여 트렌치를 형성한다. 상기 트렌치의 내부에 라이너 산화막(230)을 형성한 후 불순물 이온 주입 공정을 진행한다. 이때, 이온 주입 공정은 n형 고농도 불순물을 이용하여 실시하되, 트렌치의 측벽에 고루 주입되도록 하기 위하여 45~60°의 틸트를 주어 실시함으로써, 실리콘 기판이 받는 스트레스를 완화해주어 필드 반전이 일어나는 것을 방지할 수 있게된다.
상기 이온 주입 공정을 진행하고 나면, 도2d와 같은 n형 불순물 영역(240)이 형성된 결과물 상에 후속 트렌치 매립 공정에 의해 실리콘 기판에 가해지는 스트레스를 완화하기 위한 목적으로 라이너 질화막(250)을 50~100Å의 두께로 증착한다.
그후, 도2e에 도시된 바와 같이 전면 건식 식각 공정을 진행하여 트렌치 하부의 라이너 질화막(250)을 제거한 후 오버 식각 공정을 진행하여 실리콘 기판(200)이 100~200Å 정도 더 식각 되도록 한다. 이때, 트렌치 하부의 라이너 질화막 제거 공정은 트렌치 하부의 라이너 산화막(230)과 라이너 질화막(250) 사이의 트랩 사이트 생성을 방지하기 위한 것이다.
그리고, 수소-질소 분위기에서 400~450℃의 온도로 30~60분 동안 어닐링 공정을 실시함으로써, 트렌치 측벽의 라이너 산화막과 라이너 질화막 사이의 트랩 사이트를 치유한다.
상기 식각된 트렌치의 하부 실리콘 기판과 후속에서 증착되는 필드 산화막과의 직접적인 접촉에 의한 스트레스를 방지하기 위하여 도2f와 같은 버퍼 산화막(260)을 형성한다.
이어, 트렌치가 충분히 매립 되도록 갭필 특성이 좋은 HDP 방식으로 산화막을 증착하여 필드 산화막(270)을 형성한 후 필드 산화막을 고형화하기 위한 어닐링 공정을 700~100℃에서 실시함으로써, 후속 공정시 식각 공정 및 세정 공정등에 의한 필드 산화막(270)의 침식 현상등을 방지하도록 한다.
이어서, 도2g에 도시된 바와 같이 CMP 평탄화를 실시하여 상기 패드 질화막이 소정 두께로 남도록 한 후 도2h에 도시된 바와 같이 인산 용액을 이용한 습식 식각 공정을 진행하여 패드 질화막과 라이너 질화막을 제거하여 필드 산화막(270)을 완성한다. 후속 공정으로 p형 고농도 불순물 영역을 형성하면 이웃하는 p형 불순물 영역과의 항복전압 낮아지는 것을 방지하여 안정되고 신뢰성 있는 소자를 형성할 수 있게된다.
이와 같이 본원 발명에 의한 반도체 소자의 소자 분리막 형성 방법에 의하면, 필드 영역의 실리콘 기판을 트렌치 식각 이전에 등방성 식각 공정을 진행하여 트렌치의 상부를 완만하에 형성하여 전계 집중 효과를 방지할 뿐만 아니라, 트렌치 하부의 라이너 질화막을 식각하여 라이너 산화막과 라이너 질화막 사이의 트랩 사이트 생성을 방지하고, 트렌치 측벽에 가해지는 스트레스를 완화하기 위하여 불순물 이온 주입 공정을 진행함으로써 이웃하는 P+ 소자간의 항복 전압 저하를 방지할 수 있게된다.
상기한 바와 같이 본 발명은 트렌치 식각 이전에 등방성 습식 식각 공정으로 트렌치 상부를 완만하게 하여 모트 발생을 억제함으로써 전계 집중에 현상의 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
또한, 트렌치 하단부의 트랩 사이트 생성을 방지하고, 트렌치 측벽의 스트레스를 방지함으로써 이웃하는 소자간의 항복 전압 저하를 방지할 수 있는 이점이 있다.
그리고, 트렌치 측벽의 실리콘 기판에 불순물 이온 주입 공정을 진행함으로써 트렌치 측벽에 가해지는 스트레스를 완화할 수 있는 이점이 있다.
도1a 내지 도1d는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도이다.
도2a 내지 도2h는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 패드 산화막
220 : 패드 질화막 230 : 라이너 산화막
240 : 불순물 영역 250 : 라이너 질화막
260 : 버퍼 산화막 270 : 필드 산화막

Claims (8)

  1. 실리콘 기판상의 하드마스크용 패드 질화막을 패터닝하고, 상기 실리콘 기판에 대하여 소정 깊이로 등방성 습식 식각 공정을 실시하는 단계와,
    상기 패터닝된 패드 질화막을 하드 마스크로 식각 공정을 진행하여 트렌치를 형성하는 단계와,
    상기 트렌치의 내부에 라이너 산화막을 형성한 후 불순물 이온 주입 공정을 실시한 후 라이너 질화막을 증착하는 단계와,
    상기 라이너 질화막을 증착한 결과물에 필드 산화막을 증착하여 상기 트렌치를 매립하는 단계를
    포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1항에 있어서,
    상기 불순물 이온 주입 공정은 45~60°의 틸트를 주어 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1항에 있어서,
    상기 라이너 질화막은 50~100Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1항에 있어서,
    상기 라이너 질화막을 증착한 후 오버 식각 공정을 진행하여 상기 트렌치 하부의 라이너 질화막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 4항에 있어서,
    상기 오버 식각 공정은 실리콘 기판이 100~200Å 두께 식각 되도록 하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 1항에 있어서,
    상기 라이너 질화막 증착 이후에 수소-질소 분위기에서 400~450℃ 온도로 30~60분 동안 어닐링 공정을 실시하는 것을 특징으로 하는 반도체소자의 소자 분리막 형성 방법.
  7. 제 1항에 있어서,
    상기 트렌치 매립 공정 후 어닐링 공정을 더 진행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 7항에 있어서,
    상기 어닐링 공정은 700~1000℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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