KR20010003140A - 반도체 소자의 트렌치형 소자 분리막 형성방법 - Google Patents

반도체 소자의 트렌치형 소자 분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자 분리막 형성 공정에 관한 것이며, 더 자세히는 트렌치형 소자 분리막 형성방법에 관한 것이다. 본 발명은 트렌치 측벽 산화 공정에 의해 형성된 측벽 산화막과 실리콘 기판의 계면에 발생하는 인터페이스 트랩 차지에 의한 누설전류를 저감할 수 있는 트렌치형 소자 분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명은 트렌치 소자 분리 공정을 진행함에 있어서, 측벽 산화 공정을 실시하여 측벽 산화막을 형성한 상태에서 수소(H2) 분위기에서 열처리를 실시하는 기술이다. 이때 수소가 측벽 산화막과 실리콘 기판의 계면으로 침투하여 계면에 존재하는 인터페이스 트랩 차지를 패시베이션(passivation) 시켜 전자와 정공의 트랩 센터(trap center)를 줄어들게 함으로써 트렌치 측벽에서의 접합 누설전류를 줄일 수 있다.

Description

반도체 소자의 트렌치형 소자 분리막 형성방법{Method of forming trench type isolation layer in semiconductor device}
본 발명은 반도체 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자 분리막 형성 공정에 관한 것이며, 더 자세히는 트렌치형 소자 분리막 형성방법에 관한 것이다.
트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 1G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
종래기술에 따른 STI 공정은 우선, 실리콘 기판 상에 패드 산화막 및 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성한다. 이때, 트렌치 식각된 실리콘 기판 표면에 식각 손상에 의한 결함이 형성된다.
이어서, 트렌치 식각에 의한 실리콘 표면의 결함을 제거하기 위하여 트렌치 측벽 희생산화 공정을 실시하여 희생산화막을 성장시키고, 불산(HF) 용액을 사용한 습식 세정을 통해 희생산화막을 제거한다.
다음으로, 트렌치 측벽 산화 공정을 실시하고, 전체구조 상부에 트렌치 매립용 산화막을 증착한 다음, 화학·기계적 평탄화(chemical mechanical planarization, CMP) 공정을 실시하여 산화막을 평탄화시키고, 질화막을 제거한다.
그런데, 종래의 STI 공정은 전술한 바와 같이 트렌치 측벽 산화 공정을 진행하는데, 첨부된 도면 도 1에 도시된 바와 같이 측벽 산화 공정에 의해 형성된 측벽 산화막(13)과 실리콘 기판(10)의 계면에 실리콘 댕글링 본드(dangling bond)와 같은 인터페이스 트랩 차지(interface trap charge)(A)가 존재하게 된다. 이러한 인터페이스 트랩 차지(A)는 전자와 정공의 재결합 위치(recombination site)를 제공하고, 전자와 정공의 재결합은 트렌치 측벽에서의 접합 누설전류의 원인이 되어 소자의 전기적 특성을 열화시키는 문제점이 있었다.
도면에서 미설명 도면 부호 '11'은 패드 산화막, '12'는 질화막을 각각 나타낸 것이다.
본 발명은 트렌치 측벽 산화 공정에 의해 형성된 측벽 산화막과 실리콘 기판의 계면에 발생하는 인터페이스 트랩 차지에 의한 누설전류를 저감할 수 있는 트렌치형 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
도 1은 트렌치 소자분리(STI) 공정시 인터페이스 트랩 차지가 형성된 단면도.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 트렌치 소자분리(STI) 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판
21 : 패드 산화막
22 : 질화막
23 : 측벽 산화막
24 : 트렌치 매립 산화막
A : 인터페이스 트랩 차지
본 발명은 트렌치 소자 분리 공정을 진행함에 있어서, 측벽 산화 공정을 실시하여 측벽 산화막을 형성한 상태에서 수소(H2) 분위기에서 열처리를 실시하는 기술이다. 이때 수소가 측벽 산화막과 실리콘 기판의 계면으로 침투하여 계면에 존재하는 인터페이스 트랩 차지를 패시베이션(passivation) 시켜 전자와 정공의 트랩 센터(trap center)를 줄어들게 함으로써 트렌치 측벽에서의 접합 누설전류를 줄일 수 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 트렌치형 소자 분리막 형성방법은, 실리콘 기판 상에 산화방지막 패턴을 형성하는 제1 단계; 상기 제1 단계 수행 후, 노출된 상기 실리콘 기판을 식각하여 트렌치를 형성하는 제2 단계; 상기 트렌치 내벽에 열산화막을 형성하는 제3 단계; 수소 분위기에서 열처리를 실시는 제4 단계; 및 상기 트렌치 내에 절연물을 매립하는 제5 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 설명한다.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치 제조 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.
우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 열산화 방식의 패드 산화막(21)과 질화막(22)을 각각 50∼200Å 및 1000∼3000Å의 두께로 차례로 형성하고, 소자분리 마스크(도시되지 않음)를 사용한 사진 식각 공정을 실시하여 질화막(22) 및 패드 산화막(21)을 차례로 선택 식각하여 산화방지막 패턴을 형성한 다음, 패드 산화막(21) 및 질화막(22)으로 이루어진 산화방지막 패턴을 식각장벽으로 하여 실리콘 기판(20)을 1500∼4000Å 깊이로 건식 식각함으로써 트렌치를 형성한다.
계속하여, 트렌치 식각에 의한 실리콘 기판(20) 표면의 결함을 제거하기 위하여 트렌치 측벽 희생산화 공정을 실시하여 희생산화막(도시되지 않음)을 성장시키고, 불산(HF) 용액을 사용한 습식 세정을 통해 희생산화막을 제거한다.
다음으로, 도 2b에 도시된 바와 같이 트렌치 측벽 산화 공정을 실시하여 측벽 산화막(23)을 성장시킨다. 이때, 측벽 산화막(23)과 실리콘 기판(20)의 계면에 실리콘 댕글링 본드와 같은 인터페이스 트랩 차지(A)가 존재한다.
이어서, 도 2c에 도시된 바와 같이 수소(H2) 분위기에서 열처리를 실시한다. 이때, 열처리는 900∼1100℃의 온도 및 10∼100Torr의 압력하에서 수행된다.
계속하여, 도 2d에 도시된 바와 같이 전체구조 상부에 트렌치 매립용 산화막(24)을 증착한다. 이때, 산화막(24)은 트렌치를 충분히 매립할 수 있도록 3000∼8000Å 두께로 증착한다.
이후, 화학·기계적 평탄화(CMP) 공정을 실시하여 산화막(24)을 평탄화시키고, 노출된 질화막(22)을 제거한다.
상기와 같은 공정을 진행하게 되면, 특히 상기 도 2c에 도시된 수소 분위기에서의 열처리에 의해서 측벽 산화막(23)과 실리콘 기판(20)의 계면에 존재하는 인터페이스 트랩 차지(A)가 수소로 패시베이션 되어, 접합 누설전류를 저감할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명을 실시하면 수소 열처리를 통해 산화물과 실리콘의 계면에 존재하는 인터페이스 트랩 차지를 수소로 패시베이션 시킬 수 있으며, 이로 인하여 소자의 접합 누설전류를 저감시키는 효과가 있다.

Claims (4)

  1. 실리콘 기판 상에 산화방지막 패턴을 형성하는 제1 단계;
    상기 제1 단계 수행 후, 노출된 상기 실리콘 기판을 식각하여 트렌치를 형성하는 제2 단계;
    상기 트렌치 내벽에 열산화막을 형성하는 제3 단계;
    수소 분위기에서 열처리를 실시는 제4 단계; 및
    상기 트렌치 내에 절연물을 매립하는 제5 단계
    를 포함하여 이루어진 트렌치형 소자 분리막 형성방법.
  2. 제1항에 있어서,
    상기 제2 단계 수행 후,
    희생산화 공정을 진행하여 상기 트렌치 내벽에 희생산화막을 형성하는 제6 단계와,
    상기 희생산화막을 습식 제거하는 제7 단계를 더 포함하여 이루어진 것을 특징으로 하는 트렌치형 소자 분리막 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 열처리가,
    900∼1100℃의 온도에서 수행되는 것을 특징으로 하는 트렌치형 소자 분리막 형성방법.
  4. 제3항에 있어서,
    상기 열처리가,
    10∼100Torr의 압력에서 수행되는 것을 특징으로 하는 트렌치형 소자 분리막 형성방법.
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* Cited by examiner, † Cited by third party
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US7479416B2 (en) 2005-01-18 2009-01-20 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842883B1 (ko) * 2002-05-16 2008-07-02 매그나칩 반도체 유한회사 반도체 소자의 소자분리영역 형성방법
US7479416B2 (en) 2005-01-18 2009-01-20 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof
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