JP2762973B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に素子分離領域の形成方法に関するもので
ある。
法に関し、特に素子分離領域の形成方法に関するもので
ある。
【０００２】
【従来の技術】従来、半導体装置の素子分離の製造方法
としてＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法を代表とする選択酸化法が用
いられてきた。しかし、この選択酸化法は、選択酸化膜
が素子領域に進入する、いわゆるバーズビークが発生
し、素子領域の有効面積を減らしてしまうという問題が
ある。また、選択酸化膜が素子領域面よりも上に突き出
て形成されて段差が生じるため、素子分離領域を形成以
後のプロセスで、リソグラフィ精度の低下や配線被覆不
良、いわゆる段切れなどの問題が生じる。このため、近
年の高集積化を目的とする半導体装置の素子分離構造
は、これらの問題を解決するトレンチ分離構造へと移行
してきている。
としてＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法を代表とする選択酸化法が用
いられてきた。しかし、この選択酸化法は、選択酸化膜
が素子領域に進入する、いわゆるバーズビークが発生
し、素子領域の有効面積を減らしてしまうという問題が
ある。また、選択酸化膜が素子領域面よりも上に突き出
て形成されて段差が生じるため、素子分離領域を形成以
後のプロセスで、リソグラフィ精度の低下や配線被覆不
良、いわゆる段切れなどの問題が生じる。このため、近
年の高集積化を目的とする半導体装置の素子分離構造
は、これらの問題を解決するトレンチ分離構造へと移行
してきている。
【０００３】このようなトレンチ分離構造の形成方法の
一例として、例えば特開平４−２５０６５０号公報に記
載されたものがある。図５はその工程を示す断面図であ
り、まず、図５（ａ）のように、シリコン基板１１の表
面を熱酸化してパッド酸化膜１２を形成し、その上にＣ
ＶＤ法によりＣＭＰ（化学機械研磨：Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）のストッパ膜
１３を形成する。そして、素子分離領域のストッパー膜
１３、パッド酸化膜１２、シリコン基板１１を選択的に
エッチングし、トレンチＴを形成する。次に、熱酸化を
行いトレンチの内壁に酸化シリコン膜１４を形成する。
一例として、例えば特開平４−２５０６５０号公報に記
載されたものがある。図５はその工程を示す断面図であ
り、まず、図５（ａ）のように、シリコン基板１１の表
面を熱酸化してパッド酸化膜１２を形成し、その上にＣ
ＶＤ法によりＣＭＰ（化学機械研磨：Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）のストッパ膜
１３を形成する。そして、素子分離領域のストッパー膜
１３、パッド酸化膜１２、シリコン基板１１を選択的に
エッチングし、トレンチＴを形成する。次に、熱酸化を
行いトレンチの内壁に酸化シリコン膜１４を形成する。
【０００４】次いで、図５（ｂ）のように、例えばシリ
コン酸化膜のような埋め込み膜１５を全面に堆積させ、
その上で図５（ｃ）のようにＣＭＰを行って、素子領域
上の埋込膜１５を除去する。この時のＣＭＰは、ＣＭＰ
レートの遅いストッパ膜１３で停止させている。最後
に、図５（ｄ）のように、素子領域上のストッパ膜１
３、パッド酸化膜１２を除去して素子分離領域を形成す
る。
コン酸化膜のような埋め込み膜１５を全面に堆積させ、
その上で図５（ｃ）のようにＣＭＰを行って、素子領域
上の埋込膜１５を除去する。この時のＣＭＰは、ＣＭＰ
レートの遅いストッパ膜１３で停止させている。最後
に、図５（ｄ）のように、素子領域上のストッパ膜１
３、パッド酸化膜１２を除去して素子分離領域を形成す
る。
【０００５】この方法では、ＣＭＰにより埋込膜１５を
研磨しているが、その際に幅の広いトレンチ領域上の埋
込膜１５は、凹部でありながら凸部と同様に研磨され
る。このため、ストッパ膜１３でＣＭＰを停止させた時
には、図６のようにかなり埋込膜１５が研磨され、薄く
なってしまう。このように、トレンチ内の埋込膜１５が
薄くなると、素子分離特性が劣化される原因となる。特
に、トレンチの下のシリコン基板１１とトレンチ分離領
域上のゲート電極、あるいは配線との容量が増加し、半
導体装置の動作速度が低下してしまう。
研磨しているが、その際に幅の広いトレンチ領域上の埋
込膜１５は、凹部でありながら凸部と同様に研磨され
る。このため、ストッパ膜１３でＣＭＰを停止させた時
には、図６のようにかなり埋込膜１５が研磨され、薄く
なってしまう。このように、トレンチ内の埋込膜１５が
薄くなると、素子分離特性が劣化される原因となる。特
に、トレンチの下のシリコン基板１１とトレンチ分離領
域上のゲート電極、あるいは配線との容量が増加し、半
導体装置の動作速度が低下してしまう。
【０００６】このように、幅の広いトレンチ内の埋め込
み酸化膜が薄くなるという問題に対し、これを解決する
方法もいくつか提案されている。第１の方法としては特
開昭６３−２８１４４１号公報に記載されたものがあ
る。この方法は、図７に示すように、まず図７（ａ）の
ように、シリコン基板２１の全面にＣＶＤ法により粗密
なシリコン酸化膜２２をＣＶＤ法により形成し、かつ素
子分離領域上のシリコン酸化膜２２、シリコン基板２１
を選択的にエッチングしてトレンチＴを形成する。次い
で、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｔｒｏｔｒｏｎ
Ｒｅｓｏｎｓｎｃｅ）を用いたＣＶＤ法により、トレ
ンチ段差部では粗密な膜で、平坦部では緻密なシリコン
酸化膜２３を形成する。
み酸化膜が薄くなるという問題に対し、これを解決する
方法もいくつか提案されている。第１の方法としては特
開昭６３−２８１４４１号公報に記載されたものがあ
る。この方法は、図７に示すように、まず図７（ａ）の
ように、シリコン基板２１の全面にＣＶＤ法により粗密
なシリコン酸化膜２２をＣＶＤ法により形成し、かつ素
子分離領域上のシリコン酸化膜２２、シリコン基板２１
を選択的にエッチングしてトレンチＴを形成する。次い
で、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｔｒｏｔｒｏｎ
Ｒｅｓｏｎｓｎｃｅ）を用いたＣＶＤ法により、トレ
ンチ段差部では粗密な膜で、平坦部では緻密なシリコン
酸化膜２３を形成する。
【０００７】次に、図７（ｂ）のように、シリコン酸化
膜２３に対してウェットエッチングを行う。ウェットエ
ッチングレートは、粗密な膜の方が緻密な膜よりも３０
〜４０倍速い。このため、粗密なシリコン酸化膜２３２
選択的に除去される。このウエットエッチングによりま
ずトレンチ段差部の粗密な膜が除去される。そして、次
に除去されたトレンチ段差部の側壁から粗密なシリコン
酸化膜２２がサイドエッチングされる。これに伴って緻
密なシリコン酸化膜２３がリフトオフされ、粗密なシリ
コン酸化膜２２と同時に除去される。結果として、この
ウェットエッチングにより、幅の狭いトレンチにはシリ
コン酸化膜２３が無く、幅の広いトレンチの側壁部を除
く部分にのみ緻密なシリコン酸化膜２３が残った状態に
なる。
膜２３に対してウェットエッチングを行う。ウェットエ
ッチングレートは、粗密な膜の方が緻密な膜よりも３０
〜４０倍速い。このため、粗密なシリコン酸化膜２３２
選択的に除去される。このウエットエッチングによりま
ずトレンチ段差部の粗密な膜が除去される。そして、次
に除去されたトレンチ段差部の側壁から粗密なシリコン
酸化膜２２がサイドエッチングされる。これに伴って緻
密なシリコン酸化膜２３がリフトオフされ、粗密なシリ
コン酸化膜２２と同時に除去される。結果として、この
ウェットエッチングにより、幅の狭いトレンチにはシリ
コン酸化膜２３が無く、幅の広いトレンチの側壁部を除
く部分にのみ緻密なシリコン酸化膜２３が残った状態に
なる。
【０００８】次に、図７（ｃ）のように、熱酸化により
表面にシリコン酸化膜２４を形成した後、シリコン酸化
膜２５をＣＶＤ法により堆積させる。シリコン酸化膜２
５の成長前には、表面は幅の狭いトレンチだけが存在し
ている状態となっている。したがって、シリコン酸化膜
２５の成長後の表面はほぼ平坦となる。最後に、図７
（ｄ）のように、素子領域の表面が露出するまでエッチ
ングを行って素子分離領域を形成する。この方法では、
シリコン酸化膜２５の成長後の表面は、ほぼ平坦な状態
になっているため、エッチングにより表面を露出させれ
ば、分離幅に関係なく一様に埋め込まれたトレンチを形
成することができる。
表面にシリコン酸化膜２４を形成した後、シリコン酸化
膜２５をＣＶＤ法により堆積させる。シリコン酸化膜２
５の成長前には、表面は幅の狭いトレンチだけが存在し
ている状態となっている。したがって、シリコン酸化膜
２５の成長後の表面はほぼ平坦となる。最後に、図７
（ｄ）のように、素子領域の表面が露出するまでエッチ
ングを行って素子分離領域を形成する。この方法では、
シリコン酸化膜２５の成長後の表面は、ほぼ平坦な状態
になっているため、エッチングにより表面を露出させれ
ば、分離幅に関係なく一様に埋め込まれたトレンチを形
成することができる。
【０００９】また、第２の方法として特開平２−５４５
６２号公報に記載された技術の工程フローを図８及び図
９に示す。この方法は、まず、図８（ａ）のように、シ
リコン基板３１を熱酸化し熱酸化膜３２を形成する。次
に、ＣＶＤ法によりシリコン窒化膜３３、シリコン酸化
膜３４を順次形成する。そして、素子分離領域上のシリ
コン酸化膜３４、シリコン窒化膜３３、熱酸化膜３２、
及びシリコン基板３１を選択的にエッチングしてトレン
チＴを形成する。次いで、図８（ｂ）のように、熱酸化
を行った後、異方性エッチングを行い、トレンチの側壁
にのみ熱酸化膜３５を残す。
６２号公報に記載された技術の工程フローを図８及び図
９に示す。この方法は、まず、図８（ａ）のように、シ
リコン基板３１を熱酸化し熱酸化膜３２を形成する。次
に、ＣＶＤ法によりシリコン窒化膜３３、シリコン酸化
膜３４を順次形成する。そして、素子分離領域上のシリ
コン酸化膜３４、シリコン窒化膜３３、熱酸化膜３２、
及びシリコン基板３１を選択的にエッチングしてトレン
チＴを形成する。次いで、図８（ｂ）のように、熱酸化
を行った後、異方性エッチングを行い、トレンチの側壁
にのみ熱酸化膜３５を残す。
【００１０】次いで、図８（ｃ）のように、シリコン酸
化膜３４をマスクにトレンチＴの底部に酸素イオンを注
入し、トレンチ底部の基板３１内に埋め込みシリコン酸
化膜層３６を形成する。次に、図８（ｄ）のように、選
択エピタキシャル成長法により、トレンチ底部から素子
領域表面までシリコン層３７を成長させる。その上で、
図９（ａ）のように、再度酸素イオン注入を行い、埋め
込みシリコン酸化膜層３６につながるシリコン酸化膜層
３８を形成する。そして、図９（ｂ）のように、シリコ
ン酸化膜３４を除去した後、シリコン窒化膜３３を耐酸
化マスクとして熱酸化を行う。この酸化により、２度目
の酸素イオン注入でシリコン酸化膜に変換されなかった
表面のシリコン層３９をシリコン酸化膜とし、前記シリ
コン酸化膜３８に一体化させる。
化膜３４をマスクにトレンチＴの底部に酸素イオンを注
入し、トレンチ底部の基板３１内に埋め込みシリコン酸
化膜層３６を形成する。次に、図８（ｄ）のように、選
択エピタキシャル成長法により、トレンチ底部から素子
領域表面までシリコン層３７を成長させる。その上で、
図９（ａ）のように、再度酸素イオン注入を行い、埋め
込みシリコン酸化膜層３６につながるシリコン酸化膜層
３８を形成する。そして、図９（ｂ）のように、シリコ
ン酸化膜３４を除去した後、シリコン窒化膜３３を耐酸
化マスクとして熱酸化を行う。この酸化により、２度目
の酸素イオン注入でシリコン酸化膜に変換されなかった
表面のシリコン層３９をシリコン酸化膜とし、前記シリ
コン酸化膜３８に一体化させる。
【００１１】最後に、図９（ｃ）のように、シリコン窒
化膜３３、熱酸化膜３２を除去して素子分離領域を形成
する。この方法は、酸素イオン注入により、注入した領
域のシリコンをシリコン酸化膜に変換し、素子分離領域
を形成している。したがって、分離幅に関係なく一様な
厚さのトレンチ分離領域を形成することができる。
化膜３３、熱酸化膜３２を除去して素子分離領域を形成
する。この方法は、酸素イオン注入により、注入した領
域のシリコンをシリコン酸化膜に変換し、素子分離領域
を形成している。したがって、分離幅に関係なく一様な
厚さのトレンチ分離領域を形成することができる。
【００１２】
【発明が解決しようとする課題】このように、幅の広い
トレンチ分離領域においても膜厚が低減されることがな
い素子分離構造の製造は可能とされているが、図７に示
した第１の方法では、ウェットエッチングにより素子領
域上の緻密なシリコン酸化膜をリフトオフにより除去す
る工程が必要でり、素子領域幅が狭い場合にはリフトオ
フにより容易に除去できるものの、実際に半導体装置に
設けられる数１００μｍ幅の素子領域においては、緻密
なシリコン酸化膜をリフトオフさせることは、非常に困
難である。このため、第１の方法は、このような極めて
幅の広い素子領域を備える半導体装置への適用は困難で
ある。
トレンチ分離領域においても膜厚が低減されることがな
い素子分離構造の製造は可能とされているが、図７に示
した第１の方法では、ウェットエッチングにより素子領
域上の緻密なシリコン酸化膜をリフトオフにより除去す
る工程が必要でり、素子領域幅が狭い場合にはリフトオ
フにより容易に除去できるものの、実際に半導体装置に
設けられる数１００μｍ幅の素子領域においては、緻密
なシリコン酸化膜をリフトオフさせることは、非常に困
難である。このため、第１の方法は、このような極めて
幅の広い素子領域を備える半導体装置への適用は困難で
ある。
【００１３】一方、図８及び図９に示した第２の方法で
は、酸素イオン注入により、シリコンをシリコン酸化膜
に変換し、素子分離領域を形成しているが、シリコンを
シリコン酸化膜に変換させるためには、１Ｅ１８ｉｏｎ
／ｃｍ2 程度の酸素イオン注入が必要である。この量を
注入されたシリコンには、かなりの結晶欠陥が生じるた
め、この結晶欠陥は注入後にアニールを行っても回復せ
ずに残ってしまう。したがって、この結晶欠陥が原因
で、トレンチ分離領域に面したＰＮ接合部でリークが発
生する等、半導体装置の特性を劣化させる原因となる。
は、酸素イオン注入により、シリコンをシリコン酸化膜
に変換し、素子分離領域を形成しているが、シリコンを
シリコン酸化膜に変換させるためには、１Ｅ１８ｉｏｎ
／ｃｍ2 程度の酸素イオン注入が必要である。この量を
注入されたシリコンには、かなりの結晶欠陥が生じるた
め、この結晶欠陥は注入後にアニールを行っても回復せ
ずに残ってしまう。したがって、この結晶欠陥が原因
で、トレンチ分離領域に面したＰＮ接合部でリークが発
生する等、半導体装置の特性を劣化させる原因となる。
【００１４】本発明の目的は、半導体装置における素子
領域や素子分離領域の寸法の影響を受けず、しかも半導
体装置の特性劣化を生じることなく幅の広い素子分離領
域を好適に製造することを可能にした半導体装置の製造
方法を提供することにある。
領域や素子分離領域の寸法の影響を受けず、しかも半導
体装置の特性劣化を生じることなく幅の広い素子分離領
域を好適に製造することを可能にした半導体装置の製造
方法を提供することにある。
【００１５】
【００１６】
【課題を解決するための手段】
本発明の製造方法は、半
導体基板の素子分離領域の表面の両端部にそれぞれ第１
のトレンチを形成し、この第１のトレンチにマスク材を
充填して幅の広い素子分離領域の中央部の半導体基板を
所要の深さまでエッチングして浅い第２のトレンチを形
成し、かつ第１のトレンチ内に窒化膜を埋設した上で、
浅い第２のトレンチの表面に熱酸化膜を形成し、さらに
前記窒化膜を除去した上で全面に埋め込み酸化膜を形成
し、かつこの埋め込み酸化膜を研磨して平坦化する方法
とする。
導体基板の素子分離領域の表面の両端部にそれぞれ第１
のトレンチを形成し、この第１のトレンチにマスク材を
充填して幅の広い素子分離領域の中央部の半導体基板を
所要の深さまでエッチングして浅い第２のトレンチを形
成し、かつ第１のトレンチ内に窒化膜を埋設した上で、
浅い第２のトレンチの表面に熱酸化膜を形成し、さらに
前記窒化膜を除去した上で全面に埋め込み酸化膜を形成
し、かつこの埋め込み酸化膜を研磨して平坦化する方法
とする。
【００１７】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１及び図２は本発明の参考例の工
程フロー断面図である。まず、図１（ａ）のように、シ
リコン基板１の表面に熱酸化を行って全面に１０ｎｍの
薄いシリコン酸化膜２を形成する。また、ＣＶＤ法によ
りシリコン窒化膜３、シリコン酸化膜４を順次５０ｎ
ｍ，５０ｎｍの厚さに形成する。次いで、フォトリソグ
ラフィ法により素子領域に図外のフォトレジストマスク
を形成し、素子分離領域の前記シリコン酸化膜４、シリ
コン窒化膜３、シリコン酸化膜２、シリコン基板１を順
次ドライエッチングし、幅の狭いトレンチＴａと幅の広
いトレンチＴｂを形成する。各トレンチは、シリコン基
板１に３００ｎｍの深さで形成する。その後、フォトレ
ジストマスクを剥離する。
参照して説明する。図１及び図２は本発明の参考例の工
程フロー断面図である。まず、図１（ａ）のように、シ
リコン基板１の表面に熱酸化を行って全面に１０ｎｍの
薄いシリコン酸化膜２を形成する。また、ＣＶＤ法によ
りシリコン窒化膜３、シリコン酸化膜４を順次５０ｎ
ｍ，５０ｎｍの厚さに形成する。次いで、フォトリソグ
ラフィ法により素子領域に図外のフォトレジストマスク
を形成し、素子分離領域の前記シリコン酸化膜４、シリ
コン窒化膜３、シリコン酸化膜２、シリコン基板１を順
次ドライエッチングし、幅の狭いトレンチＴａと幅の広
いトレンチＴｂを形成する。各トレンチは、シリコン基
板１に３００ｎｍの深さで形成する。その後、フォトレ
ジストマスクを剥離する。
【００１８】次いで、図１（ｂ）のように、前記シリコ
ン窒化膜３を耐酸化マスクとして熱酸化を行い、トレン
チＴａ，Ｔｂの内壁に４０ｎｍのシリコン酸化膜５を形
成する。さらに、シリコン窒化膜６を全面に２００ｎｍ
形成した後、ドライエッチングによる異方性エッチング
バックを行い、これにより幅の狭いトレンチＴａではシ
リコン窒化膜６は除去されないが、幅の広いトレンチＴ
ｂではトレンチ側壁にシリコン窒化膜６のサイドウォー
ルを形成する。次に、図１（ｃ）のように、シリコン窒
化膜３，６を耐酸化マスクとして高温熱酸化を行い、幅
の広いトレンチＴｂの底面中央部に７８０ｎｍの厚いシ
リコン酸化膜７を形成する。このとき、シリコン酸化膜
７表面の高さは、素子領域のシリコン酸化膜４の高さと
同一になるように酸化条件を設定する。
ン窒化膜３を耐酸化マスクとして熱酸化を行い、トレン
チＴａ，Ｔｂの内壁に４０ｎｍのシリコン酸化膜５を形
成する。さらに、シリコン窒化膜６を全面に２００ｎｍ
形成した後、ドライエッチングによる異方性エッチング
バックを行い、これにより幅の狭いトレンチＴａではシ
リコン窒化膜６は除去されないが、幅の広いトレンチＴ
ｂではトレンチ側壁にシリコン窒化膜６のサイドウォー
ルを形成する。次に、図１（ｃ）のように、シリコン窒
化膜３，６を耐酸化マスクとして高温熱酸化を行い、幅
の広いトレンチＴｂの底面中央部に７８０ｎｍの厚いシ
リコン酸化膜７を形成する。このとき、シリコン酸化膜
７表面の高さは、素子領域のシリコン酸化膜４の高さと
同一になるように酸化条件を設定する。
【００１９】続いて、図２（ａ）のように、シリコン窒
化膜６のサイドウォールをウェットエッチングにより除
去した後、ＣＶＤ法によりシリコン酸化膜８を８００ｎ
ｍ形成し、トレンチＴａ，Ｔｂを被覆する。シリコン酸
化膜８の形成前は、幅の広い素子分離領域の中央部に熱
酸化によるシリコン酸化膜７があり、表面には幅の狭い
凹部のみが存在しているが、厚いシリコン酸化膜８を形
成した後の表面は、ほぼ平坦とされる。そして、窒素雰
囲気で、９００℃の温度で３０分間アニールを行う。こ
のアニールは、シリコン酸化膜８を緻密化するために行
う。
化膜６のサイドウォールをウェットエッチングにより除
去した後、ＣＶＤ法によりシリコン酸化膜８を８００ｎ
ｍ形成し、トレンチＴａ，Ｔｂを被覆する。シリコン酸
化膜８の形成前は、幅の広い素子分離領域の中央部に熱
酸化によるシリコン酸化膜７があり、表面には幅の狭い
凹部のみが存在しているが、厚いシリコン酸化膜８を形
成した後の表面は、ほぼ平坦とされる。そして、窒素雰
囲気で、９００℃の温度で３０分間アニールを行う。こ
のアニールは、シリコン酸化膜８を緻密化するために行
う。
【００２０】しかる後、図２（ｂ）のように、前記シリ
コン酸化膜８に対してＣＭＰを行う。ＣＭＰはＣＭＰレ
ートの遅いシリコン窒化膜３で停止させる。そして、図
２（ｃ）のように、シリコン窒化膜３をマスクにウェッ
トエッチングを行い、トレンチＴａ，Ｔｂ上のシリコン
酸化膜７，８をシリコン酸化膜２の表面の高さまで後退
させる。最後にシリコン窒化膜３、シリコン酸化膜２を
除去して素子分離領域を形成する。
コン酸化膜８に対してＣＭＰを行う。ＣＭＰはＣＭＰレ
ートの遅いシリコン窒化膜３で停止させる。そして、図
２（ｃ）のように、シリコン窒化膜３をマスクにウェッ
トエッチングを行い、トレンチＴａ，Ｔｂ上のシリコン
酸化膜７，８をシリコン酸化膜２の表面の高さまで後退
させる。最後にシリコン窒化膜３、シリコン酸化膜２を
除去して素子分離領域を形成する。
【００２１】このように、参考例ではＣＭＰ法を用いて
はいても、広い幅の素子分離領域の中央部の研磨が促進
されることはなく、表面が平坦な状態に研磨される。す
なわち、図５に示したＣＭＰ法では、幅の広いトレンチ
領域上の埋め込み膜１２が凹部でありながら凸部と同様
に研磨され、トレンチ内の埋め込み膜１２が薄くなって
しまった。これは、研磨パッドに弾力性があり、ある程
度の凹凸に合わせて研磨パッドが変形し、凹部の底部に
も研磨パッドが接触するためである。このようにＣＭＰ
前の表面形状は、ＣＭＰ後にある程度転写されてしま
う。転写について調査した結果では、幅の広さが５００
μｍ以上の凹部の場合にはＣＭＰ後もＣＭＰ前と同じよ
うに凹形状になる。これに対し、本発明ではトレンチの
中央部にシリコンの熱酸化膜７が形成されているため
に、ＣＭＰ前の表面はほぼ平坦な状態である。したがっ
て、トレンチ内の埋め込み膜が薄くなってしまうことは
ない。
はいても、広い幅の素子分離領域の中央部の研磨が促進
されることはなく、表面が平坦な状態に研磨される。す
なわち、図５に示したＣＭＰ法では、幅の広いトレンチ
領域上の埋め込み膜１２が凹部でありながら凸部と同様
に研磨され、トレンチ内の埋め込み膜１２が薄くなって
しまった。これは、研磨パッドに弾力性があり、ある程
度の凹凸に合わせて研磨パッドが変形し、凹部の底部に
も研磨パッドが接触するためである。このようにＣＭＰ
前の表面形状は、ＣＭＰ後にある程度転写されてしま
う。転写について調査した結果では、幅の広さが５００
μｍ以上の凹部の場合にはＣＭＰ後もＣＭＰ前と同じよ
うに凹形状になる。これに対し、本発明ではトレンチの
中央部にシリコンの熱酸化膜７が形成されているため
に、ＣＭＰ前の表面はほぼ平坦な状態である。したがっ
て、トレンチ内の埋め込み膜が薄くなってしまうことは
ない。
【００２２】本発明の実施形態を説明する。図３及び図
４はその工程フロー断面図であり、第１の実施形態と等
価な部分には同一符号を付してある。先ず、図３（ａ）
のように、シリコン基板１の表面に熱酸化により１０ｎ
ｍの薄いシリコン酸化膜２を形成する。次に、ＣＶＤ法
によりシリコン窒化膜３、シリコン酸化膜４を順次５０
ｎｍ，５０ｎｍの厚さに形成する。そして、フォトリソ
グラフィ法により図外のフォトレジストマスクを形成
し、このフォトレジストマスクに覆われていない領域の
シリコン酸化膜４、シリコン窒化膜３、シリコン酸化膜
２、およびシリコン基板１を順次ドライエッチングし、
幅の狭いトレンチＴａを形成する。このとき、フォトレ
ジストマスクは、０．７μｍ以上の幅の広い素子分離領
域の両端部分（素子分離領域端からの距離が０．３５μ
ｍ以内の領域）と０．７μｍ以下の幅の狭い素子分離領
域部分が開口されるようなパターンに形成する。また、
トレンチはシリコン基板面から３００ｎｍの深さで形成
する。
４はその工程フロー断面図であり、第１の実施形態と等
価な部分には同一符号を付してある。先ず、図３（ａ）
のように、シリコン基板１の表面に熱酸化により１０ｎ
ｍの薄いシリコン酸化膜２を形成する。次に、ＣＶＤ法
によりシリコン窒化膜３、シリコン酸化膜４を順次５０
ｎｍ，５０ｎｍの厚さに形成する。そして、フォトリソ
グラフィ法により図外のフォトレジストマスクを形成
し、このフォトレジストマスクに覆われていない領域の
シリコン酸化膜４、シリコン窒化膜３、シリコン酸化膜
２、およびシリコン基板１を順次ドライエッチングし、
幅の狭いトレンチＴａを形成する。このとき、フォトレ
ジストマスクは、０．７μｍ以上の幅の広い素子分離領
域の両端部分（素子分離領域端からの距離が０．３５μ
ｍ以内の領域）と０．７μｍ以下の幅の狭い素子分離領
域部分が開口されるようなパターンに形成する。また、
トレンチはシリコン基板面から３００ｎｍの深さで形成
する。
【００２３】次いで、図３（ｂ）のように、前記フォト
レジストマスクを剥離した後、再度フォトリソグラフィ
法によりフォトレジストマスク９を形成する。フォトレ
ジストマスク９は、前記幅の広い素子分離領域の中央部
（素子分離領域端からの距離が０．３５μｍ以上離れて
いる領域）が開口させるパターンに形成する。そして、
このフォトレジストマスク９に覆われていない領域のシ
リコン酸化膜４、シリコン窒化膜３、シリコン酸化膜
２、シリコン基板１を順次ドライエッチングする。この
エッチングにより表面から１０５ｎｍの厚さのシリコン
層を除去し、ここに相対的に浅いトレンチＴｃが形成さ
れ、その両側の幅の狭いトレンチＴａとで幅の広いトレ
ンチＴｂとして構成される。
レジストマスクを剥離した後、再度フォトリソグラフィ
法によりフォトレジストマスク９を形成する。フォトレ
ジストマスク９は、前記幅の広い素子分離領域の中央部
（素子分離領域端からの距離が０．３５μｍ以上離れて
いる領域）が開口させるパターンに形成する。そして、
このフォトレジストマスク９に覆われていない領域のシ
リコン酸化膜４、シリコン窒化膜３、シリコン酸化膜
２、シリコン基板１を順次ドライエッチングする。この
エッチングにより表面から１０５ｎｍの厚さのシリコン
層を除去し、ここに相対的に浅いトレンチＴｃが形成さ
れ、その両側の幅の狭いトレンチＴａとで幅の広いトレ
ンチＴｂとして構成される。
【００２４】次いで、図３（ｃ）のように、フォトレジ
ストマスク９を剥離後、シリコン窒化膜３を耐酸化マス
クとして熱酸化を行い、露出しているトレンチＴａ，Ｔ
ｂのシリコン基板の表面に４０ｎｍのシリコン酸化膜５
を形成する。次に、シリコン窒化膜６を全面に２００ｎ
ｍ形成した後、ドライエッチングによる異方性エッチン
グバックを行い、トレンチをシリコン窒化膜６で埋め込
む。次いで、図４（ａ）のように、シリコン窒化膜３，
６を耐酸化マスクとして高温熱酸化を行い、浅いトレン
チＴｃの表面に４３０ｎｍの厚いシリコン酸化膜７を形
成する。このとき、シリコン酸化膜７の表面の高さが素
子領域のシリコン酸化膜４の高さと同じになるように酸
化条件を設定する。
ストマスク９を剥離後、シリコン窒化膜３を耐酸化マス
クとして熱酸化を行い、露出しているトレンチＴａ，Ｔ
ｂのシリコン基板の表面に４０ｎｍのシリコン酸化膜５
を形成する。次に、シリコン窒化膜６を全面に２００ｎ
ｍ形成した後、ドライエッチングによる異方性エッチン
グバックを行い、トレンチをシリコン窒化膜６で埋め込
む。次いで、図４（ａ）のように、シリコン窒化膜３，
６を耐酸化マスクとして高温熱酸化を行い、浅いトレン
チＴｃの表面に４３０ｎｍの厚いシリコン酸化膜７を形
成する。このとき、シリコン酸化膜７の表面の高さが素
子領域のシリコン酸化膜４の高さと同じになるように酸
化条件を設定する。
【００２５】次いで、図４（ｂ）のように、トレンチを
埋め込んでいるシリコン窒化膜６をウェットエッチング
により除去した後、ＣＶＤ法によりシリコン酸化膜８を
８００ｎｍの厚さに形成する。このシリコン酸化膜８の
形成前は、幅の広い素子分離領域の中央部に熱酸化によ
るシリコン酸化膜７があり、表面には幅の狭い凹部のみ
が存在している。したがって、厚いシリコン酸化膜８を
形成した後の表面はほぼ平坦になっている。次に、図４
（ｃ）のように、窒素雰囲気で９００℃の温度で３０分
間アニールを行う。このアニールは、シリコン酸化膜８
を緻密化するために行う。そして、前記シリコン酸化膜
８に対してＣＭＰを行う。このＣＭＰはＣＭＰレートの
遅いシリコン窒化膜３で停止させる。次いで、図４
（ｄ）のように、シリコン窒化膜３をマスクに、ウェッ
トエッチングを行い、トレンチ上のシリコン酸化膜７，
８をシリコン酸化膜２表面の高さまで後退させる。最後
にシリコン窒化膜３、シリコン酸化膜２をウェットエッ
チングにより除去して素子分離領域を形成する。
埋め込んでいるシリコン窒化膜６をウェットエッチング
により除去した後、ＣＶＤ法によりシリコン酸化膜８を
８００ｎｍの厚さに形成する。このシリコン酸化膜８の
形成前は、幅の広い素子分離領域の中央部に熱酸化によ
るシリコン酸化膜７があり、表面には幅の狭い凹部のみ
が存在している。したがって、厚いシリコン酸化膜８を
形成した後の表面はほぼ平坦になっている。次に、図４
（ｃ）のように、窒素雰囲気で９００℃の温度で３０分
間アニールを行う。このアニールは、シリコン酸化膜８
を緻密化するために行う。そして、前記シリコン酸化膜
８に対してＣＭＰを行う。このＣＭＰはＣＭＰレートの
遅いシリコン窒化膜３で停止させる。次いで、図４
（ｄ）のように、シリコン窒化膜３をマスクに、ウェッ
トエッチングを行い、トレンチ上のシリコン酸化膜７，
８をシリコン酸化膜２表面の高さまで後退させる。最後
にシリコン窒化膜３、シリコン酸化膜２をウェットエッ
チングにより除去して素子分離領域を形成する。
【００２６】この実施形態においては、幅の広いトレン
チＴｂで構成される素子分離領域の中央部には浅いトレ
ンチＴｃの熱酸化膜７が存在しているため、ＣＭＰ前の
素子分離領域の表面はほぼ平坦な状態となる。したがっ
て、図５の方法のようにＣＭＰ前の形状を転写してトレ
ンチ内の埋め込み膜が薄くなってしまうことはない。ま
た、この第２の実施形態では、トレンチ中央部に形成す
るシリコンの熱酸化膜７はシリコン基板の深さ方向に浅
く、その厚さが参考例よりも薄く形成されているため、
熱酸化中の応力による結晶欠陥の発生を抑制することが
できる。
チＴｂで構成される素子分離領域の中央部には浅いトレ
ンチＴｃの熱酸化膜７が存在しているため、ＣＭＰ前の
素子分離領域の表面はほぼ平坦な状態となる。したがっ
て、図５の方法のようにＣＭＰ前の形状を転写してトレ
ンチ内の埋め込み膜が薄くなってしまうことはない。ま
た、この第２の実施形態では、トレンチ中央部に形成す
るシリコンの熱酸化膜７はシリコン基板の深さ方向に浅
く、その厚さが参考例よりも薄く形成されているため、
熱酸化中の応力による結晶欠陥の発生を抑制することが
できる。
【００２７】
【発明の効果】以上説明したように本発明は、半導体基
板の素子分離領域の両端部に第１のトレンチを形成し、
かつ第１のトレンチの間に浅い第２のトレンチを形成
し、この第２のトレンチ内に酸化膜を形成し、しかる上
で第１のトレンチを埋設するように埋め込み酸化膜を形
成した後、この埋め込み酸化膜を半導体基板の略表面高
さ位置まで研磨することにより、素子分離領域の幅寸法
に関係なく一様な厚さのトレンチ構造の素子分離領域を
形成することができる。したがって、本発明では、リフ
トオフ技術を用いる必要がなく、幅の広い領域をリフト
オフするという非常に困難な作業を行わなくても良い。
また、酸素イオン注入によりシリコンをシリコン酸化膜
に変換するプロセスを用いる必要もなく、注入欠陥によ
る接合リークの問題も生じない。
板の素子分離領域の両端部に第１のトレンチを形成し、
かつ第１のトレンチの間に浅い第２のトレンチを形成
し、この第２のトレンチ内に酸化膜を形成し、しかる上
で第１のトレンチを埋設するように埋め込み酸化膜を形
成した後、この埋め込み酸化膜を半導体基板の略表面高
さ位置まで研磨することにより、素子分離領域の幅寸法
に関係なく一様な厚さのトレンチ構造の素子分離領域を
形成することができる。したがって、本発明では、リフ
トオフ技術を用いる必要がなく、幅の広い領域をリフト
オフするという非常に困難な作業を行わなくても良い。
また、酸素イオン注入によりシリコンをシリコン酸化膜
に変換するプロセスを用いる必要もなく、注入欠陥によ
る接合リークの問題も生じない。
【図１】本発明の参考例を工程順に示す断面図のその１
である。
である。
【図２】本発明の参考例を工程順に示す断面図のその２
である。
である。
【図３】本発明の実施形態を工程順に示す断面図のその
１である。
１である。
【図４】本発明の実施形態を工程順に示す断面図のその
２である。
２である。
【図５】従来の製造方法を工程順に示す断面図である。
【図６】図５の製造方法における問題点を説明するため
の断面図である。
の断面図である。
【図７】従来の改善された第１の方法を工程順に示す断
面図である。
面図である。
【図８】従来の改善された第２の製造方法を工程順に示
す断面図のその１である。
す断面図のその１である。
【図９】従来の改善された第２の製造方法を工程順に示
す断面図のその２である。
す断面図のその２である。
１ シリコン基板 ２ シリコン酸化膜 ３ シリコン窒化膜 ４ シリコン酸化膜 ５ シリコン酸化膜 ６ シリコン窒化膜 ７ シリコン酸化膜 Ｔａ，Ｔｂ，Ｔｃ トレンチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/76 - 21/765 H01L 21/304 H01L 21/31 H01L 21/316
Claims (4)
- 【請求項１】 半導体基板の幅の広い素子分離領域の表
面の両端部にそれぞれ第１のトレンチを形成する工程
と、前記第１のトレンチにマスク材を充填した状態で前
記幅の広い素子分離領域の中央部の半導体基板を所要の
深さまでエッチングして浅い第２のトレンチを形成する
工程と、前記第１のトレンチ内の前記マスク材を除去し
かつ前記第１のトレンチ内に窒化膜を埋設した上で、前
記浅い第２のトレンチの表面に熱酸化膜を形成する工程
と、前記窒化膜を除去した上で前記第１のトレンチ内を
含む前記半導体基板の全面に埋め込み酸化膜を形成する
工程と、前記埋め込み酸化膜を前記半導体基板のほぼ表
面高さまで研磨する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記第１のトレンチ内に窒化膜を埋設す
る工程は、前記第１のトレンチ及び浅い第２のトレンチ
を含む領域に窒化膜を形成し、この窒化膜を異方性エッ
チングして前記第１のトレンチ内にのみ前記窒化膜を残
す工程である請求項１に記載の半導体装置の製造方法。 - 【請求項３】 研磨する方法が化学機械的研磨方法（Ｃ
ＭＰ法）である請求項１または２に記載の半導体装置の
製造方法。 - 【請求項４】 ０．４μｍ以上の幅の素子分離形成領域
の中央部に熱酸化膜を形成する請求項１ないし３のいず
れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312385A JP2762973B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312385A JP2762973B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153542A JPH09153542A (ja) | 1997-06-10 |
| JP2762973B2 true JP2762973B2 (ja) | 1998-06-11 |
Family
ID=18028622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7312385A Expired - Fee Related JP2762973B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762973B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340864B1 (ko) * | 1999-11-04 | 2002-06-20 | 박종섭 | 버즈 빅 현상을 이용한 이중막 실리콘 기판의 제조 방법 |
| KR100414024B1 (ko) * | 2001-05-09 | 2004-01-07 | 아남반도체 주식회사 | 트렌치 구조의 소자분리방법 |
| KR100428805B1 (ko) * | 2001-08-09 | 2004-04-28 | 삼성전자주식회사 | 트렌치 소자분리 구조체 및 그 형성 방법 |
| US20070132056A1 (en) * | 2005-12-09 | 2007-06-14 | Advanced Analogic Technologies, Inc. | Isolation structures for semiconductor integrated circuit substrates and methods of forming the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111042A (en) * | 1980-12-27 | 1982-07-10 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS59125638A (ja) * | 1983-01-05 | 1984-07-20 | Nec Corp | 半導体素子分離の製造方法 |
| JPS60189237A (ja) * | 1984-03-08 | 1985-09-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4842675A (en) * | 1986-07-07 | 1989-06-27 | Texas Instruments Incorporated | Integrated circuit isolation process |
| US5094972A (en) * | 1990-06-14 | 1992-03-10 | National Semiconductor Corp. | Means of planarizing integrated circuits with fully recessed isolation dielectric |
-
1995
- 1995-11-30 JP JP7312385A patent/JP2762973B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09153542A (ja) | 1997-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |