JPH10144782A - 隔離領域の形成方法 - Google Patents

隔離領域の形成方法

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JPH10144782A
JPH10144782A JP9248246A JP24824697A JPH10144782A JP H10144782 A JPH10144782 A JP H10144782A JP 9248246 A JP9248246 A JP 9248246A JP 24824697 A JP24824697 A JP 24824697A JP H10144782 A JPH10144782 A JP H10144782A
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oxide film
forming
trench
patterns
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Seung-Ho Lee
スン・ホ・イ
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Abstract

(57)【要約】 【課題】 高集積化させても、素子を確実に分離するこ
とができ、かつ工程が容易な素子分離方法を提供する。 【解決手段】 半導体基板上に広い幅と狭い幅とを有
し、それらの間の間隔を異なるようにして絶縁膜パター
ンを形成し、その絶縁膜パターンを用いて半導体基板に
異なる幅のトレンチを形成し、トレンチ及び絶縁膜パタ
ーンの上に他の絶縁膜を形成してその絶縁膜をエッチバ
ックして絶縁膜パターンの一部を露出させ、絶縁膜パタ
ーンとその上に残った前記他の絶縁膜をウェットエチッ
ングでエッチングする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の隔離
領域形成方法に係り、特にギガ級以上の素子隔離領域を
形成するためのトレンチの形成後トレンチ内にボイドの
ない隔離膜を形成すると同時に、平坦化が容易な半導体
素子の隔離領域形成方法に関する。
【０００２】
【従来の技術】半導体素子の高集積化に伴って、素子隔
離領域、素子形成領域、即ち活性領域とも小さくしなけ
ればならないが、それらを実現する方法が様々に提案さ
れている。周知のように、一般的な素子隔離領域の形成
技術は、ＬＯＣＯＳである。このようなＬＯＣＯＳを用
いた隔離領域形成工程は、その工程が簡単であり且つ再
現性に優れているという長所をもつので多く使われてき
た。しかし、ＬＯＣＯＳ工程で隔離領域を形成する場
合、素子が次第に高集積化されるにしたがって、隔離酸
化膜のエッジ部分が活性領域に侵入するバーズビークの
発生による活性領域の面積縮小が重大な問題となり、６
４ＭＢ級以上のＤＲＡＭ素子への使用に適しなくなって
くる。従って、従来のＬＯＣＯＳを用いた隔離領域の形
成方法では、バーズビークの生成を防止するか、或いは
バーズビークを除去して隔離領域を縮小し活性領域を増
やすなどＬＯＣＯＳの改善が試みられている。その改善
したＬＯＣＯＳ工程が６４ＭＢまたは２５６ＭＢ ＤＲ
ＡＭの製造工程で用いられている。
【０００３】しかしながら、このような改善ＬＯＣＯＳ
を用いた隔離領域の形成工程でも０．２μｍ2 以下のセ
ル領域面積を要求するギガ級以上のＤＲＡＭでは、隔離
領域の占める面積が広いという問題があり、ＬＯＣＯＳ
工程で形成されるフィールド酸化膜がシリコン基板との
界面に形成されるとき、フィールド酸化膜との結合によ
りシリコン基板の濃度が低くなり、結果的に漏洩電流が
発生するなどの問題が生じて隔離領域の特性が悪くな
る。そのため、ギガＤＲＡＭ級以上のデバイスの場合、
隔離領域形成方法として、隔離領域の厚さの調節が容易
であり、隔離効果を高めることのできる、トレンチを用
いた隔離領域形成方法が提案された。
【０００４】以下、添付図１、２を参照して従来のトテ
ンチを用いた半導体素子の隔離膜形成方法を説明する。
まず、図１ａに示したように、半導体基板１上にパッド
酸化膜２及びポリシリコン層３を順次形成した後、選択
的にパターニング（フォトリソグラフィ工程＋エッチン
グ工程）して、ポリシリコン層３とパッド酸化膜２が重
なったものを所定の幅だけ分離させる。その後、分離さ
れたポリシリコン層３とパッド酸化膜２の積層体をマス
クとしたエッチング工程によって半導体基板１をその幅
で一定の深さにエッチングしてトレンチ４を形成する。
上記した幅は全て一定ではなく部分的に異なっている。
トレンチ４の表面に沿って熱酸化膜５を形成した後、ト
レンチ４を含む基板全面に、電子サイクロトロン共鳴
（ＥＣＲ : Electron-Cyclotron-Resonancd ）装備を用
いてＣＶＤ酸化膜６を図１ｂに示したように形成する。
この時、電子サイクロトロン共鳴装置を用いたＣＶＤ酸
化膜６堆積法は、ＥＣＲプラズマ装備でＳｉＨ4/Ｎ2Ｏ
を原料として酸化膜を形成する。
【０００５】次に、ＣＶＤ酸化膜６を側面エッチングす
る。すると、図１ｃに示したように、トレンチ４内に形
成されているＣＶＤ酸化膜６はほとんどどエッチングさ
れないが、ポリシリコン層３の上面に形成されたＣＶＤ
酸化膜６は両側からエッチングされ、その形成幅が狭ま
って、ポリシリコン層の上面の両端部を露出させる。ま
た、細い幅で形成されているポリシリコン層３の上面の
ＣＶＤ酸化膜６はこの側面エッチングによって完全に除
去される。狭い幅のＣＶＤ酸化膜が除去された後、ポリ
シリコン層３及びＣＶＤ酸化膜６を含んだ全面に感光膜
ＰＲを形成して、露光及び現像工程によって図２ｄに示
したように、除去していないＣＶＤ酸化膜６を選択的に
露出させる。このＣＶＤ酸化膜６は側面エッチしたとき
にポリシリコン層３の上面に残ったものである。このと
き、ＣＶＤ酸化膜６が残った部分だけでなく、もっと広
くポリシリコン層３の上面の端部近くまで露出させる。
【０００６】図２ｅに示したように、前記感光膜ＰＲを
マスクとして、露出したＣＶＤ酸化膜６を選択的に除去
する。その後、感光膜ＰＲを除去する。最後に、図１ｆ
に示したように、前記ポリシリコン層３及びパッド酸化
膜２を順次除去して、トレンチを用いた半導体素子の隔
離膜形成工程を完了する。
【０００７】
【発明が解決しようとする課題】従来のトレンチを隔離
領域形成方法は次のような問題点があった。第１に、ト
レンチにＣＶＤ酸化膜を形成した後、ポリシリコン層の
上面に形成されたＣＶＤ酸化膜を除去する工程が、ポリ
シリコン層の上層に形成されているＣＶＤ酸化膜に対す
る側面エッチング工程だけでなくさらに感光膜ＰＲを用
いたパターニング工程(フォトリソグラフィ工程＋エッ
チング工程)をも使用して行わなければならないので、
工程が複雑になる。第２に、トレンチ埋込のためのＣＶ
Ｄ酸化膜の堆積時、トレンチに形成されるＣＶＤ酸化膜
がポリシリコン層の上面より高く形成される場合、ＣＶ
Ｄ酸化膜に対する側面エッチング工程が必要になり、そ
れを実施するが、そのエッチング工程後でも分離された
パターンの端部にポリシリコン層にＣＶＤ酸化膜が完全
に除去されずに残る場合がある。すなわち、ポリシリコ
ン層上のＣＶＤ酸化膜を感光膜を用いて除去するが、そ
の工程時に、ポリシリコン層の上面の端部のＣＶＤ酸化
膜は感光膜にマスキングされるので、完全に除去されな
い。したがって、分離されたポリシリコン層の端部は、
除去されなかったＣＶＤ酸化膜にマスキングされること
になり、それによりポリシリコン層の除去工程時にＣＶ
Ｄ酸化膜の下部のポリシリコン層は除去されない。した
がって、その除去されなかったＣＶＤ酸化膜と取り除か
れていないＣＶＤ酸化膜の下部のポリシリコン層を除去
する工程が追加されなければならない。よって、生産性
が低下するのは勿論、費用が追加される問題点が生じ
る。
【０００８】本発明はかかる従来の隔離領域形成方法の
問題点を解決するためのもので、トレンチに対する絶縁
膜の形成工程時に堆積／エッチングを調節して隔離領域
として用いる狭い幅のトレンチから高いアスペクト比を
得ることにより、ボイドのない隔離領域を形成すること
を目的とする。また、堆積/エッチング率を調節して隔
離膜を形成した後、基板上の活性領域として用いる部分
に形成されている隔離領域形成物質をリフトオフ法で一
度に除去することを別の目的とする。
【０００９】
【課題を解決するための手段】本発明による半導体の隔
離領域形成方法は、半導体基板上に広い幅と狭い幅とを
有し、それらの間の間隔を異なるようにして絶縁膜パタ
ーンを形成し、その絶縁膜パターンを用いて半導体基板
に異なる幅のトレンチを形成し、トレンチ及び絶縁膜パ
ターンの上に他の絶縁膜を形成してその絶縁膜をエッチ
バックして絶縁膜パターンの一部を露出させ、絶縁膜パ
ターンとその上に残った前記他の絶縁膜をウェットエチ
ッングでエッチングすることを特徴とする。
【００１０】
【発明の実施の形態】以下、添付図３、４を参照して本
発明実施形態による半導体素子の隔離領域形成方法につ
いて説明する。まず、図３ａに示したように、半導体基
板１０上に第１絶縁膜及び第２絶縁膜を順次形成した
後、選択的にフォトリソグラフィ工程とエッチング工程
でパターニングして絶縁膜パターン（１１ａ，１２
ａ）、（１１ｂ，１２ｂ）に分離させる。この絶縁膜パ
ターンは、図示は二つであるが、そのパターン幅も異な
り、かつパターン間の間隔も異なる。その分離した絶縁
膜パターン（１１ａ，１２ａ）、（１１ｂ，１２ａ）を
マスクとしたエッチング工程によって半導体基板１０を
一定の深さにエッチングして異なる幅のトレンチ１３
ａ，１３ｂを形成する。第１絶縁膜は酸化物で形成し、
第２絶縁膜は窒化物で形成する。ただし、双方をいずれ
か一方で形成させてもよい。トレンチは素子隔離領域と
なるもので、狭い幅のトレンチ１３ａと広い幅のトレン
チから構成される。ここで、狭い幅のトレンチ１３ａは
０．５μｍ以下の幅を持つトレンチである。また、トレ
ンチ(１３ａ，１３ｂ)が形成されていない半導体基板１
０は素子形成領域としての活性領域である。
【００１１】図３ｂに示したように、トレンチ(１３
ａ，１３ｂ)の表面に沿って熱酸化膜１４を形成する。
その後、トレンチ(１３ａ，１３ｂ)の側面に漏洩電流の
発生などを防止するのために、ボロン(Ｂ)とヒ素(Ａｓ)
のいずれか一つの不純物イオンを注入する。図３ｃおよ
び図４ｄに示したように、トレンチ(１３ａ，１３ｂ)を
含む全面にＩＣＰ(Inductive Coupling Plasma )装備を
用いてトレンチ(１３ａ，１３ｂ)領域と第２絶縁膜のパ
ターン(１２ａ，１２ｂ)上に高密度プラズマＣＶＤ酸化
膜１５を形成する。図３ｃは、ＣＶＤ酸化膜１５がトレ
ンチ(１３ａ，１３ｂ)の内部及び第２絶縁膜パターン
（１２ａ，１２ｂ）上面に堆積される途中を示す工程断
面図であり、図４ｄはＣＶＤ酸化膜１５の堆積工程が完
了した状態を示す工程断面図である。このＩＣＰ装備を
用いたＣＶＤ酸化膜１５堆積法は、ＩＣＰ装備でＳｉＨ
4／Ｏ2ガスを原料として酸化膜を形成する方法であっ
て、トレンチ(１３ａ，１３ｂ)内におけるＣＶＤ酸化膜
１５の堆積はトレンチ(１３ａ，１３ｂ）の側面からで
はなく、底面から堆積されるようにするものである。
【００１２】このＩＣＰ装備におけるＲＦバイアスパワ
ーは５００〜３０００Ｗａｔｔｓ、プラズマソースを発
生させるためのソースパワーは２０００〜４０００Ｗａ
ｔｔｓ、そして圧力は１０ｍｔｏｒｒ以内である。Ｓｉ
Ｈ4：Ｏ2のガス比は１：１．３の比率でＯ2 をより多め
に注入し、堆積／スパッタエッチング時の堆積／スパッ
タ率は２.９〜８.１である。そうすると、高いアスペク
ト比としてもボイドの発生を抑制し、平坦性に優れた酸
化膜の埋込が可能である。特に、図４ｃに示したよう
に、前述したような条件で堆積／スパッタで堆積を行う
と、ＣＶＤ酸化膜は、トレンチ(１３ａ，１３ｂ）の上
面のエッジ部分“Ａ”から第２絶縁膜パターン（１２
ａ，１２ｂ）の上面へ傾斜した形状に形成される。厚
く、すなわちトレンチ(１３ａ，１３ｂ)に形成されるＣ
ＶＤ酸化膜１５を第２絶縁膜パターン(１２ａ，１２ｂ)
の上面より高くまで形成すると、その傾斜が幅の狭いパ
ターンでは吸収されてなくなり、幅の広いパターンでは
そのパターンの両側から押されるような形で、図４ｄに
示すように、パターンの中央部分のみが厚くなり、第２
絶縁膜パターン(１２ａ，１２ｂ)のエッジ部から一定範
囲でＣＶＤ酸化膜１５が厚くない、すなわち図示のよう
に突出しない部分、すなわちオフセット領域“Ｂ”が形
成される。このトレンチ(１３ａ，１３ｂ)に形成される
ＣＶＤ酸化膜１５はＲＦバイアスパワー、ソースパワ
ー、または圧力などの条件を変化させて形成させること
ができる。尚、ＣＶＤ酸化膜１５をトレンチ（１３ａ，
１３ｂ）に形成する時、一度に形成する方法と堆積／ス
パッタ率を変えて幾度（少なくとも２回以上）かの工程
で形成する方法がある。
【００１３】図４ｅに示したように、反応性イオンエッ
チング法（ＲＩＥ）を用いたエッチバック工程またはＢ
ＯＥまたはフッ酸(ＨＦ)を用いたウェットエッチングで
ＣＶＤ酸化膜１５をエッチングして第２絶縁膜パターン
（１２ａ，１２ｂ）の上面及び側面を部分的に露出させ
る。その結果、ＣＶＤ酸化膜１５はトレンチ（１３ａ，
１３ｂ)内のＣＶＤ酸化膜１５ａと、広い幅をもつ第２
絶縁膜パターン１２ａ上の突出したＣＶＤ酸化膜１５ｂ
に分離される。即ち、狭い幅に形成された第２絶縁膜パ
ターン１２ｂ上層のＣＶＤ酸化膜１５は完全に除去され
るか、或いは極めて少ない量だけが残り、広い幅で形成
された第２絶縁膜パターン１２ａ上にはＣＶＤ酸化膜１
５が孤立した状態のＣＶＤ酸化膜１５ｂとして残る。必
要に応じて、残ったＣＶＤ酸化膜１５をマスクとしてト
レンチ１３の下の半導体基板１０にチャンネルストップ
イオンを注入する。このチャネルストップイオンはボロ
ンＢ，ヒ素Ａｓ，または燐Ｐのいずれか一つを注入す
る。そして、ＲＩＥを用いたエッチバック工程を行う
時、第２絶縁膜(１２ａ，１２ｂ)の厚さを用いて図４ｆ
の“Ｃ”で示す、トレンチ(１３ａ，１３ｂ)内に形成さ
れたＣＶＤ酸化膜１５ａと半導体基板１０の高さを調節
することができる。このためにトレンチ１３ａ，１３ｂ
エッジ部分のリセスを防止することができて、漏洩レベ
ルを改善することができる。
【００１４】燐酸溶液Ｈ3Ｐ4Ｏを用いて、図４ｆに示し
たように、第２絶縁膜パターン(１２ａ，１２ｂ)を除去
する。このとき、広い幅の第２絶縁膜パターン１２ａの
上に形成されたＣＶＤ酸化膜１５ｂはリフトオフされて
自動に除去される。その後、残っている第１絶縁膜のパ
ターン１１をフッ酸溶液ＨＦを用いて除去して本実施形
態による半導体素子の隔離領域形成工程を完了する。
【００１５】
【発明の効果】本発明による半導体素子の隔離領域形成
方法は、絶縁膜パターン上に形成されたＣＶＤ酸化膜を
除去する工程がＣＶＤ酸化膜をエッチバックする工程
と、第２絶縁膜をウェットエッチング法で除去してリフ
トオフさせる工程とで行うので、工程が単純になって素
子の生産性を向上させることができる。また、本発明方
法は、高密度プラズマで絶縁膜パターンの上にＣＶＤ酸
化膜を形成させているので、絶縁膜パターンのエッジ部
分ＡからＣＶＤ酸化膜は傾斜して堆積され、幅広の絶縁
膜パターンではエッジ部分から一定の範囲で厚くならな
いオフセット領域Ｂが形成され、エッチバック工程で第
２絶縁膜パターンのエッジ部が露出され、その露出した
部分を用いたリフトオフ法を使用するので、従来で第２
絶縁膜の端部に残っていたＣＶＤ膜の問題が解決され、
生産性が向上するのは勿論、費用が追加される問題を容
易に解決することができる。さらに、高密度プラズマで
トレンチにＣＶＤ酸化膜を堆積させるので、トレンチの
底から埋め込まれギガ級以上の極めて狭い素子分離幅を
もつトレンチをボイド無しに埋め込むことができる。さ
らに、本発明は、トレンチ形成後不純物イオンを注入す
るので、漏洩電流の発生を防止することができる。
【図面の簡単な説明】
【図１】従来の半導体素子の隔離領域形成工程を示す断
面図。
【図２】従来の半導体素子の隔離領域形成工程を示す断
面図。
【図３】本発明実施形態による半導体素子の隔離領域形
成工程を示す断面図。
【図４】本発明実施形態による半導体素子の隔離領域形
成工程を示す断面図。
【符号の説明】
１０ 半導体基板 １１ 第１絶縁膜パターン １２ 第２絶縁膜パターン １３ トレンチ １４ 熱酸化膜 １５ ＣＶＤ酸化膜

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に広い幅と狭い幅とを有
    し、それらの間の間隔を異なるようにして絶縁膜パター
    ンを形成する段階と、 前記絶縁膜パターンを用いて前記半導体基板に異なる幅
    のトレンチを形成する段階と、 前記トレンチ及び絶縁膜パターンの上に他の絶縁膜を形
    成する段階と、 前記他の絶縁膜をエッチバックして前記絶縁膜パターン
    の一部を露出させる段階と、 前記絶縁膜パターンとその上に残った前記他の絶縁膜を
    ウェットエチッングでエッチングする段階とを有するこ
    とを特徴とする半導体素子の隔離領域形成方法。
  2. 【請求項２】 前記他の絶縁膜は高密度プラズマＣＶＤ
    酸化膜からなることを特徴とする請求項１記載の半導体
    素子の隔離領域形成方法。
  3. 【請求項３】 前記他の絶縁膜は、少なくとも２回にわ
    たって形成することを特徴とする請求項１記載の半導体
    素子の隔離領域形成方法。
  4. 【請求項４】 前記ＣＶＤ酸化膜は、ＳＩＨ4とＯ2ガス
    を用いて高密度プラズマ酸化膜を形成することを特徴と
    する請求項２記載の半導体素子の隔離領域形成方法。
  5. 【請求項５】 前記ＳＩＨ4とＯ2のガス比は、Ｏ2 が多
    めになっていることを特徴とする請求項４記載の半導体
    素子の隔離領域形成方法。
  6. 【請求項６】 前記ＳＩＨ4とＯ2 のガス比は、１：１.
    ３の比率となっていることを特徴とする請求項５記載の
    半導体素子の隔離領域形成方法。
  7. 【請求項７】 前記トレンチ形成後、不純物イオンを注
    入することを特徴とする請求項１記載の半導体素子の隔
    離領域形成方法
  8. 【請求項８】 前記他の絶縁膜を反応性イオンエッチン
    グ法でエッチングして絶縁膜パターンの一部を露出させ
    ることを特徴とする請求項１記載の半導体素子の隔離領
    域形成方法。
JP9248246A 1996-11-07 1997-09-12 隔離領域の形成方法 Pending JPH10144782A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190784A (ja) * 2005-01-05 2006-07-20 Renesas Technology Corp 半導体装置の製造方法
JP2013076899A (ja) * 2011-09-30 2013-04-25 Dainippon Printing Co Ltd 型、型の製造方法、および、型を用いた反射防止フィルムの製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287937B1 (en) 1997-08-21 2001-09-11 Micron Technology, Inc. Method for simultaneous dopant driving and dielectric densification in making a semiconductor structure
JPH11220017A (ja) * 1998-01-30 1999-08-10 Mitsubishi Electric Corp 半導体装置とその製造方法
TW409344B (en) * 1998-09-02 2000-10-21 United Microelectronics Corp Method of producing shallow isolation trench
US6869858B2 (en) * 1999-01-25 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation planarized by wet etchback and chemical mechanical polishing
US6350662B1 (en) * 1999-07-19 2002-02-26 Taiwan Semiconductor Manufacturing Company Method to reduce defects in shallow trench isolations by post liner anneal
US6319796B1 (en) 1999-08-18 2001-11-20 Vlsi Technology, Inc. Manufacture of an integrated circuit isolation structure
TW432600B (en) * 1999-12-16 2001-05-01 United Microelectronics Corp Process for shallow trench isolation structure
KR100622754B1 (ko) * 1999-12-30 2006-09-13 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
US6762129B2 (en) * 2000-04-19 2004-07-13 Matsushita Electric Industrial Co., Ltd. Dry etching method, fabrication method for semiconductor device, and dry etching apparatus
KR100702776B1 (ko) 2005-06-30 2007-04-03 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58202545A (ja) * 1982-05-21 1983-11-25 Toshiba Corp 半導体装置の製造方法
JPS60235436A (ja) * 1984-05-09 1985-11-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0239551A (ja) * 1988-07-29 1990-02-08 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH05226327A (ja) * 1992-02-12 1993-09-03 Fuji Electric Co Ltd 絶縁膜の製造方法および製造装置
JPH0629379A (ja) * 1991-04-23 1994-02-04 Sony Corp 半導体装置の製造方法
JPH06124942A (ja) * 1992-10-12 1994-05-06 Fuji Electric Co Ltd 絶縁膜の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59124141A (ja) * 1982-12-28 1984-07-18 Toshiba Corp 半導体装置の製造方法
JP2870054B2 (ja) * 1989-10-25 1999-03-10 ソニー株式会社 半導体装置の製造方法
US5192706A (en) * 1990-08-30 1993-03-09 Texas Instruments Incorporated Method for semiconductor isolation
EP0545263B1 (en) * 1991-11-29 2002-06-19 Sony Corporation Method of forming trench isolation having polishing step and method of manufacturing semiconductor device
US5382541A (en) * 1992-08-26 1995-01-17 Harris Corporation Method for forming recessed oxide isolation containing deep and shallow trenches
JPH0685050A (ja) * 1992-09-07 1994-03-25 Nec Corp 素子分離絶縁膜の形成方法
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US5721173A (en) * 1997-02-25 1998-02-24 Kabushiki Kaisha Toshiba Method of forming a shallow trench isolation structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58202545A (ja) * 1982-05-21 1983-11-25 Toshiba Corp 半導体装置の製造方法
JPS60235436A (ja) * 1984-05-09 1985-11-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0239551A (ja) * 1988-07-29 1990-02-08 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH0629379A (ja) * 1991-04-23 1994-02-04 Sony Corp 半導体装置の製造方法
JPH05226327A (ja) * 1992-02-12 1993-09-03 Fuji Electric Co Ltd 絶縁膜の製造方法および製造装置
JPH06124942A (ja) * 1992-10-12 1994-05-06 Fuji Electric Co Ltd 絶縁膜の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190784A (ja) * 2005-01-05 2006-07-20 Renesas Technology Corp 半導体装置の製造方法
JP2013076899A (ja) * 2011-09-30 2013-04-25 Dainippon Printing Co Ltd 型、型の製造方法、および、型を用いた反射防止フィルムの製造方法

Also Published As

Publication number Publication date
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KR19980034499A (ko) 1998-08-05
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