JPH02214140A - トレンチ分離構造を形成するためにシリコン基板に丸形底部を有するトレンチを形成する方法 - Google Patents

トレンチ分離構造を形成するためにシリコン基板に丸形底部を有するトレンチを形成する方法

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JPH02214140A
JPH02214140A JP1327044A JP32704489A JPH02214140A JP H02214140 A JPH02214140 A JP H02214140A JP 1327044 A JP1327044 A JP 1327044A JP 32704489 A JP32704489 A JP 32704489A JP H02214140 A JPH02214140 A JP H02214140A
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ピエールルイジ　クロッティ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、集積回路の製造方法に関し、より詳細には半
導体基板中に包み込まれたトレンチ分離構造を形成する
技術に関する。
（従来技術とその問題点） 窒化シリコンのマスクにより限定されたシリコンエリア
上に厚い電界酸化物層を熱的に成長させることにより形
成される通常の分離構造と比較して、トレンチ分離構造
〔一般に埋設酸化物（ＢｕｒｉｅｄＯＸｉｄｅ）の頭字
語であるＢＯＸ構造として知られている〕は、顕著なコ
ンパクトさに関する潜在的で大きな利点とそれらを実質
的に「コールドな」プロセスで利用できる利点を提供す
る。基本的に包み込まれたトレンチ分離構造は、半導体
基板（単結晶シリコン）に前もって孔を形成しそのトレ
ンチに絶縁性物質（一般に低温で化学的に付着され。
た酸化シリコン）を充填し、これを既知の技術により都
合良くブレナー化されることの出来る方法により形成さ
れる。
勿論前記ＢＯＸ分離構造を形成するために半導体基板中
に形成されるトレンチの壁面は勿論、前記包み込まれた
絶縁物質に接する半導体物質のドーピングレベルを増加
させるために一般にドーパントによりインプラントする
ことが出来る。
コンパクト性に関する要求は非常に厳格な寸法上の耐性
を課し、かつ半導体デバイスのフロント上の隣接する活
性エリア間にトレンチを形成することは問題が多いこと
がある。トレンチを形成するための固有の異方性ＲＩＥ
技術の使用は、フォトレジストマスクを通して行われる
エツチングの正確な寸法的な制御を可能にするが、特殊
なインプラント技術に頼ることなしにはインプラントす
ることが困難である過度に傾斜が急で実質的に縦方向の
壁面を有するトレンチを生成する。更に工・７チングさ
れたトレンチの鋭角な底部コーナーは半導体基板内に誘
発される電界中に危険な不連続効果を生じさせることが
ある。
これらの欠点を解消し、残りのフォトレジストマスクを
除去した後により容易にインプラント出来る丸い底部と
傾斜した横方向の壁面を有するエツチングプロフィール
を得るための等方性エツチングのアンダーカット効果を
利用するために、フォトレジストマスクを通して従来の
等方性プラズマエツチングを行うことに頼る方法が提案
されている。集積構造のあるコンパクト性のレベルを越
えるとこの後者の方法は使用出来なくなる。実際にエツ
チングの深さに等しいと考えられるアンダーカットに起
因する横方向の寸法的な制御のロスを補償するために、
多くの現在使用されている写真食刻装置のレゾル−ジョ
ンの限界未満の孔幅を有するマスクの使用が必要となっ
ている。例えば２．２μｍピッチで（活性エリア：０．
８μｍ；分離：１．２μｍ）各サイドの横方向のアンダ
ーカットが０．５μｍである４Ｍビットのデバイスの場
合、０．４μｍの孔をフォトレジストマスクを通して写
真食刻的に限定しなければならない。
（発明の目的と概要） 本発明の主目的は、特許請求の範囲で定義したように、
既知の方法の限界と欠点を有することがなくかつ通常タ
イプの物質と装置の使用を許容する包み込まれたトレン
チ分離構造を形成する方法を提供することである。
（図面の簡単な説明） 第１図から第８図は、本発明方法を特徴付けるステップ
を順に概略的に例示するものである。
（発明の好ましい実施例の詳細な説明）本発明のプロセ
スは例えば一般のｐ−タイプ華結晶シリコンウェファ１
に通用することが出来、該ウェファ１は第１図に示す通
り、その表面が通常のように酸化されて２００から２５
０人の厚さを有する薄い酸化物層２　（ＰＡＤ酸化物）
が形成され、その上には厚さが約１５００から約２００
０人の窒化シリコン３（又は拡散する酸素を透過させな
い他の物質）層が形成され、更にその上には通常化学蒸
着技術により付着される酸化シリコンであり厚さが約２
５００から約４５００人である他の酸化物層４が形成さ
れている。
分離構造が形成されなければならないエリアは、デバイ
スのフロント上に実際の寸法で標準的な操作で写真食刻
的に限定されなければならず、該標準的な操作は、フォ
トレジスト被覆、露出、展開を行い、及び引き続くマス
クされていないエリア中の下に位置する半導体基板１の
表面が露出するまでＲＩＥリアクタ中でフォトレジスト
マスクを通して前記層のエツチングを行い、更に続いて
残りのマスキングフォトレジストを除去することを含ん
でいる。
この時点のデバイスの断面図は第２図に示す通りであり
、ここではＯＮＯ（酸化物−窒化物一酸化物の頭字語）
多層を通してＲＩＥプロセスにより形成される実質的に
縦方向のエツチング壁面は、前記シリコン上に前もって
付着された前記３種の層２．３及び４から構成されてい
る。
好ましくは低温オーブン中で行われる化学蒸着により、
好ましくは約５０００から約７０００人の厚さを有する
酸化シリコンの他の層５が整合するよう付着される。テ
トラ−エチル−オルト−シリケートを酸化シリコンの実
質的なガラス質層５を生成するための前駆化合物として
使用することが出来、これにより第３図に示す断面を有
するデバイスを得ることが出来る。
この時点で、整合するよう付着された酸化物層５のＲＩ
Ｂリアクタ中での「ブランケット」　（つまり強い異方
性の）エツチングを、下に位置する半導体シリコン基板
の表面が露出するまで行うと第４図に示すように、その
露出部はフォトレジストマスクにより当初限定された実
質的により大きなエリアに対して自己整列的にその中央
部に形成される。この加工を行うと、フォトレジストマ
スクを通してＲＩＥリアクタ中で行われる第１の異方性
エツチングにより形成される０１’ｌＪＯ多層の縦方向
のエツチング壁面上にテーパー状の酸化物残部５°が残
される０分離エリアの限定された端部から更にエツチン
グ開始のポイントを離すために、整合するよう付着され
続いて酸化物がエツチングされた層の前記テーパー状残
部５°を「スペーサ」として利用することにより、選択
的かつ本質的に等方的な半導体（シリコン）のエツチン
グが、好ましくは「ダウンストリーム」タイプのエツチ
ング装置（ブランソン装置、タイプＬ　３２００）中で
ＣＦ。
十Ｑ、プラズマを使用することにより行われる。
前記半導体シリコン基板１のエツチングが好ましくは約
５０００±２５０人の充分な深さになるまで行われ、酸
化シリコンのテーパー状残部５”の基部より下でその相
対アンダーカットが、前記酸化物層４、窒化物層３及び
ＰＡＤ酸化物屡２を通して分離エリアが限定された前の
エツチングにより形成された縦方向の壁面の底端と実質
的に一致するまで、実質的に等方的に浸入して、第５図
に示すように所望の丸い底部を有するトレンチが形成さ
れる。
次いで第６図に示すように、窒化物３層が露出するまで
、酸化物層４だけでなくテーパー状の残部５°も完全に
除去されるように酸化物のエツチングを行う。
前記窒化物層３をマスクとして利用することにより、通
常技術による分離トレンチの真横に接するシリコンのド
ーピングレベルを増加させるためのドーパント（例えば
硼素）のインプラントが極度に容易になる。好ましくは
シリコン中にドーパント種をインプラントした（第７図
及び第８図の断面により例示されている）後に、半導体
基板１に形成されたトレンチの表面を熱的に酸化して、
約８００から約１２００人の厚さを有する熱酸化物層６
を成長させる。
第７図に概略的に示すように、薄い熱酸化物層６の成長
は、絶縁物質によるトレンチの引き続く充填の容易化に
加えて、有益なことに前記窒化物層３の下に既に存在す
る薄いＰＡＤ酸化物Ｎ２内に成長する酸化物層とのリン
キングによりトレンチの端部を丸くすることも誘発する
。
前記窒化物層３を除去した後、前記分離トレンチを、好
ましくはテトラ−エチル−オルト−シリケートのような
前駆化合物を使用して比較的低温で行われる化学蒸着に
より付着される絶縁性酸化物のような絶縁物質７で充填
する。通常のプレナー化ステップを行い、最後に当初形
成された薄いＰＡＤ酸化物層２も除去した後の製造工程
が完了した、半導体基板に包み込まれたトレンチ分離構
造の断面は第８図に示した通りになる。
【図面の簡単な説明】
第１．２．３．４．５．６．７及び８図は、本発明方法
の各ステップを順に例示するための概略図である。 ・熱酸化物層 ・絶縁物質

Claims (1)

    【特許請求の範囲】
  1. （１）デバイスのフロントの活性エリアの周囲のあるタ
    イプの極性の半導体基板の表面に形成されかつ絶縁物質
    で充填されたトレンチのコンフィギュレーションを有し
    、かつその前記半導体基板が第１の薄い酸化物層、その
    上に重ねられた拡散防止物質の第２層及び第３のあるい
    は上端の酸化物層を有する集積された半導体デバイス用
    の包み込まれた分離構造を形成する方法において、 （ａ）写真食刻プロセスにより前記デバイスのフロント
    上の活性エリアをフォトレジストでマスクし、 （ｂ）マスクされていないエリアの下に位置する半導体
    基板の表面が露出するまで前記３種の層をＲＩＥプロセ
    スにより異方的にエッチングしかつ残っているマスキン
    グフォトレジストを除去し、（ｃ）整合するように第４
    の酸化物層を付着させ、（ｄ）前記マスクされていない
    エリアの中央の自己整列したエリアの下に位置する半導
    体基板の表面が露出するまで前記整合するよう付着させ
    た第４の酸化物層をＲＩＥプロセスにより異方的にエッ
    チングして、先行するステップ（ｂ）の間にエッチング
    された前記３種の層の縦方向のエッチングされた壁面上
    に前記整合するよう付着させた第４の酸化物層のテーパ
    ー状の残部を残し、 （ｅ）所望深さを有するトレンチが形成されるまで前記
    露出した中央の自己整列エリアを通して前記半導体基板
    を等方的にプラズマエッチングして、前記整合するよう
    付着された第４の酸化物層の前記テーパー状残部の基部
    より下に丸く広がる横方向のアンダーカットを生じさせ
    、 （ｆ）前記第３層及び前記第４層に属する残りの露出す
    る酸化物を除去し、 （ｇ）エッチングしたトレンチの表面に、マスクとして
    前記第２の拡散防止物質層を利用することにより、前記
    エッチングしたトレンチの表面に接する半導体物質のド
    ーピングレベルを増加させるために、前記半導体基板と
    同一極性のドーパントをインプラントし、 （ｈ）マスクとして前記第２の拡散防止物質層を利用す
    ることにより前記半導体基板に形成したトレンチのエッ
    チングされインプラントされた表面上に薄い酸化物層を
    熱的に成長させ、 （ｉ）前記第２の拡散防止物質層を除去し、（ｊ）前記
    半導体基板に形成されたトレンチが完全に充填されるま
    で、絶縁物質層を付着させる、ステップを含んで成るこ
    とを特徴とする方法。
JP1327044A 1988-12-15 1989-12-15 トレンチ分離構造を形成するためにシリコン基板に丸形底部を有するトレンチを形成する方法 Pending JPH02214140A (ja)

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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1243919B (it) * 1990-11-20 1994-06-28 Cons Ric Microelettronica Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi
US5290396A (en) 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5248625A (en) 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5354706A (en) * 1993-03-02 1994-10-11 Lsi Logic Corporation Formation of uniform dimension conductive lines on a semiconductor wafer
GB9410874D0 (en) * 1994-05-31 1994-07-20 Inmos Ltd Semiconductor device incorporating an isolating trench and manufacture thereof
KR0151051B1 (ko) * 1995-05-30 1998-12-01 김광호 반도체장치의 절연막 형성방법
WO1997006558A1 (en) * 1995-08-09 1997-02-20 Advanced Micro Devices, Inc. Process for rounding corners in trench isolation
KR0171733B1 (ko) * 1995-08-28 1999-03-30 김주용 반도체 소자의 콘택홀 형성 방법
GB9616225D0 (en) 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
DE69725245T2 (de) * 1996-08-01 2004-08-12 Surface Technoloy Systems Plc Verfahren zur Ätzung von Substraten
US6187685B1 (en) 1997-08-01 2001-02-13 Surface Technology Systems Limited Method and apparatus for etching a substrate
US6132631A (en) * 1997-08-08 2000-10-17 Applied Materials, Inc. Anisotropic silicon nitride etching for shallow trench isolation in an high density plasma system
US5998301A (en) * 1997-12-18 1999-12-07 Advanced Micro Devices, Inc. Method and system for providing tapered shallow trench isolation structure profile
US6004864A (en) * 1998-02-25 1999-12-21 Taiwan Semiconductor Manufacturing Company Ltd. Ion implant method for forming trench isolation for integrated circuit devices
US6096612A (en) * 1998-04-30 2000-08-01 Texas Instruments Incorporated Increased effective transistor width using double sidewall spacers
US6001704A (en) * 1998-06-04 1999-12-14 Vanguard International Semiconductor Corporation Method of fabricating a shallow trench isolation by using oxide/oxynitride layers
US6110793A (en) * 1998-06-24 2000-08-29 Taiwan Semiconductor Manufacturing Company Method for making a trench isolation having a conformal liner oxide and top and bottom rounded corners for integrated circuits
US6107206A (en) * 1998-09-14 2000-08-22 Taiwan Semiconductor Manufacturing Company Method for etching shallow trenches in a semiconductor body
US6417013B1 (en) 1999-01-29 2002-07-09 Plasma-Therm, Inc. Morphed processing of semiconductor devices
US6521959B2 (en) * 1999-10-25 2003-02-18 Samsung Electronics Co., Ltd. SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same
US6580150B1 (en) * 2000-11-13 2003-06-17 Vram Technologies, Llc Vertical junction field effect semiconductor diodes
KR100392894B1 (ko) * 2000-12-27 2003-07-28 동부전자 주식회사 반도체 소자의 트렌치 형성 방법
KR100846385B1 (ko) * 2002-07-19 2008-07-15 주식회사 하이닉스반도체 반도체 소자의 트렌치형 소자분리막 형성방법
US6586314B1 (en) * 2002-10-08 2003-07-01 Chartered Semiconductor Manufacturing Ltd. Method of forming shallow trench isolation regions with improved corner rounding
KR100943481B1 (ko) 2002-12-30 2010-02-22 동부일렉트로닉스 주식회사 이이피롬 셀의 제조방법
US7531367B2 (en) * 2006-01-18 2009-05-12 International Business Machines Corporation Utilizing sidewall spacer features to form magnetic tunnel junctions in an integrated circuit
US20090127722A1 (en) * 2007-11-20 2009-05-21 Christoph Noelscher Method for Processing a Spacer Structure, Method of Manufacturing an Integrated Circuit, Semiconductor Device and Intermediate Structure with at Least One Spacer Structure
KR101435520B1 (ko) 2008-08-11 2014-09-01 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101540083B1 (ko) 2008-10-22 2015-07-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
JP5558480B2 (ja) * 2008-10-31 2014-07-23 アプライド マテリアルズ インコーポレイテッド Ｐ３ｉチャンバにおける共形ドープの改善
US8158522B2 (en) * 2009-09-25 2012-04-17 Applied Materials, Inc. Method of forming a deep trench in a substrate
CN112259453A (zh) * 2020-10-22 2021-01-22 绍兴同芯成集成电路有限公司 一种对芯片表面开槽的方法及芯片
CN116053261B (zh) * 2023-01-28 2023-06-20 微龛(广州)半导体有限公司 高精度的薄膜电阻装置及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL170348C (nl) * 1970-07-10 1982-10-18 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult.
JPS5228550B2 (ja) * 1972-10-04 1977-07-27
US4271583A (en) * 1980-03-10 1981-06-09 Bell Telephone Laboratories, Incorporated Fabrication of semiconductor devices having planar recessed oxide isolation region
JPS5856437A (ja) * 1981-09-30 1983-04-04 Toshiba Corp 半導体装置の製造方法
US4472873A (en) * 1981-10-22 1984-09-25 Fairchild Camera And Instrument Corporation Method for forming submicron bipolar transistors without epitaxial growth and the resulting structure
FR2529714A1 (fr) * 1982-07-01 1984-01-06 Commissariat Energie Atomique Procede de realisation de l'oxyde de champ d'un circuit integre
JPS59202648A (ja) * 1983-05-02 1984-11-16 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4538343A (en) * 1984-06-15 1985-09-03 Texas Instruments Incorporated Channel stop isolation technology utilizing two-step etching and selective oxidation with sidewall masking
USH204H (en) * 1984-11-29 1987-02-03 At&T Bell Laboratories Method for implanting the sidewalls of isolation trenches
US4666555A (en) * 1985-08-23 1987-05-19 Intel Corporation Plasma etching of silicon using fluorinated gas mixtures
JPS63152155A (ja) * 1986-12-16 1988-06-24 Sharp Corp 半導体装置の製造方法
EP0284456B1 (en) * 1987-02-24 1991-09-25 STMicroelectronics, Inc. Pad oxide protect sealed interface isolation process
US4942137A (en) * 1989-08-14 1990-07-17 Motorola, Inc. Self-aligned trench with selective trench fill

Also Published As

Publication number Publication date
US5068202A (en) 1991-11-26
EP0375632B1 (en) 1997-03-12
EP0375632A3 (en) 1993-04-21
IT1225636B (it) 1990-11-22
EP0375632A2 (en) 1990-06-27
DE68927852D1 (de) 1997-04-17
IT8883689A0 (it) 1988-12-15
DE68927852T2 (de) 1997-06-19

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