KR100392894B1 - 반도체 소자의 트렌치 형성 방법 - Google Patents
반도체 소자의 트렌치 형성 방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 반도체 기판 상부에 제 1 절연층과 제 2 절연층 및 제 3 절연층을 순차적으로 형성하는 공정과, 제 3 절연층과 제 2 절연층 및 제 1 절연층의 일부 영역을 기판이 노출될 때까지 식각하여 트렌치 마스크 패턴을 형성하는 공정과, 트렌치 마스크 패턴을 마스크로하여 기판의 노출 부분을 소정 두께로 건식 식각하여 트렌치를 형성하되 등방성 식각을 통하여 트렌치의 상부 에지 부분에 라운딩을 형성하는 공정과, 트렌치를 포함하는 실리콘 기판 및 제 3 절연층의 전면에 트렌치 충진 물질을 증착하여 트렌치 분리막을 형성하는 공정을 포함하며, 공정이 단순화됨과 아울러 반도체 제조 비용이 절감되고 반도체 소자의 특성이 향상되는 이점이 있다.
Description
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자 제조 공정 중 셀간을 전기적으로 격리하기 위하여 트렌치 분리막을 형성하는 방법에 관한 것이다.
주지와 같이, 반도체 소자에는 트랜지스터(transistor), 캐패시터(capacitor) 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 한정된 면적내에 다수개가 집적되는데, 이러한 셀들은 서로 독립적인 동작 특성을 위하여 전기적인 격리가 필요하다.
따라서, 이러한 셀들간의 전기적인 격리를 위한 방편으로서, 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCal Oxidation of Silicon ; LOCOS)와, 웨이퍼(wafer)를 수직방향으로 식각하여 절연 물질로 매립하는 얕은 트렌치 격리(Shallow Trench Isolation ; STI)가 잘 알려져 있다.
LOCOS는 질화막을 마스크로 하여 실리콘 웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 이점이 있다. 그러나 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생한다.
STI는 반응성 이온 식각(Reactive Ion Etching ; RIE)이나 플라즈마 식각과 같은 건식 식각 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 절연막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한 절연막이 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.
이와 같이, 소자 활성 영역의 확보 측면에서 유리한 STI는 접합 누설 전류면에서도 LOCOS에 비해 향상된 특성을 보이고 있다.
한편, STI를 이용하여 셀간 격리용 트렌치 분리막을 형성하는 종래 기술을 도 1을 참조하여 설명하면 다음과 같다.
먼저, 소자간 분리를 위한 트렌치를 형성하고자 하는 실리콘 기판(1)상에 실리콘 산화막(SiO2)으로 제 1 절연층(2)을 형성하며, 제 1 절연층(2)상에 실리콘 질화막(Si3N4)을 적층하여 제 2 절연층(3)을 형성한 후, 제 2 절연층(3)상에 TEOS로 제 3 절연층(4)을 증착한다(도 1의 가).
이후, 리쏘그래피 공정을 통하여 활성 영역과 비활성 영역을 한정하기 위하여 제 3 절연층(4)과 제 2 절연층(3) 및 제 1 절연층(2)의 일부 영역을 실리콘 기판(1)이 노출될 때까지 식각함으로써 활성 영역상에만 제 3 절연층(4)과 제 2 절연층(3) 및 제 1 절연층(2)이 남는 형태의 트렌치 마스크 패턴을 형성한다(도 1의 나).
그리고, 트렌치 마스크 패턴을 마스크로하여 실리콘 기판(1)의 노출 부분을 소정 두께로 건식 식각하여 트렌치(T)를 형성한다(도 1의 다).
건식 식각은 플라즈마를 사용하여 이방성 식각으로 진행된다. 이러한 플라즈마 내부에는 이온과 전자 그리고 다수의 중성 입자가 존재하는데, 식각의 주체는 이온에 의하여 이루어진다. 이온은 전기적으로 양성을 나타내기 때문에 직각 방향으로의 반응만을 일어나게 하여 측벽 부분에서의 반응을 억제한다.
그리고, 이후의 절연막 증착시 발생할 수 있는 보이드(void) 형성을 없애기 위하여 트랜치(T)의 상부 에지 부분에 라운딩(R)을 형성하여 준다(도 1의 라).
여기서, 라운딩 형성 과정은 가열로(furnace)에서의 열처리를 통해서 이루어진다. 고온 열처리를 통하여 상부 에지 부분에서 강한 산화막이 형성되어서 라운딩과 똑 같은 효과를 얻을 수 있다. 또한 다른 방법으로는 고온에서 H2가스를 주입하여 수소와 실리콘과의 반응을 촉진하여 상부 에지 부분에 라운딩을 만들 수도 있다.
다음으로, 트렌치(T)를 포함하는 실리콘 기판(1) 및 제 3 절연층(4)의 전면에 트렌치 충진(trench filling) 물질을 증착하여 트렌치 분리막(5)을 형성한다(도 1의 마).
이후에는, 통상의 트렌치 형성 방법과 같이 습식 식각 또는 건식 식각 공정을 통하여 실리콘 기판(1)의 상부에 형성된 트렌치 분리막(5)의 일부, 제 3 절연층(4), 제 2 절연층(3), 제 1 절연층(2)을 제거함으로써 STI 공정이 완료되어 반도체 소자의 셀간이 전기적으로 격리된다.
그러나, 전술한 바와 같은 종래의 트렌치 형성 방법은, 플라즈마 건식 식각 공정의 주체가 이온에 의하여 이루어지는데, 이러한 이온은 에너지가 높기 때문에 식각하는 하위층에 손상을 줄 수 있다. 이러한 손상은 이후의 반도체 제조 공정에서 소자의 특성을 저해시키는 요인으로 작용한다.
또한, 라운딩 형성을 위한 상기의 두 방법은 모두 100℃ 이상의 고온 공정이므로 소자의 제조시 어려움이 따라 공정이 복잡하고 정확한 조절이 어려우며, 고가의 비용이 소진되는 문제점이 있다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 그 목적하는 바는 트렌치 형성을 위한 실리콘 기판의 건식 식각시 등방성 식각을 통하여 트렌치 상부 에지 부분에 라운딩을 형성 및 식각 후의 데미지를 제거하도록 한반도체 소자의 트렌치 형성 방법을 제공하는 데 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 소자의 셀간 전기적 격리용으로 사용되는 트렌치 분리막을 형성 방법에 있어서: 반도체 기판 상부에 제 1 절연층과 제 2 절연층 및 제 3 절연층을 순차적으로 형성하는 공정; 상기 제 3 절연층과 제 2 절연층 및 제 1 절연층의 일부 영역을 상기 기판이 노출될 때까지 식각하여 트렌치 마스크 패턴을 형성하는 공정; 상기 트렌치 마스크 패턴을 마스크로하여 상기 기판의 노출 부분을 소정 두께로 건식 식각하여 트렌치를 형성하되, 등방성 식각을 통하여 상기 트렌치의 상부 에지 부분에 라운딩을 형성하는 공정; 상기 트렌치를 포함하는 상기 실리콘 기판 및 제 3 절연층의 전면에 트렌치 충진 물질을 증착하여 트렌치 분리막을 형성하는 공정을 포함한다.
도 1은 종래 기술에 따른 트렌치 형성 방법의 공정 순서도.
도 2는 본 발명에 따른 트렌치 형성 방법의 공정 순서도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 실리콘 기판 120 : 제 1 절연층
130 : 제 2 절연층 140 : 제 3 절연층
150 : 트렌치 분리막 T : 트렌치
R : 라운딩
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.
도 2 는 본 발명의 바람직한 실시예에 따른 트렌치 형성 방법의 공정 순서도가 도시된다.
먼저, 소자간 분리를 위한 트렌치를 형성하고자 하는 실리콘 기판(110)상에 실리콘 산화막(SiO2)으로 제 1 절연층(120)을 형성하며, 제 1 절연층(120)상에 실리콘 질화막(Si3N4)을 적층하여 제 2 절연층(130)을 형성한 후, 제 2 절연층(130)상에 TEOS로 제 3 절연층(140)을 증착한다(도 2의 가).
이후, 리쏘그래피 공정을 통하여 활성 영역과 비활성 영역을 한정하기 위하여 제 3 절연층(140)과 제 2 절연층(130) 및 제 1 절연층(120)의 일부 영역을 실리콘 기판(110)이 노출될 때까지 식각함으로써 활성 영역상에만 제 3 절연층(140)과 제 2 절연층(130) 및 제 1 절연층(120)이 남는 형태의 트렌치 마스크 패턴을 형성한다(도 2의 나).
그리고, 트렌치 마스크 패턴을 마스크로하여 실리콘 기판(110)의 노출 부분을 소정 두께로 건식 식각하여 트렌치(T)를 형성한다.
여기서, 건식 식각은 마이크로웨이브(Micro-Wave)에 의한 리모트 플라즈마(Remote Plasma)를 이용하여 실리콘 기판(110)을 식각하는데, 240sccm CF4와 60sccm O2를 주입하고, 식각 압력은 30pascal, 마이크로웨이브 파워는 400watt 정도를 사용하며, 반응실내로의 이온 유입을 차단하여 이온이 없는 중성 입자에 의한 반응만이 일어나게 한다.
그러면, 중성 입자의 반응에 의하여 등방성 식각이 일어나며, 이러한 등방성 식각을 사용하여 트랜치(T)의 상부 에지 부분에 라운딩(R)을 형성하여 이후의 트렌치 분리막(150) 증착 공정 중에 보이드(void)가 발생되지 않게 한다.
아울러, 이온의 유입을 막기 때문에 반도체 기판 식각시 데미지(damage)층의 형성이 방지되어 이후에 증착되는 트렌치 분리막(150)의 특성이 향상된다.
다음으로, 트렌치(T)를 포함하는 실리콘 기판(110) 및 제 3 절연층(140)의 전면에, 예를 들면 CVD법에 의해 트렌치 충진(trench filling) 물질을 증착하여 트렌치 분리막(150)을 형성한다(도 2의 라).
이후에는, 통상의 트렌치 형성 방법과 같이 습식 식각 또는 건식 식각 공정을 통하여 실리콘 기판(110)의 상부에 형성된 트렌치 분리막(150)의 일부, 제 3 절연층(140), 제 2 절연층(130), 제 1 절연층(120)을 제거함으로써 STI 공정이 완료되어 반도체 소자의 셀간이 전기적으로 격리된다.
전술한 바와 같이 본 발명은 트렌치 형성을 위한 건식 식각시 등방성 식각을 통하여 트렌치 상부 에지 부분에 라운딩을 형성 및 식각 후의 데미지를 제거함으로써, 공정이 단순화됨과 아울러 반도체 제조 비용이 절감되며, 반도체 소자의 특성이 향상되는 효과가 있다.
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- 반도체 소자의 셀간 전기적 격리용으로 사용되는 트렌치 분리막을 형성 방법에 있어서:반도체 기판 상부에 제 1 절연층과 제 2 절연층 및 제 3 절연층을 순차적으로 형성하는 공정;상기 제 3 절연층과 제 2 절연층 및 제 1 절연층의 일부 영역을 상기 기판이 노출될 때까지 식각하여 트렌치 마스크 패턴을 형성하는 공정;상기 트렌치 마스크 패턴을 마스크로하여 리모트 플라즈마를 이용해 상기 기판의 노출 부분을 소정 두께로 건식 식각하여 트렌치를 형성하되, 상기 건식 식각은 반응실내로의 이온 유입을 차단하여 이온이 없는 중성 입자에 의한 반응만이 일어나게 하여 식각시 데미지층의 형성을 방지하는 등방성 식각을 통하여 상기 트렌치의 상부 에지 부분에 라운딩을 형성하는 공정;상기 트렌치를 포함하는 상기 실리콘 기판 및 제 3 절연층의 전면에 트렌치 충진 물질을 증착하여 트렌치 분리막을 형성하는 공정을 포함하는 반도체 소자의 트렌치 형성 방법.
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