KR100559991B1 - 반도체 장치의 소자 분리체 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 소자 분리체 및 그 형성방법에 관한 것으로, 본 발명에서는 소자 분리용 트랜치를 상·하층으로 구분 형성함과 아울러, 트랜지스터와의 경계면에 위치한 상층 트랜치의 내벽에 소자 분리막의 갭-필(Gap-fill) 능력 향상 및 소자 분리막 유실 방지를 위한 라운드 형(Round type) 장벽 스트링거(Stringer)를 추가 형성하여, 예컨대, <트랜치의 깊이가 증가하는 경우, 소자 분리막이 해당 트랜치 내부에 밀도있게 채워지지 않는 문제점>, <소자 분리막의 충밀도 향상을 위해 치밀화 공정을 진행시키는 경우, 트랜지스터와의 경계면에 위치한 소자 분리막이 유실되는 문제점> 등을 일괄 해결하고, 이를 통해, 트랜치의 깊이 증가 조치, 소자 분리막의 충밀화 조치 등이 별도의 문제점 없이 정상적으로 현실화될 수 있도록 함으로써, 최종 완성되는 소자 분리체가 자신의 절연 기능을 최적의 상태로 유지할 수 있도록 유도할 수 있게 된다.
또한, 본 발명에서는 트랜치의 다층화, 절연 스트링거의 추가 형성 등과 같은 일련의 조치를 통해, 소자 분리용 트랜치의 규모, 소자 분리막의 충밀도 등이 안정적으로 증가될 수 있도록 유도하고, 이를 통해, 소자 분리체의 절연능력이 일정 수준 이상으로 강화될 수 있도록 함으로써, 최종 완성되는 트랜지스터들 간의 불필요한 전류 누설 현상을 최소화시킬 수 있게 된다.

Description

반도체 장치의 소자 분리체 및 그 형성방법{Active cell isolation body of a semiconductor device and method for forming the same}
도 1은 종래의 기술에 따른 소자 분리체를 보유한 반도체 장치를 도시한 예시도.
도 2는 본 발명에 따른 소자 분리체를 보유한 반도체 장치를 도시한 예시도.
도 3a 내지 도 3j는 본 발명에 따른 소자 분리체 형성방법을 순차적으로 도시한 공정 순서도.
본 발명은 반도체 장치의 소자 분리체(Active cell isolation body)에 관한 것으로, 좀더 상세하게는 트랜치의 다층화, 절연 스트링거의 추가 형성 등과 같은 일련의 조치를 통해, 소자 분리용 트랜치의 규모, 소자 분리막의 충밀도 등이 안정적으로 증가될 수 있도록 유도하고, 이를 통해, 소자 분리체의 절연능력이 일정 수준 이상으로 강화될 수 있도록 함으로써, 최종 완성되는 트랜지스터들 간의 불필요한 전류 누설 현상을 최소화시킬 수 있도록 하는 소자 분리체에 관한 것이다. 또한, 본 발명은 이러한 소자 분리체를 형성하는 방법에 관한 것이다.
최근, 반도체 장치의 미세 공정기술이 급격한 발전을 이루면서, 액티브 소자(Active cell)간을 분리하는 소자분리 기술은 반도체 장치의 미세화 측면에 있어서, 매우 중요한 기술요소 중의 하나로 대두되고 있다.
통상, 종래의 기술에 따른 반도체 장치의 소자분리 기술로는 기판 상에 두꺼운 산화막을 선택적으로 성장시켜, 일련의 소자 분리체를 형성하는 이른바 "로코스(LOCOS:Local Oxidation Of Silicon) 기술이 주종을 이루었다.
그러나, 이 로코스 기술은 소자 분리막의 측면확산 및 버즈비크(Bird's beak) 현상으로 인해 소자 분리영역의 폭을 일정 수준 이하로 줄일 수 없는 치명적인 단점을 지니고 있었기 때문에, 근래에 들어, 이 로코스 기술의 단점을 극복할 수 있는 새로운 방안으로써, 트랜치(Trench) 기술, 쉘로우 트랜치 분리(STI:Shallow Trench isolation, 이하, "STI"라 칭함) 기술, 등이 신규 개발되어, 폭 넓게 보급되고 있다.
도 1에 도시된 바와 같이, 종래의 STI 기술 체제 하에서, 통상, 반도체 기판(1)은 소자 분리체(2)에 의해 비활성 영역(FR) 및 활성 영역(AR)으로 분리 정의된다. 이 상황에서, 반도체 기판(1)의 활성 영역(AR)에는 액티브 소자, 예컨대, 전하의 흐름을 선택적으로 스위칭 하는 트랜지스터(10)가 배치된다.
이 경우, 트랜지스터(10)는 예컨대, 게이트 절연막 패턴(11), 게이트 전극 패턴(12), 스페이서(13), 소오스/드레인 확산층(14) 등이 조합된 구성을 취하게 되며, 소자 분리체(2)는 트랜치(T), 이 트랜치(T)의 내부를 채우는 소자 분리막(3) 등이 조합된 구성을 취하게 된다.
이러한 종래의 STI 기술 체제 하에서, 트랜치(T)의 규모를 어떻게 형상화하는가의 문제는 최종 완성되는 반도체 장치의 품질을 결정짓는데 있어, 매우 중요한 요소로 작용한다.
이는 만약, 트랜치(T)의 규모를 너무 적게 형성하는 경우, 소자 분리체(2) 고유의 소자간 분리기능이 대폭 약화됨으로써, 반도체 기판(1)의 활성 영역(AR)에 형성된 트랜지스터(10)들 간에 불필요한 간섭이 일어나는 심각한 문제점이 야기될 수 있기 때문이다.
그러나, 이처럼 트랜치(T)의 규모 축소가 소자간 분리기능 약화에 큰 악 영향을 미친다 하더라도, 이를 극복하기 위해 트랜치(T)의 규모를 늘리는 방안을 무작정 강구할 수만은 없는 것이 현실이다.
이는 만약, 트랜치(T)의 규모를 너무 크게 확장하는 경우, 그 여파로, 활성 영역(AR)의 유효 규모가 대폭 줄어들게 됨으로써, 추후, 액티브 소자들의 구성이 어려워지는 심각한 문제점이 야기될 수 있기 때문이다.
이와 같이, 종래 에서는 트랜치(T)의 규모 축소가 트랜지스터(10)들 간 분리기능 약화에 큰 악 영향을 미친다는 사실을 깊이 인식하면서도, 활성 영역(AR)의 유효 규모 축소 문제를 고려하여, 이에 대한 구체적인 대응방안을 마련하지 못하고 있는 실정이다. 물론, 트랜치(T)의 규모가 축소된 상황에서, 별도의 조치가 취해지지 않는 경우, 활성 영역(AR)에 최종 형성되는 트랜지스터(10)들은 소자 분리체(2)의 절연기능 실패로 인해, 불필요한 특성 열화를 겪을 수밖에 없게 된다.
최근, 트랜치(T) 내부에 소자 분리막(3)을 채운 후, 일련의 치밀화 공정을 추가 진행시켜, 소자 분리막(3)의 충밀도를 증가시키고, 이를 통해, 소자 분리체(2)의 절연 능력을 향상시킴으로써, 트랜치(T)의 규모가 축소된 상황에서도, 활성 영역에 최종 형성되는 트랜지스터(10)들이 불필요한 특성 열화를 겪지 않도록 유도하는 방안이 강구되고 있다.
그러나, 이러한 치밀화 공정 중에는 고온의 열이 불가피하게 가해질 수밖에 없기 때문에, 별도의 조치가 취해지지 않는 한, 예컨대, 소오스/드레인 확산층(14)과의 경계면(3a)에 위치한 소자 분리막(3)은 해당 공정 중에 가해지는 열에 의해 대량 유실될 수밖에 없게 되며, 그 여파로, 최종 완성되는 소자 분리체(2)는 그 절연기능이 크게 저하될 수밖에 없게 된다.
한편, 근래에, 트랜치(T)의 깊이를 좀더 깊게 형성하여, 활성 영역(AR)의 유효 규모에는 별다른 악영향을 주지 않으면서도, 트랜치(T)의 규모를 자연스럽게 증가시킬 수 있도록 하는 방안이 폭 넓게 연구되고 있다.
그러나, 이처럼 트랜치(T)의 깊이를 깊게 형성하는 경우, 해당 트랜치(T)의 종횡비가 불가피하게 대폭 증가할 수밖에 없기 때문에, 소자 분리체(2)는 트랜치(T) 내부에 소자 분리막(3)을 밀도 있게 채울 수 없게 되며, 그 여파로, 보이드(Void) 등과 같은 불필요한 불량 요소들을 포함한 저 품질의 소자 분리막(3)을 보유할 수밖에 없게 된다.
물론, 이 상황에서, 별도의 조치가 취해지지 않는 경우, 활성 영역(AR)에 최종 형성되는 트랜지스터(10)들은 소자 분리체(2)의 절연기능 실패로 인해, 불필요한 특성 열화를 겪을 수밖에 없게 된다.
따라서, 본 발명의 목적은 소자 분리용 트랜치를 상·하층으로 구분 형성함과 아울러, 트랜지스터와의 경계면에 위치한 상층 트랜치의 내벽에 소자 분리막의 갭-필(Gap-fill) 능력 향상 및 소자 분리막 유실 방지를 위한 라운드 형(Round type) 장벽 스트링거(Stringer)를 추가 형성하여, 예컨대, <트랜치의 깊이가 증가하는 경우, 소자 분리막이 해당 트랜치 내부에 밀도있게 채워지지 않는 문제점>, <소자 분리막의 충밀도 향상을 위해 치밀화 공정을 진행시키는 경우, 트랜지스터와의 경계면에 위치한 소자 분리막이 유실되는 문제점> 등을 일괄 해결하고, 이를 통해, 트랜치의 깊이 증가 조치, 소자 분리막의 충밀화 조치 등이 별도의 문제점 없이 정상적으로 현실화될 수 있도록 함으로써, 최종 완성되는 소자 분리체가 자신의 절연 기능을 최적의 상태로 유지할 수 있도록 유도하는데 있다.
본 발명의 다른 목적은 트랜치의 다층화, 절연 스트링거의 추가 형성 등과 같은 일련의 조치를 통해, 소자 분리용 트랜치의 규모, 소자 분리막의 충밀도 등이 안정적으로 증가될 수 있도록 유도하고, 이를 통해, 소자 분리체의 절연능력이 일정 수준 이상으로 강화될 수 있도록 함으로써, 최종 완성되는 트랜지스터들 간의 불필요한 전류 누설이 최소화될 수 있도록 유도하는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명에서는 반도체 기판의 소 자 분리 영역에 일정 깊이로 패여 식각 형성된 상층 트랜치(Upper layer trench)와, 이 상층 트랜치의 모서리면 일부가 잔류되도록 상층 트랜치의 저부에 연통 형성되는 하층 트랜치(Lower layer trench)와, 상층 트랜치의 잔류 모서리면에 형성되는 장벽 스트링거(Barrier stringer)와, 장벽 스트링거가 커버되도록 상·하층 트랜치의 내부 공간을 채우는 소자 분리막의 조합으로 이루어지는 반도체 장치의 소자 분리체를 개시한다.
또한, 본 발명의 다른 측면에서는 반도체 기판의 소자 분리영역에 상층 트랜치를 형성하는 단계와, 상층 트랜치의 모서리면에 스트링거 전구 패턴(Stringer precursor pattern)을 선택적으로 형성하는 단계와, 스트링거 전구 패턴을 식각 마스크로 하여, 상층 트랜치의 저부에 하층 트랜치를 연통 형성하는 단계와, 스트링거 전구 패턴을 산화시켜, 장벽 스트링거를 형성하는 단계와, 장벽 스트링거가 커버되도록 상·하층 트랜치의 내부 공간에 소자 분리막을 선택적으로 충진시키는 단계의 조합으로 이루어지는 반도체 장치의 소자 분리체 형성방법을 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 반도체 장치의 소자 분리체 및 그 형성방법을 좀더 상세히 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 장치 체제 하에서, 반도체 기판(21)은 소자 분리체(30)에 의해 소자 분리 영역(FR) 및 활성 영역(AR)으로 분리 정의된다. 이 상황에서, 반도체 기판(21)의 활성 영역(AR)에는 액티브 소자, 예컨대, 전하의 흐름을 선택적으로 스위칭 하는 트랜지스터(40)가 배치되며, 이 경우, 트랜지스터(40)는 예컨대, 게이트 절연막 패턴(41), 게이트 전극 패턴(42), 스 페이서(43), 소오스/드레인 확산층(44) 등이 조합된 구성을 취하게 된다.
이때, 도면에 도시된 바와 같이, 반도체 기판(21)의 소자 분리 영역(FR)에 배치되는 소자 분리체(30)는 소자 분리 영역(FR)에 일정 깊이로 패여 식각 형성된 상층 트랜치(T1)와, 이 상층 트랜치(T1)의 모서리면(Ts) 일부를 잔류시키면서, 상층 트랜치(T1)의 저부에 연통 형성되는 하층 트랜치(T2)와, 상층 트랜치(T1)의 잔류 모서리면(Ts)에 형성되는 장벽 스트링거(31)와, 장벽 스트링거(31)가 커버되도록 상·하층 트랜치(T1,T2)의 내부 공간을 채우면서, 일련의 치밀화 절차에 의해 그 충밀도가 증가된 소자 분리막(33)이 조합된 구성을 취하게 된다. 이 경우, 하층 트랜치(T2)의 내면에는 하층 트랜치(T2)의 식각면 손상을 치유하면서, 소자 분리체(30)의 전체적인 절연 기능을 강화시키기 위한 절연층(32)이 추가 배치된다.
이때, 도면에 도시된 바와 같이, 앞의 장벽 스트링거(31)는 바람직하게, 하층 트랜치(T2) 방향으로 둥글게 라운드진 프로파일을 형성하게 된다.
이러한 구조를 취하는 본 발명에 따른 소자 분리체(30)는 기본적으로 그 깊이가 실질적으로 증가된 일련의 상·하층 트랜치(T1,T2)를 보유하고 있기 때문에, 반도체 기판(21)의 유효 활성 영역(AR)을 불필요하게 침범하지 않으면서도, 자신의 절연 기능을 최적의 상태로 유지할 수 있게 되며, 결국, 본 발명의 구현 환경 하에서, 활성 영역(AR)에 배치된 트랜지스터(40)는 인접 트랜지스터의 고속 동작으로 인해, 누설전유 량이 대폭 증가하게 되더라도, 불필요한 특성열화를 손쉽게 피할 수 있게 되고, 그 결과, 최종 완성되는 반도체 장치의 품질은 자연스럽게 향상될 수 있게 된다.
물론, 상·하층 트랜치(T1,T2)가 자신의 실질적인 깊이를 증가시킨 상황에서, 별도의 조치가 취해지지 않으면, 소자 분리막(33)이 해당 상·하층 트랜치(T1,T2) 내부에 밀도 있게 채워지지 않는 문제점이 야기될 수 있게 된다.
이러한 민감한 상황에서, 본 발명에서는 앞서 언급한 바와 같이, 하층 트랜치(T2)의 입구, 즉, 상층 트랜치(T1)의 모서리면에 둥글게 라운드진 프로파일을 갖는 장벽 스트링거(31)를 추가 형성하는 조치를 강구한다.
이 경우, 상·하층 트랜치(T1,T2)를 채우는 소자 분리막(33)은 장벽 스트링거(31)의 곡면 작용으로 인해, 자신의 진입 유연성이 극대화되는 효과를 자연스럽게 획득할 수 있기 때문에, 상·하층 트랜치(T1,T2)의 전체적인 깊이가 대폭 깊어진 까다로운 조건 하에서도, 상·하층 트랜치(T1,T2)의 내부 공간을 안정적으로 충진시킬 수 있게 되며, 결국, 최종 완성되는 소자 분리체(30)는 보이드 등과 같은 불필요한 불량 요소를 포함하지 않은 고 품질의 소자 분리막(33)을 자연스럽게 보유할 수 있게 된다.
이때, 앞서 언급한 바와 같이, 소자 분리체(30) 내에 포함된 소자 분리막(33)은 일련의 치밀화 절차에 의해 자신의 충밀도를 증가시킬 수 있게 되는 바, 이 상황에서, 만약, 별도의 조치가 취해지지 않는 경우, 소오스/드레인 확산층(44)과의 경계면(33a)에 위치한 소자 분리막(33)의 일부는 치밀화 공정 중에 가해지는 열에 의해 대량 유실될 수밖에 없게 되며, 그 여파로, 최종 완성되는 소자 분리체(30)는 그 절연기능이 크게 저하될 수밖에 없게 된다.
이러한 민감한 상황에서, 본 발명에서는 상술한 바와 같이, 소오스/드레인 확산층(44)과의 경계면(33a)에 위치한 상층 트랜치(T1)의 모서리면(Ts)에 둥글게 라운드진 프로파일을 갖는 장벽 스트링거(31)를 추가 형성하는 조치를 강구한다.
이 경우, 소자 분리막(33)은 장벽 스트링거(31)의 보강 작용으로 인해, 자신의 보존 여건이 최적의 상태로 안정화되는 효과를 손쉽게 획득할 수 있기 때문에, 일련의 치밀화 절차에 의해 고온의 열이 가해지는 까다로운 조건 하에서도, 불필요한 유실 피해를 손쉽게 피할 수 있게 되며, 결국, 최종 완성되는 소자 분리체(30)는 별도의 손상을 입지 않은 고 품질의 소자 분리막(33)을 자연스럽게 보유할 수 있게 된다.
이하, 상술한 구성을 취하는 본 발명에 따른 소자 분리체(30)의 형성방법을 상세히 설명한다.
도 3a에 도시된 바와 같이, 본 발명에서는 먼저, 일련의 고온 열산화 공정을 진행시켜, 단결정 실리콘 등과 같은 반도체 기판(21)의 전면 상에 예컨대, 100Å~200Å 정도의 두께를 갖는 희생 산화막(101)을 성장시킨다. 이 경우, 희생 산화막(101)은 추후 진행되는 후속 공정에 의해 반도체 기판(21)이 받을 수 있는 스트레스를 대폭 완화시켜주는 역할을 수행한다.
이어, 본 발명에서는 일련의 저압 화학기상증착 공정을 진행시켜, 희생 산화막(101)의 상부에 예컨대, 1000Å~3000Å 정도의 두께를 갖는 희생 질화막(102)을 형성시킨다. 이 경우, 희생 질화막(102)은 상층 트랜치(T1)의 형성 시, 마스크층으로써의 역할을 수행함과 아울러, 화학적-기계적 연마 공정(Chemical-Mechanical polishing process) 시, 식각 정지막으로써의 역할을 수행한다.
그런 다음, 본 발명에서는 반도체 기판(21)의 소자 분리 영역(FR)에 감광막의 개구부가 위치하도록 일련의 감광막 패턴(103)을 앞의 희생 질화막(102) 상에 형성시키고, 이 감광막 패턴(103)을 식각 마스크로 하여, 일련의 이방성 특성을 갖는 건식 식각공정, 예컨대, 반응성 이온 에칭 공정(Reactive Ion Etching process)을 진행시켜, 반도체 기판(21)의 소자 분리 영역(FR) 표면이 노출되도록 희생 산화막(101) 및 희생 질화막(102)을 패터닝 한다.
이어서, 도 3b에 도시된 바와 같이, 본 발명에서는 남아 있는 희생 질화막(102) 및 희생 산화막(101)을 식각 마스크층으로, 예컨대, 반응성 이온 에칭 공정을 진행시켜, 기 노출된 반도체 기판(21)의 소자 분리 영역(FR)을 이방성 식각하고, 이를 통해, 일련의 상층 트랜치(T1)를 형성시킨다. 이 경우, 상층 트랜치(T1)는 예컨대, 최종 형성될 상·하층 트랜치(T1,T2)가 이루는 전체 깊이의 20%~40% 정도의 깊이를 갖는다. 그런 후, 앞의 감광막 패턴(103)을 희생 질화막(102)의 상부로부터 제거한다.
상술한 절차를 통해, 반도체 기판(21)의 소자 분리 영역(FR)에 상층 트랜치(T1)의 형성이 완료되면, 본 발명에서는 일련의 증착공정을 진행시켜, 도 3c에 도시된 바와 같이, 앞의 희생 질화막(102)을 포함하는 반도체 기판(21)의 전면에 바람직하게, 300Å~1500Å 정도의 두께를 갖는 스트링거 원료층(31a), 예컨대, 폴리 실리콘층을 형성시킨 후, 이 스트링거 원료층(31a)을 일련의 에치-백 공정, 예컨대, 반응성 이온 식각공정을 통해 식각하여, 도 3d에 도시된 바와 같이, 상층 트랜치(T1)의 모서리면(Ts)을 포함하는 희생 산화막/희생 질화막(101,102) 구조물 의 측벽에 둥글게 라운드진 프로파일을 갖는 스트링거 전구 패턴(31b)을 형성한다.
계속해서, 본 발명에서는 이 스트링거 전구 패턴(31b)을 식각 마스크로 하여, 건식 식각공정, 예컨대, 반응성 이온 식각공정을 진행시키고, 이를 통해, 상층 트랜치(T1)의 바닥면을 식각함으로써, 도 3e에 도시된 바와 같이, 상층 트랜치(T1)의 모서리면(Ts)을 잔류시키면서, 반도체 기판(21)의 저부로 파들어가 상층 트랜치(T1)와 연통되는 하층 트랜치(T2)를 형성한다.
이 경우, 하층 트랜치(T2)의 식각 마스크 역할을 수행하던 스트링거 전구 패턴(31b)은 식각절차의 영향으로 그 규모가 다소간 적어져, 자연스럽게 상층 트랜치(T1)의 모서리면(Ts)에만 잔류하게 된다.
이어, 본 발명에서는 일련의 열산화 공정을 진행시켜, 도 3f에 도시된 바와 같이, 하층 트랜치(T2)의 내면에 일련의 절연막(32)을 선택 형성시킨다. 이 경우, 절연막(32)은 하층 트랜치(T2)의 식각면 손상을 치유하면서, 최종 완성되는 소자 분리체(30)의 전체적인 절연 기능을 강화시키는 역할을 수행하게 된다.
물론, 이러한 열산화 공정 내에서, 상층 트랜치(T1)의 모서리면(Ts)을 점유하고 있던 폴리 실리콘 재질의 스트링거 전구 패턴(31b)은 가해지는 열에 의해 급속하게 산화되는 현상을 겪게 되며, 결국, 해당 열산화 공정이 모두 완료되면, 스트링거 전구 패턴(31b)은 예컨대, 산화 실리콘 재질의 장벽 스트링거(31)로 빠르게 변환될 수 있게 된다.
앞의 절차를 통해, 상층 트랜치(T1)의 모서리면(Ts)에 장벽 스트링거(31)가 형성 완료되면, 본 발명에서는 상황에 따라, 예컨대, 오존-TEOS(Tetra Ortho Silicate Glass) 공정, 상압 화학기상증착 공정, 플라즈마 화학기상증착 공정, 고밀도 플라즈마 화학기상증착 공정(High Density Plasma Chemical Vapor Deposition process:HDP CVD process) 등을 선택적으로 진행시켜, 도 3g에 도시된 바와 같이, 앞의 희생 질화막(102)이 커버되도록 상·하층 트랜치(T1,T2)의 내부 영역을 충분한 두께의 절연층(33a), 예컨대, 산화층으로 채운다.
이때, 하층 트랜치(T2)의 입구, 즉, 상층 트랜치(T1)의 모서리면(Ts)에는 상술한 장벽 스트링거(31)가 둥글게 라운드진 프로파일을 유지하면서 형성되어 있기 때문에, 상·하층 트랜치(T1,T2)를 채우는 절연층(33a)은 자신의 진입 유연성이 극대화되는 효과를 자연스럽게 획득할 수 있게 되며, 결국, 상·하층 트랜치(T1,T2)의 깊이가 대폭 깊어진 까다로운 조건 하에서도, 상·하층 트랜치(T1,T2)의 내부 공간을 안정적으로 충진시킬 수 있게 된다.
이어, 본 발명에서는 앞의 희생 질화막(32)을 식각 정지막으로 활용하는 일련의 화학기계연마 공정을 진행시켜, 절연층(33a)을 희생 질화막(32)이 형성된 위치까지 평탄화 시킴으로써, 도 3h에 도시된 바와 같이, 절연막(32) 및 장벽 스트링거(31)를 커버하면서, 상·하층 트랜치(T1,T2)의 내부 공간을 채워 일련의 소자 간 분리 기능을 수행하는 소자 분리막(33)을 형성시킨다.
계속해서, 본 발명에서는 예컨대, 인산 용액을 활용한 일련의 습식 식각 공정을 진행시켜, 희생 질화막(102)을 등방성 식각한 후, 예컨대, 불산 용액을 활용한 일련의 습식 식각 공정을 진행시켜, 도 3i에 도시된 바와 같이, 희생 산화막(101)을 반도체 기판(21)의 활성 영역(AR)이 노출되도록 등방성 식각한다.
이후, 본 발명에서는 고온의 가열 과정을 통해, 상·하층 트랜치(T1,T2)의 내부 공간을 채우고 있는 소자 분리막(33)을 치밀화 함으로써, 반도체 기판(21)의 소자 분리 영역(FR)에 일정 깊이로 패여 식각 형성된 상층 트랜치(T1), 이 상층 트랜치(T1)의 모서리면(Ts) 일부를 잔류시키면서, 상층 트랜치(T1)의 저부에 연통 형성되는 하층 트랜치(T2), 상층 트랜치(T1)의 잔류 모서리면(Ts)에 형성되는 장벽 스트링거(31), 장벽 스트링거(31)가 커버되도록 상·하층 트랜치(T1,T2)의 내부 공간을 채우면서, 일련의 치밀화 절차에 의해 그 충밀도가 증가된 소자 분리막(33)이 조합된 일련의 소자 분리체(30)를 형성 완료한다.
이때, 상술한 바와 같이, 추후 형성될 소오스/드레인 확산층(44)과의 경계면(33a)에 위치한 상층 트랜치(T1)의 모서리면(Ts)에는 둥글게 라운드진 프로파일을 갖는 장벽 스트링거(31)가 추가 형성되어 있기 때문에, 소자 분리막(33)은 고온의 열이 가해지는 까다로운 조건 하에서도, 장벽 스트링거(31)의 보강 작용으로 인해, 자신의 보존 상태를 안정적으로 유지할 수 있게 되며, 결국, 최종 완성되는 소자 분리체(30)는 별도의 손상을 입지 않은 고 품질의 소자 분리막(33)을 자연스럽게 보유할 수 있게 된다.
여기서, 도면에는 마치, 반도체 기판(21)에 1개의 소자 분리체(30)만이 형성된 것처럼 도시되어 있으나, 실제로는 반도체 기판(21)의 곳곳에 반도체 장치를 구현하기 위한 소자 분리체(30)가 다수 개 형성되어 있음은 자명한 사실이라 할 것이다.
상술한 절차를 통해, 반도체 기판(21)의 활성 영역(AR)을 정의하는 소자 분 리체(30)의 형성이 완료되면, 본 발명에서는 도 3j에 도시된 바와 같이, 일련의 열산화 공정을 진행시켜, 반도체 기판(21)의 활성 영역(AR) 상부에 게이트 절연막을 성장시킴과 아울러, 일련의 화학기상증착 공정을 진행시켜, 이 게이트 절연막의 상부에 게이트 전극 도전층을 순차적으로 형성시킨 후, 일련의 사진식각공정을 통해, 이 게이트 절연막 및 게이트 전극 도전층을 일괄적으로 패터닝 함으로써, 앞의 소자 분리체(30)에 의해 정의된 반도체 기판(31)의 활성 영역(AR) 상부에 게이트 절연막 패턴(41) 및 게이트 전극 패턴(42)을 형성시킨다.
이때, 도면에는 마치, 반도체 기판(21)에 1개의 게이트 전극 패턴(42)만이 형성된 것처럼 도시되어 있으나, 실제로는 반도체 장치를 위한 게이트 전극 패턴(42)이 반도체 기판(21)의 곳곳에 다수개 형성되어 있음은 자명한 사실이라 할 것이다.
계속해서, 본 발명에서는 일련의 화학기상증착 공정을 진행시켜, 게이트 전극 패턴(42)을 포함하는 반도체 기판(21)의 상부에 산화막 및 질화막을 순차적으로 증착시킨 후, 일련의 이방성 식각특성을 갖는 건식 식각공정, 예컨대, 반응성 이온 식각공정을 통해, 이 산화막 및 질화막을 식각하여, 게이트 전극 패턴(42)의 양 측벽을 감싸는 스페이서(43)를 형성한다.
이어, 본 발명에서는 이 스페이서(43)를 이온 주입 마스크로 사용하는 이온 주입 공정을 진행하여, 반도체 기판(21)의 활성 영역에 고 농도의 불순물을 주입시키고, 이를 통해, 게이트 전극 패턴(42)의 양쪽에 소오스/드레인 확산층(44)을 형성시킨다.
물론, 본 발명의 체제 하에서, 소자 분리체(30)는 소자 분리용 상·하층 트랜치(T1,T2)의 규모 증가조치, 소자 분리막(33)의 충밀도 증가조치 등을 통해, 자신의 절연 기능을 최적의 상태로 유지하고 있기 때문에, 본 발명의 구현 환경 하에서, 활성 영역(AR)에 배치된 트랜지스터(40)는 인접 트랜지스터의 고속 동작으로 인해, 누설전류 량이 대폭 증가하게 되더라도, 불필요한 특성열화를 손쉽게 피할 수 있게 된다.
이후, 본 발명에서는 예컨대, 층간 절연막 형성공정, 콘택홀 형성공정, 금속 배선공정 등을 추가 진행하고, 이를 통해, 완성된 형태의 반도체 장치를 제조 완료한다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 소자 분리용 트랜치를 상·하층으로 구분 형성함과 아울러, 트랜지스터와의 경계면에 위치한 상층 트랜치의 내벽에 소자 분리막의 갭-필 능력 향상 및 소자 분리막 유실 방지를 위한 라운드 형 장벽 스트링거를 추가 형성하여, 예컨대, <트랜치의 깊이가 증가하는 경우, 소자 분리막이 해당 트랜치 내부에 밀도있게 채워지지 않는 문제점>, <소자 분리막의 충밀도 향상을 위해 치밀화 공정을 진행시키는 경우, 트랜지스터와의 경계면에 위치한 소자 분리막이 유실되는 문제점> 등을 일괄 해결하고, 이를 통해, 트랜치의 깊이 증가 조치, 소자 분리막의 충밀화 조치 등이 별도의 문제점 없이 정상적으로 현실화될 수 있도록 함으로써, 최종 완성되는 소자 분리체가 자신의 절연 기능을 최적의 상태로 유지할 수 있도록 유도할 수 있게 된다.
또한, 본 발명에서는 트랜치의 다층화, 절연 스트링거의 추가 형성 등과 같은 일련의 조치를 통해, 소자 분리용 트랜치의 규모, 소자 분리막의 충밀도 등이 안정적으로 증가될 수 있도록 유도하고, 이를 통해, 소자 분리체의 절연능력이 일정 수준 이상으로 강화될 수 있도록 함으로써, 최종 완성되는 트랜지스터들 간의 불필요한 전류 누설 현상을 최소화시킬 수 있게 된다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 기판의 소자 분리영역에 상층 트랜치를 형성하는 단계와;
    상기 상층 트랜치의 모서리면에 스트링거 전구 패턴(Stringer precursor pattern)을 선택적으로 형성하는 단계와;
    상기 스트링거 전구 패턴을 식각 마스크로 하여, 상기 상층 트랜치의 저부에 하층 트랜치를 연통 형성하는 단계와;
    상기 스트링거 전구 패턴을 산화시켜, 장벽 스트링거를 형성하는 단계와;
    상기 장벽 스트링거가 커버되도록 상기 상·하층 트랜치의 내부 공간에 소자 분리막을 선택적으로 충진시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리체 형성방법.
  6. 제 5 항에 있어서, 상기 상층 트랜치의 모서리면에 상기 스트링거 전구 패턴을 형성하는 단계는 상기 상층 트랜치가 채워지도록 상기 반도체 기판의 전면에 스트링거 원료층을 형성하는 단계와;
    상기 스트링거 원료층을 에치-백(Etch-back)하여, 상기 상층 트랜치의 모서리면에 둥글게 라운드진 스트링거 전구 패턴을 잔류시키는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리체 형성방법.
  7. 제 6 항에 있어서, 상기 스트링거 원료층은 폴리 실리콘층인 것을 특징으로 하는 반도체 장치의 소자 분리체 형성방법.
  8. 제 6 항에 있어서, 상기 스트링거 원료층은 300Å~1500Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리체 형성방법.
  9. 제 5 항에 있어서, 상기 상층 트랜치는 상기 상·하층 트랜치가 이루는 전체 깊이의 20%~40%의 깊이로 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리체 형성방법.
  10. 제 5 항에 있어서, 스트링거 전구 패턴을 산화시켜, 장벽 스트링거를 형성함과 동시에 상기 하층 트랜치의 내면에 일련의 절연층을 형성하는 단계가 더 진행되는 것을 특징으로 하는 반도체 장치의 소자 분리체 형성방법.
  11. 제 5 항에 있어서, 상기 상·하층 트랜치의 내부 공간에 채워진 소자 분리막을 가열하여, 상기 소자 분리막을 치밀화 시키는 단계가 더 진행되는 것을 특징으로 하는 소자 분리체 형성방법.
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