KR100660030B1 - 트렌치 소자분리 구조물 및 이의 형성 방법 - Google Patents

트렌치 소자분리 구조물 및 이의 형성 방법 Download PDF

Info

Publication number
KR100660030B1
KR100660030B1 KR1020050044870A KR20050044870A KR100660030B1 KR 100660030 B1 KR100660030 B1 KR 100660030B1 KR 1020050044870 A KR1020050044870 A KR 1020050044870A KR 20050044870 A KR20050044870 A KR 20050044870A KR 100660030 B1 KR100660030 B1 KR 100660030B1
Authority
KR
South Korea
Prior art keywords
device isolation
trench
isolation layer
pattern
layer pattern
Prior art date
Application number
KR1020050044870A
Other languages
English (en)
Other versions
KR20060122414A (ko
Inventor
김대웅
장경태
이승헌
이준원
채정훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050044870A priority Critical patent/KR100660030B1/ko
Priority to US11/434,145 priority patent/US20060270183A1/en
Publication of KR20060122414A publication Critical patent/KR20060122414A/ko
Application granted granted Critical
Publication of KR100660030B1 publication Critical patent/KR100660030B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)

Abstract

보이드 생성을 줄일 수 있는 트렌치 소자분리 구조물 및 이의 형성 방법에서, 상기 트렌치 소자 분리 구조물은 기판에 형성되는 트렌치와, 상기 트렌치의 측벽, 저면에 연속적으로 형성되는 제1 소자분리막 패턴과, 상기 제1 소자분리막 패턴과 다른 식각 선택비를 갖는 물질로 이루어지고 상기 제1 소자분리막 패턴에 의해 상기 트렌치 내에 생성되는 제1 보조 트렌치의 저면에 형성되어 상기 제1 보조 트렌치를 부분적으로 채우는 제2 소자분리막 패턴 및 상기 제2 소자분리막 패턴에 의해 상기 트렌치 내에 생성되는 제2 보조 트렌치를 완전히 채우는 제3 소자분리막 패턴을 포함한다. 상기 트렌치 소자분리 구조물은 식각 선택비를 갖는 제2 소자분리막 패턴을 포함하고 있어 보이드의 생성이 억제된다.

Description

트렌치 소자분리 구조물 및 이의 형성 방법{Trench isolation structure and method of forming the same}
도 1은 본 발명의 실시예 1에 따른 소자분리 구조물을 나타내는 단면도이다.
도 2 내지 도 5는 도 1에 도시된 소자분리 구조물의 형성 방법을 나타내는 단면도들이다.
도 6은 본 발명의 실시예 2에 따른 디램 장치에 적용되는 트렌치 소자분리 구조물을 나타내는 단면도이다.
도 7은 본 발명의 실시예 2에 따른 디램 장치의 소자분리 영역 및 액티브 영역을 나타내는 평면도이다.
도 8 내지 도 13은 도 6에 도시된 트렌치 소자분리 구조물의 형성 방법을 나타내는 단면도들이다.
본 발명은 트렌치 소자분리 구조물 및 이의 형성 방법에 관한 것으로서, 보다 상세하게는 충전물 내의 보이드를 감소시킬 수 있는 트렌치 소자분리 구조물 및 이의 제조 방법에 관한 것이다.
최근, 반도체 장치가 고집적화되어 감에 따라, 작은 면적에서의 우수한 절연 특성을 갖는 소자분리 기술의 개발이 요구되고 있다. 상기 소자분리 기술에는 로코스(LOCOS) 소자분리 및 트렌치(trench) 소자분리 등이 있다. 상기 로코스 소자분리는 소자분리 능력이 우수하고, 단순한 공정을 통하여 형성할 수 있다. 그러나, 상기 로코스 소자분리는 상기 트렌치 소자분리에 비해 넓은 면적이 요구되며, 버즈빅(bird's beak) 현상에 의해 액티브 영역이 좁아지는 등의 문제가 있다. 따라서, 최근에는 좁은 면적에서도 소자분리 특성이 양호한 트렌치 소자분리(trench isolation)를 많이 적용하고 있다. 상기 트렌치 소자분리는 주로, 실리콘 질화막을 마스크 패턴으로 사용하여 소자분리 영역의 기판을 식각하여 트렌치를 형성하고, 상기 트렌치 내에 산화막 등과 같은 충전물을 채워넣은 다음 화학기계적 연마(CMP)를 수행함으로서 달성된다.
그런데, 트렌치 소자분리 공정을 적용하는 경우 깊고 좁은 트렌치 내에 충전물을 증착시켜야 하기 때문에 상기 충전물 내에는 보이드가 빈번하게 발생하게 된다.
상기 보이드의 발생을 감소시키기 위한 방법의 일 예로, 일본 공개 특허 평11-274285에서는, 트렌치 내에 실리콘 산화막 및 다결정 실리콘막을 형성하고, 상기 다결정 실리콘막을 열산화시킴으로서 보이드 부위를 매립하는 방법이 개시되어 있다. 그러나, 상기 다결정 실리콘막의 형성 시에 상기 다결정 실리콘 내에 보이드 부위가 매우 작거나 보이드 부위가 생성되지 않는 경우에는 상기 열산화 공정에 의해 지나친 부피 팽창이 발생될 수 있다.
특히, 상기 트렌치의 측벽이 수직 프로파일을 갖는 경우 및 서로 다른 종횡비(aspect ratio)를 갖는 트렌치들이 포함되는 경우에 상기 트렌치 내에 형성되는 소자분리용 충전물에는 더욱 빈번하게 보이드가 발생하게 된다.
구체적으로, 서로 다른 종횡비를 갖는 트렌치를 포함하는 트렌치 구조물 내에 동일한 충전물을 채우는 경우, 종횡비가 높은 트렌치 내부에 충분하게 충전물이 채워지는 동안 상기 종횡비가 낮은 트렌치 내부에는 상기 충전물이 일부만 채워지게 된다. 따라서, 상기 종횡비가 낮은 트렌치 내부에 충전물이 모두 채워지도록 증착 공정을 수행하는 경우 오버행이 발생되기 쉬우며 이로 인해 상기 종횡비가 낮은 트렌치의 중심부에 충전되는 충전물에 보이드가 발생하게 되는 것이다.
상기 보이드의 발생을 감소시키기 위한 방법의 일 예로, 일본 공개 특허 평11-274285에서는, 트렌치 내에 실리콘 산화막 및 다결정 실리콘막을 형성하고, 상기 다결정 실리콘막을 열산화시킴으로서 보이드 부위를 매립하는 방법이 개시되어 있다. 그러나, 열산화 공정을 수행하는 경우 상기 다결정 실리콘막이 실리콘 산화막으로 변환되면서 부피가 팽창하게 된다. 이 때, 상기 다결정 실리콘막 사이에 보이드 부위가 매우 작거나 보이드 부위가 생성되지 않는 경우에는 상기 열산화 공정에 의해 지나치게 부피가 팽창하게 되기 때문에 소자 분리막 내에 크랙 등이 발생될 수 있다.
상기 충전물에 보이드가 발생하는 경우 소자분리 능력이 저하된다. 또한, 후속 공정에서 상기 보이드 내에 도전 물질이 증착되어 잔류하는 경우에는 상기 도전 물질에 의해 이웃하는 액티브 영역들이 서로 전기적으로 연결되어 반도체 장치의 동작 불량이 야기된다.
따라서, 본 발명의 제1 목적은 충전물 내에 보이드 발생이 감소될 수 있는 트렌치 소자분리 구조물을 제공하는데 있다.
본 발명의 제2 목적은 상기한 트렌치 소자분리 구조물을 형성하는 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 트렌치 소자분리 구조물은, 기판에 형성되는 트렌치와, 상기 트렌치의 측벽 및 저면에 연속적으로 형성되는 제1 소자분리막 패턴과, 상기 제1 소자분리막 패턴과 다른 식각 선택비를 갖는 물질로 이루어지고, 상기 제1 소자분리막 패턴에 의해 상기 트렌치 내에 생성되는 제1 보조 트렌치의 저면에 형성되어 상기 제1 보조 트렌치를 부분적으로 채우는 제2 소자분리막 패턴 및 상기 제2 소자분리막 패턴에 의해 상기 트렌치 내에 생성되는 제2 보조 트렌치를 완전히 채우는 제3 소자분리막 패턴을 포함한다.
상기한 제1 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 트렌치 소자분리 구조물은, 기판에 형성되고 제1 종횡비를 갖는 제1 트렌치 및 상기 제1 종횡비 보다 높은 제2 종횡비를 갖는 제2 트렌치를 포함하는 트렌치 구조물, 상기 제1 트렌치의 측벽 및 저면에 연속적으로 형성되는 제1 소자분리막 패턴, 상기 제1 소자분리막 패턴과 다른 식각 선택비를 갖는 물질로 이루어지고 상기 제1 소자분리막 패턴에 의해 상기 제1 트렌치 내에 생성되는 제1 보조 트렌치의 저면에 형성되 어 상기 제1 보조 트렌치를 부분적으로 채우는 제2 소자분리막 패턴 및 상기 제2 소자분리막 패턴에 의해 상기 제1 트렌치 내에 생성되는 제2 보조 트렌치를 완전히 채우는 제3 소자분리막 패턴을 포함하는 제1 트렌치 충전 구조물 및 상기 제2 트렌치를 완전히 채우는 제4 소자분리막 패턴로 이루어지는 제2 트렌치 충전 구조물을 포함한다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 트렌치 소자분리 구조물 제조를 위하여, 우선 기판 상에 형성된 하드 마스크 패턴을 이용하여 상기 기판을 부분적으로 식각함으로서 트렌치를 형성한다. 상기 트렌치의 측벽, 저면 및 하드 마스크 패턴 표면 상에 연속적으로 제1 소자분리막을 형성한다. 상기 제1 소자분리막에 의해 상기 트렌치 내에 생성되는 제1 보조 트렌치의 저면에 상기 제1 보조 트렌치를 부분적으로 채우도록 상기 제1 소자분리막과 다른 식각 선택비를 갖는 물질을 증착시켜 제2 소자분리막 패턴을 형성한다. 상기 제2 소자분리막 패턴에 의해 상기 트렌치 내에 생성되는 제2 보조 트렌치를 완전히 채우도록 제3 소자분리막을 형성한다. 상기 하드 마스크 패턴이 노출되도록 상기 제3 소자분리막 및 제1 소자분리막을 연마하여 상기 트렌치 내부에 제1 소자분리막 패턴, 제2 소자분리막 패턴 및 제3 소자분리막 패턴을 형성한다. 다음에, 상기 하드 마스크 패턴을 제거한다.
상기한 제2 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 트렌치 소자분리 구조물 제조를 위하여, 기판 상에 형성된 하드 마스크 패턴을 이용하여 상기 기판을 부분적으로 식각함으로서 제1 종횡비를 갖는 제1 트렌치 및 상기 제1 종횡비 보다 높은 제2 종횡비를 갖는 제2 트렌치를 포함하는 트렌치 구조물을 형성한다. 상기 제2 트렌치는 완전히 채워지면서, 상기 제1 트렌치의 측벽, 저면 및 하드 마스크 패턴의 표면 상에 연속적으로 제1 소자분리막을 형성한다. 상기 제1 소자 분리막에 의해 상기 제1 트렌치 내에 생성되는 제1 보조 트렌치의 저면에 상기 제1 보조 트렌치를 부분적으로 채우도록 상기 제1 소자분리막과 다른 식각 선택비를 갖는 물질을 증착시켜 제2 소자분리막 패턴을 형성한다. 상기 제2 소자분리막 패턴에 의해 상기 제1 트렌치 내부에 생성되는 제2 보조 트렌치를 완전히 채우는 제3 소자분리막을 형성한다. 상기 하드 마스크 패턴이 노출되도록 상기 제3 소자분리막 및 제1 소자분리막을 연마함으로서, 상기 제1 트렌치에 제1 충전 구조물 및 상기 제2 트렌치에 제2 트렌치 충전 구조물을 형성한다. 다음에, 상기 하드 마스크 패턴을 제거한다.
상기 공정에 의하면, 보이드의 생성이 빈번한 부위에 소자분리막으로 사용되는 절연 물질과는 다른 식각 선택비를 갖는 물질을 형성함으로서 상기 트렌치 소자분리 구조물에 발생할 수 있는 보이드를 감소시킬 수 있다. 이로 인해, 상기 보이드에 의해 발생할 수 있는 반도체 장치의 동작 불량을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 소자분리 구조물을 나타내는 단면도이다.
도 1을 참조하면, 기판에는 트렌치(104)가 형성되어 있다. 상기 트렌치(104)는 측벽 경사(R)가 80°내지 90°이다. 여기서 상기 트렌치(104) 측벽 경사(R)는 상기 트렌치(104) 부위를 절단한 단면에서 상기 트렌치(104)의 입구부와 상기 트렌치(104) 저면부의 가장자리를 서로 직선으로 그었을 때, 상기 트렌치 측벽부와 트렌치 저면부간에서 측정되는 예각을 의미한다.
상기 트렌치(104)의 측벽 및 저면에 연속적으로 형성되고 절연 물질로 이루어지는 제1 소자분리막 패턴(106a)이 구비된다. 구체적으로, 상기 제1 소자분리막 패턴(106a)은 HDP(high density plasma) 산화막, 열산화막, TEOS(tetraethyloxysilane)막 및 USG(undoped silicate glass)막 등과 같은 실리콘 산화막으로 형성될 수 있다. 이 중에서도, 상기 제1 소자분리막 패턴(106a)은 높은 종횡비를 갖는 트렌치 구조를 용이하게 매립할 수 있는 증착 특성을 갖는 USG(undoped silicate glass)막으로 형성되는 것이 가장 바람직하다.
상기 제1 소자분리막 패턴(106a)과 다른 식각 선택비를 갖는 물질로 이루어지고, 상기 제1 소자분리막 패턴(106a)에 의해 상기 트렌치 내에 생성되는 제1 보조 트렌치(107)의 저면에 형성되어 상기 제1 보조 트렌치(107)를 부분적으로 채우는 제2 소자분리막 패턴(108)이 구비된다. 구체적으로, 상기 제2 소자분리막 패턴(108)은 실리콘 질화물 또는 도핑되지 않은 폴리실리콘으로 형성될 수 있다. 그리고, 상기 제2 소자분리막 패턴(108)은 증착 시에 스텝커버러지 특성이 양호한 저압 화학 기상 증착 공정을 통해 형성되는 것이 바람직하다.
상기 제2 소자분리막 패턴(108)에 의해 상기 트렌치 내에 생성되는 제2 보조 트렌치를 완전히 채우는 제3 소자분리막 패턴(110a)이 구비된다. 상기 제3 소자분리막 패턴(110a)은 실리콘 산화막으로 형성될 수 있다. 상기 제3 소자분리막 패턴(110a)으로 사용할 수 있는 실리콘 산화막의 예로서는 HDP 산화막, 열산화막, TEOS막 및 USG막 등을 들 수 있다.
이하, 실시예 1의 트렌치 소자분리 구조물을 형성하는 방법에 대하여 설명하기로 한다.
도 2 내지 도 5는 도 1에 도시된 소자분리 구조물의 형성 방법을 나타내는 단면도들이다.
도 2를 참조하면, 기판(100)상에 소자분리 영역을 선택적으로 노출시키는 하드 마스크 패턴(102)을 형성한다. 상기 하드 마스크 패턴(102)은 실리콘 질화막을 증착하고, 이를 패터닝함으로서 형성할 수 있다.
상기 하드 마스크 패턴(102)을 식각 마스크로 사용하여 기판(100)을 부분적으로 식각함으로서 소자분리를 위한 트렌치(104)를 형성한다. 이 때, 좁은 면적에서 소자분리 능력이 우수한 소자분리 구조물을 형성하기 위해서, 상기 트렌치(104)의 상부폭은 좁아지고 있고 트렌치(104)의 깊이는 더욱 깊어지고 있다. 이로 인해, 상기 트렌치(104)의 측벽 경사도 수직에 가깝게 형성되고 있다. 구체적으로, 상기 트렌치(104)는 측벽 경사(R)가 80°내지 90°가 되도록 형성한다.
상기 트렌치(104)의 측벽, 저면 및 하드 마스크 패턴(102)의 표면 상에 연속적으로 실리콘 산화물과 같은 절연 물질을 증착시켜 제1 소자분리막(106)을 형성한다. 구체적으로, 상기 제1 소자분리막(106)은 HDP 산화막, 열산화막, TEOS막 또는 USG막으로 형성할 수 있다. 이 중에서 가장 바람직하게는, 높은 종횡비를 갖는 트렌치(104) 내부를 보이드 없이 매립할 수 있고 스텝커버러지 특성이 양호한 USG(undoped silicate glass)막으로 상기 제1 소자분리막(106)을 형성한다. 상기 제1 소자분리막(106)을 형성함으로서, 상기 트렌치(104) 내부에 상기 트렌치(104)에 비해 좁은 폭을 갖는 제1 보조 트렌치(107)가 생성된다.
도 3을 참조하면, 상기 제1 보조 트렌치(107)의 저면에 상기 제1 보조 트렌치(107)를 부분적으로 채우도록, 상기 제1 소자분리막(106)과 다른 식각 선택비를 갖는 물질을 증착시켜 제2 소자분리막 패턴(108)을 형성한다. 상기 제2 소자분리막 패턴(108)의 상부면은 적어도 상기 기판(100)의 상부면에 비해 낮게되도록 형성하여야 한다. 상기 제2 소자 분리막 패턴(108)에 의해 상기 트렌치(104) 내에는 상기 제2 보조 트렌치(109)가 생성된다.
상기 제2 소자분리막 패턴(108)을 형성하는 방법에 대해 좀 더 구체적으로 설명한다.
우선, 상기 제1 보조 트렌치(107) 내부를 완전히 채우도록 제2 소자분리막(도시안됨)을 형성한다. 상기 제2 소자분리막은 상기 제1 소자분리막(106)과 다른 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 구체적으로, 상기 제2 소자분리막은 실리콘 질화물 또는 도핑되지 않은 폴리실리콘을 증착시켜 형성할 수 있다. 또한, 상기 증착 공정은 저압 화학 기상 증착 공정(LP-CVD)인 것이 바람직하다.
다음에, 상기 하드 마스크 패턴(102) 상부면 및 제1 보조 트렌치(107) 상부 측벽에 위치하는 제1 소자분리막(106)이 노출되도록 상기 제2 소자분리막의 일부분을 선택적으로 식각함으로서, 제2 소자분리막 패턴(108)을 형성한다. 상기 선택적 식각은 전면 이방성 식각 공정에 의해 수행될 수 있다.
상기 식각 공정을 수행할 시에 상기 하드 마스크 패턴(102)의 상부면 및 트렌치(104) 상부 측벽에 노출되는 제1 소자분리막(106)은 거의 식각되지 않는다. 그리고, 상기 제2 소자분리막의 중심부에 보이드가 발생되어 있다 하더라도 상기 식각 공정을 수행함으로서 상기 보이드가 노출된다. 그러므로, 상기 보이드 부위에는 후속 공정에 의해 절연 물질이 채워질 수 있어서, 상기 보이드에 의한 반도체 장치의 불량이 초래되지 않는다.
한편, 상기 제2 소자분리막 패턴(108)이 후속 공정을 통해 소자분리 영역의 상부면에 노출되는 경우에는 이들이 파티클로 작용하는 등의 문제가 발생된다. 그러므로, 후속 공정에서 상기 제2 소자분리막 패턴(108)이 소자분리영역 표면에 노출되지 않도록 상기 제2 소자분리막 패턴(108)을 충분히 덮는 제3 소자분리막 패턴을 형성하여야 한다. 상기 트렌치의 충전물로서 상기 제3 소자분리막 패턴을 형성하기 위해서는 상기 제2 소자분리막 패턴(108)의 상부면이 적어도 상기 기판(100)의 상부면에 비해 낮게되도록 형성되어 하여야 한다.
또한, 상기 제2 소자분리막 패턴(108) 상에 형성되는 제3 소자분리막 패턴(110a, 도 5)이 후속 공정에 의해 불가피하게 리세스되는 경우 상기 제2 소자분리막 패턴(108)이 쉽게 소자분리 영역의 상부면에 노출될 수 있다. 그러므로, 상기 제3 소자분리막 패턴(110a)이 리세스되더라도 최종적으로 형성되는 상기 제2 소자분리막 패턴(108)이 노출되지 않도록 하기 위하여, 상기 제2 소자분리막 패턴(108)은 상기 제3 소자분리막 패턴의 리세스 마진보다 더 낮은 상부면을 갖도록 형성하는 것이 더 바람직하다.
예를 들어, 후속 공정을 수행하면서 통상적으로 상기 제3 소자분리막 패턴(110a)이 기판 표면으로부터 약 1000Å 정도 리세스되는 경우에는, 상기 제2 소자분리막 패턴(108)의 상부면이 상기 기판(100) 표면으로부터 1000Å보다 더 낮게 위치하는 것이 바람직하다.
도 4를 참조하면, 상기 제2 소자분리막 패턴(108) 상에 상기 제2 보조 트렌치(109)를 완전히 채우도록 제3 소자분리막(110)을 형성한다. 상기 제3 소자분리막(110)은 실리콘 산화물을 증착시켜 형성할 수 있다. 구체적으로, 상기 제3 소자분리막(110)은 HDP 산화막, 열산화막, TEOS막 또는 USG막으로 형성할 수 있다.
도 5를 참조하면, 상기 하드 마스크 패턴(102)이 노출되도록 상기 제3 소자분리막(110) 및 제1 소자분리막(106)을 연마함으로서, 상기 트렌치(104) 내부에 제1 소자분리막 패턴(106a), 제2 소자분리막 패턴(108) 및 제3 소자분리막 패턴(110a)을 형성한다. 상기 연마는 화학 기계적 연마 공정에 의해 달성될 수 있다.
이 후에, 상기 하드 마스크 패턴(102)을 제거함으로서 도 1에 도시된 것과 같이 트렌치 소자분리 구조물을 형성한다.
상기 공정에 의하면, 측벽이 수직 프로파일을 갖는 트렌치에 보이드를 발생시키지 않으면서 소자분리용 충전물을 채워넣을 수 있다. 이로 인해, 반도체 장치의 소자분리 특성을 향상시킬 수 있으며 반도체 장치의 동작 불량도 감소시킬 수 있다.
실시예 2
도 6은 본 발명의 실시예 2에 따른 디램 장치에 적용되는 트렌치 소자분리 구조물을 나타내는 단면도이다. 도 7은 본 발명의 실시예 2에 따른 디램 장치의 소자분리 영역 및 액티브 영역을 나타내는 평면도이다.
도 6에서 A 부분은 도 7의 I_I'를 절단하여 보여지는 단면도이고, B 부분은 도 7의 II_II'를 절단하여 보여지는 단면도이다.
도 6 및 7을 참조하면, 기판(200)에 제1 종횡비(b/a)를 갖는 제1 트렌치(206) 및 상기 제1 종횡비보다 높은 제2 종횡비(c/d)를 갖는 제2 트렌치(208)가 형성된다. 구체적으로, 상기 제2 종횡비는 상기 제1 종횡비보다 적어도 1.3배 높다. 또한, 상기 제2 종횡비는 3 이상이다.
상기 제1 및 제2 트렌치(206, 208)는 서로 연통된 형상을 가질 수 있다. 또한, 상기 제1 및 제2 트렌치(206, 208)의 깊이는 실질적으로 동일하다.
본 실시예에서는 비트 라인과 접속하는 콘택이 형성될 영역들 사이의 소자분리 영역에는 제1 트렌치(206)가 형성되고, 커패시터와 접속하는 콘택 형성 영역들 사이의 소자분리 영역에는 상대적으로 높은 종횡비를 갖는 제2 트렌치(208)가 형성된다.
반도체 장치의 고집적화에 따라, 소자 분리용 트렌치의 종횡비가 높아지고 트렌치의 상부 폭이 좁아지기 때문에, 트렌치의 깊이를 충분하게 확보하기 위하여 트렌치의 측벽 경사는 수직에 가까워지게 된다. 특히, 최근의 리세스된 트랜지스터를 채용한 디램 장치에서 실리콘 펜스가 형성되지 않는 게이트 홈을 형성하기 위해서는, 상기 소자 분리용 트렌치의 측벽 경사가 수직에 가깝게 형성되어야 한다. 그러므로, 상기 제1 및 제2 트렌치(206, 208)의 측벽 경사는 80°내지 90°인 것이 바람직하다.
상기 제1 및 제2 트렌치(206, 208)의 측벽 및 저면에는 내벽 산화막(도시하지 않음)이 더 구비될 수 있다. 또한, 상기 내벽 산화막 상에는 상기 제1 및 제2 트렌치(206, 208) 내에 매립되는 소자분리용 충전물의 스트레스를 감소시키고 불순물 이온들이 소자분리 영역으로 확산되는 것을 방지하기 위한 질화막 라이너(도시하지 않음)가 더 구비될 수 있다.
상기 제1 트렌치(206)의 측벽 및 저면에 연속적으로 형성되고 실리콘 산화물로 이루어지는 제1 소자분리막 패턴(210a)이 구비된다. 구체적으로, 상기 제1 소자분리막 패턴(210a)은 HDP 산화막, 열산화막, TEOS막 및 USG막 등으로 형성될 수 있다. 이 중에서도, 상기 제1 소자분리막 패턴(210a)은 높은 종횡비를 갖는 트렌치 내부를 용이하게 매립할 수 있는 USG막으로 형성되는 것이 가장 바람직하다.
상기 제1 소자분리막 패턴(210a)에 의해 상기 제1 트렌치(206) 내에는 상기 제1 트렌치(206)보다 좁은 내부 폭을 갖는 제1 보조 트렌치(207)가 생성된다.
상기 제1 보조 트렌치(207)의 저면에 형성되어 상기 제1 보조 트렌치(207)를 부분적으로 채우도록, 상기 제1 소자분리막 패턴(210a)과 다른 식각 선택비를 갖는 물질로 이루어지는 제2 소자분리막 패턴(212a)이 구비된다. 상기 제2 소자분리막 패턴(212a)은 실리콘 질화물 또는 도핑되지 않은 폴리실리콘으로 형성될 수 있다.
상기 제2 소자분리막 패턴(212a)에 의해 상기 트렌치 내에 생성되는 제2 보조 트렌치(209)를 완전히 채우는 제3 소자분리막 패턴(214a)이 구비된다. 상기 제3 소자분리막 패턴(214a)은 실리콘 산화물로 형성된다. 예를 들어, 상기 제3 소자분리막 패턴(214a)은 HDP 산화막, 열산화막, TEOS막 및 USG막 등으로 형성될 수 있다.
도시된 바와 같이, 상기 제1 트렌치(206) 내부를 채우는 제1 트렌치 충전물은 제1 소자분리막 패턴(210a), 상기 제1 소자분리막 패턴(210a)과 다른 식각 선택비를 갖는 제2 소자분리막 패턴(212a) 및 제3 소자분리막 패턴(214a)이 적층된 구조를 갖는다.
한편, 상기 제2 트렌치(208)에는 실리콘 산화물로 이루어지는 제4 소자분리막 패턴(210b)이 구비된다. 상기 제4 소자분리막 패턴(210b)은 상기 제1 소자분리막 패턴(210a)과 동일한 물질로 이루어진다. 도시된 바와 같이, 상기 제2 트렌치(208) 내부를 채우는 제2 트렌치 충전물은 적층 구조를 가지지 않고 단일 물질로 이루어진다.
이하, 실시예 2의 트렌치 소자 분리 구조물을 형성하는 방법에 대하여 설명하기로 한다.
도 8 내지 도 13은 도 6에 도시된 트렌치 소자분리 구조물의 형성 방법을 나타내는 단면도들이다.
도 8을 참조하면, 기판(200) 상에 버퍼 산화막(도시되지 않음) 및 하드 마스 크용 실리콘 질화막(도시되지 않음)을 형성한다. 상기 버퍼 산화막은 상기 기판을 열산화시켜 형성할 수 있다. 상기 버퍼 산화막은 이 후에 형성되는 실리콘 질화막이 기판(200)과 직접적으로 접촉할 때 발생되는 스트레스를 감소시키기 위하여 형성된다. 상기 실리콘 질화막은 저압 화학 기상 증착(low pressure chemical vapor deposition : LPCVD) 공정에 의해 형성될 수 있다.
상기 실리콘 질화막 및 버퍼 산화막을 부분적으로 식각함으로서, 버퍼 산화막 패턴(202) 및 하드 마스크 패턴(204)을 형성한다. 상기 하드 마스크 패턴(204)에 의해 소자분리 영역이 선택적으로 노출된다.
상기 하드 마스크 패턴(204)을 식각 마스크로 이용하여 상기 노출된 기판(200)을 부분적으로 식각함으로서 제1 종횡비를 갖는 제1 트렌치(206) 및 상기 제1 종횡비 보다 높은 제2 종횡비를 갖는 제2 트렌치(208)를 각각 형성한다. 구체적으로, 상기 제2 종횡비는 상기 제1 종횡비보다 적어도 1.3배 높게 되도록 한다. 또한 상기 제2 종횡비는 3이상이 되도록 한다.
상기 제1 및 제2 트렌치(206, 208)는 서로 연통된 형상을 가질 수 있다. 또한, 상기 제1 및 제2 트렌치(206, 208)의 깊이는 실질적으로 동일한 것이 바람직하다.
본 실시예에서는, 후속 공정을 통해 액티브 영역(201) 내에 리세스된 트랜지스터가 형성될 수 있다. 상기 리세스된 트랜지스터의 게이트 홈을 형성할 시에 상기 게이트 홈 측벽에 실리콘 펜스가 형성되지 않도록 하기 위해서는, 상기 액티브 영역(201)을 정의하는 소자분리 구조물의 측벽 경사가 수직에 가까운 것이 바람직 하다. 그러므로, 상기 제1 및 제2 트렌치(206, 208)의 측벽 경사(R1)가 80°내지 90°이 되도록 상기 식각 공정을 수행하는 것이 바람직하다.
상기 제1 및 제2 트렌치(206, 208)를 형성하기 위하여, 플라즈마를 수반하는 건식 식각 공정이 수행되어야 한다. 때문에, 상기 식각 공정에 의해 형성되는 제1 및 제2 트렌치(206, 208)의 표면에는 상기 플라즈마에 의한 데미지가 발생된다. 상기 플라즈마 데미지의 큐어링(curing)을 위해, 상기 제1 및 제2 트렌치(206, 208) 측벽 및 저면을 열산화시켜 30 내지 150Å 정도의 얇은 두께의 트렌치 내벽 산화막(도시하지 않음)을 형성한다.
이어서, 상기 내벽 산화막 및 하드 마스크 패턴(204) 표면 상에 30 내지 300Å의 얇을 두께로 질화막 라이너(도시되지 않음)를 형성한다. 상기 질화막 라이너는 이후 공정에 의해 상기 제1 및 제2 트렌치(206, 208)의 충전물로 사용되는 실리콘 산화막의 스트레스를 감소시키고, 불순물 이온들이 소자분리 영역 내로 침투하는 것을 방지하기 위해 형성된다.
도 9를 참조하면, 상기 제2 트렌치(208)는 완전히 채워지면서, 상기 제1 트렌치(206)의 측벽, 저면 및 하드 마스크 패턴(204)의 표면 상에 연속적으로 제1 소자분리막(210)을 증착한다.
상기 제1 소자분리막(210)은 높은 종횡비를 갖는 제2 트렌치(208) 내부를 보이드 없이 매립할 수 있는 증착 특성을 갖는 실리콘 산화막으로 형성하는 것이 바람직하다. 구체적으로, 상기 제1 소자분리막(210)은 HDP 산화막, 열산화막, TEOS막 또는 USG(undoped silicate glass)막으로 형성할 수 있으며, 상기 박막들 중에서 USG막으로 형성하는 것이 가장 바람직하다.
상기 제1 소자분리막(210)을 사용하여 상대적으로 낮은 종횡비를 갖는 제1 트렌치(206) 내부까지 완전히 매립하는 경우에는 오버행(overhang)에 의한 보이드가 발생되기 쉽다. 그러므로, 상기 제1 소자분리막(210)은 상기 제1 트렌치(206) 내부를 완전히 채우지 않도록 하면서 상기 제1 트렌치(206)의 측벽, 저면 및 하드 마스크 패턴(204)표면 상에 형성되어야 한다.
상기 제1 트렌치(206)에 형성된 제1 소자분리막(210)에 의해, 상기 제1 트렌치(206) 내부에는 상기 제1 트렌치(206)에 비해 좁은 개구 폭을 갖는 제1 보조 트렌치(207)가 생성된다.
도 10을 참조하면, 상기 제1 소자분리막(210) 상에 상기 제1 보조 트렌치(207)를 완전히 채우도록 제2 소자분리막(212)을 형성한다. 상기 제2 소자분리막(212)은 상기 제1 소자분리막(210)과 다른 식각 선택비를 갖는 물질을 사용하여 형성하여야 한다. 구체적으로, 상기 제2 소자분리막(212)은 실리콘 질화물 또는 도핑되지 않은 폴리실리콘을 증착시켜 형성할 수 있다. 또한, 상기 제2 소자분리막(212)은 스텝 커버러지 특성이 양호한 저압 화학 증착 공정에 의해 형성되는 것이 바람직하다.
도 11을 참조하면, 상기 하드 마스크 패턴(204) 상부면, 제2 트렌치(208) 및 제1 트렌치(206) 상부 측벽에 위치하는 제1 소자분리막(210)이 노출되도록 상기 제2 소자분리막(212)의 일부분을 선택적으로 식각함으로서 제2 소자분리막 패턴(212a)을 형성한다. 이 때, 상기 제2 소자분리막 패턴(212a)의 상부면은 적어도 상 기 기판 표면보다는 낮게 위치하여야 한다.
상기 제2 소자분리막 패턴(212a)에 의해 상기 제1 트렌치(206) 내부에는 제2 보조 트렌치(209)가 생성된다.
상기 선택적 식각은 전면 이방성 식각 공정으로 수행할 수 있다. 상기 식각 공정은 상기 제1 소자분리막(212)과의 식각 선택비가 높은 조건 하에서 수행하는 것이 바람직하다.
상기 제2 소자분리막(212)을 선택적으로 식각하면, 상기 하드 마스크 패턴(204)의 상부면 및 상기 제2 트렌치(208) 내부에 형성되어 있는 제1 소자분리막(210)이 먼저 노출된다. 계속하여, 상기 제1 트렌치(206) 내부에 형성된 제2 소자분리막(212)의 일부가 제거된다. 상기 식각 공정은 상기 제1 소자분리막(210)과의 식각 선택비가 높은 조건 하에서 수행되므로, 상기 제1 트렌치(206) 내부의 제2 소자분리막(212)을 제거할 때 이미 노출되어 있는 상기 제1 소자분리막(210)이 거의 제거되지 않는다.
도시된 것과 같이, 상기 제2 소자분리막 패턴(212a)은 종래에 보이드가 빈번하게 형성되었던 제1 트렌치(206)의 중심 부위에 형성된다. 때문에, 상기 제1 트렌치(206) 내부에 충전되는 충전물 내에 보이드가 생성되는 것을 최소화할 수 있다.
한편, 상기 제2 소자분리막 패턴(212a)이 후속 공정을 통해 소자분리 영역의 상부면에 노출되는 경우에는 이들이 파티클로 작용하거나 동작 불량을 야기하는 등의 문제가 발생된다. 특히, 상기 제2 소자분리막 패턴(212a) 상에 형성되는 제3 소자분리막 패턴(214a, 도 12)이 후속 공정에 의해 불가피하게 리세스되는 경우에 상 기 제2 소자분리막 패턴(212a)이 쉽게 소자분리 영역의 상부면에 노출될 수 있다. 그러므로, 상기 제3 소자분리막 패턴(214a)이 리세스되더라도 최종적으로 형성되는 상기 제2 소자분리막 패턴(212a)이 소자분리 영역의 상부면에 노출되지 않도록 하기 위하여, 상기 제2 소자분리막 패턴(212a)은 상기 제3 소자분리막 패턴(214a)의 리세스 마진보다 더 낮은 상부면을 갖도록 형성하는 것이 바람직하다.
도 12를 참조하면, 상기 제1 소자분리막(210) 및 제2 소자분리막 패턴(212a) 상에 상기 제2 보조 트렌치(209)를 완전히 채우도록 제3 소자분리막(214)을 형성한다. 상기 제3 소자분리막(214)은 실리콘 산화물을 증착시켜 형성할 수 있다. 구체적으로, 상기 제3 소자분리막(214)은 HDP 산화막, 열산화막, TEOS막 또는 USG막으로 형성할 수 있다. 상기 제3 소자분리막(214)은 치밀한 막질 및 우수한 절연 특성을 갖는 HDP 산화막으로 형성하는 것이 가장 바람직하다.
도 13을 참조하면, 상기 하드 마스크 패턴(204)이 노출되도록 상기 제3 소자분리막(214) 및 제1 소자분리막(210)을 연마함으로서, 상기 제1 트렌치(206) 내부에는 제1 소자분리막 패턴(210a), 제2 소자분리막 패턴(212a) 및 제3 소자분리막 패턴(214a)이 적층된 제1 충전물(220)을 형성하고, 상기 제2 트렌치(208) 내부에는 제4 소자분리막 패턴(210b)으로 이루어지는 제2 충전물을 형성한다. 여기서, 상기 제1 및 4 소자분리막 패턴(210a, 210b)은 제1 소자분리막(210)으로부터 획득되는 것이므로 동일한 절연 물질로 이루어진다. 상기 연마는 화학 기계적 연마 공정으로 수행될 수 있다.
이 후에, 상기 하드 마스크 패턴(204)을 제거함으로서, 도 7에 도시된 것과 같이 트렌치 소자 분리 구조물을 완성한다.
도시하지는 않았지만, 상기 액티브 영역의 일 부분을 식각함으로서 트랜지스터의 게이트 전극이 형성되는 게이트 홈을 형성한다. 상기 소자분리막 구조물의 측벽이 수직에 가까우므로 상기 게이트 홈의 측벽에 실리콘 펜스가 형성되는 것을 최소화할 수 있다.
상기 게이트 홈을 형성하기 위한 하드 마스크 패턴 형성, 식각 및 세정 공정 등을 수행하는 동안 상기 소자분리 영역에 노출되는 제3 소자분리막 패턴도 일부 리세스 될 수 있다. 그러나, 상기 제2 소자분리막 패턴이 상기 제3 소자분리막 패턴의 리세스 마진보다 낮은 상부면을 가지므로 상기 제2 소자분리막이 소자분리 영역 상에 노출되지는 않는다.
상기 공정에 의하면, 서로 다른 종횡비를 갖는 트렌치 내부에 보이드를 발생시키지 않으면서 소자분리용 충전물을 매립시킬 수 있다. 또한, 상기 트렌치의 측벽이 수직 프로파일을 갖는 경우에도 보이드를 발생시키지 않으면서 소자분리용 충전물을 채워넣을 수 있다.
상술한 바와 같이 본 발명에 의하면, 트렌치 내부에 보이드를 발생시키지 않으면서 소자분리용 충전물을 매립시킬 수 있다. 이로 인해, 반도체 장치의 소자분리 특성을 향상시킬 수 있으며 반도체 장치의 동작 불량을 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (30)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판 상에 형성된 하드 마스크 패턴을 이용하여 상기 기판을 부분적으로 식각함으로서 트렌치를 형성하는 단계;
    상기 트렌치의 측벽, 저면 및 하드 마스크 패턴 표면 상에 연속적으로 제1 소자분리막을 형성하는 단계;
    상기 제1 소자분리막에 의해 상기 트렌치 내에 생성되는 제1 보조 트렌치의 저면에 상기 제1 보조 트렌치를 부분적으로 채우도록, 상기 제1 소자분리막과 다른 식각 선택비를 갖는 물질을 증착시켜 제2 소자분리막 패턴을 형성하는 단계;
    상기 제2 소자분리막 패턴에 의해 상기 트렌치 내에 생성되는 제2 보조 트렌치를 완전히 채우도록 제3 소자분리막을 형성하는 단계;
    상기 하드 마스크 패턴이 노출되도록 상기 제3 소자분리막 및 제1 소자분리막을 연마함으로서, 상기 트렌치 내부에 제1 소자분리막 패턴, 제2 소자분리막 패턴 및 제3 소자분리막 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 구조물 형성 방법.
  7. 제6항에 있어서, 상기 트렌치는 측벽 경사가 80°내지 90°가 되도록 형성하 는 것을 특징으로 하는 트렌치 소자분리 구조물 형성 방법.
  8. 제6항에 있어서, 상기 제1 소자분리막은 HDP(high density plasma) 산화물, 열산화물, TEOS(tetraethyloxysilane) 또는 USG(undoped silicate glass)로 이루어지는 것을 특징으로 하는 트렌치 소자분리 구조물 형성 방법.
  9. 제6항에 있어서, 상기 제2 소자분리막 패턴을 형성하는 단계는,
    상기 제1 보조 트렌치 내부를 완전히 채우도록 제2 소자분리막을 형성하는 단계; 및
    상기 하드 마스크 상부면 및 제1 보조 트렌치 상부 측벽에 위치하는 제1 소자분리막이 노출되도록 상기 제2 소자분리막의 일부분을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 구조물의 형성 방법.
  10. 제9항에 있어서, 상기 식각은 전면 이방성 식각 공정에 의해 수행하는 것을 특징으로 하는 트렌치 소자분리 구조물의 형성 방법.
  11. 제9항에 있어서, 상기 제2 소자분리막은 실리콘 질화물 또는 도핑되지 않은 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 트렌치 소자분리 구조물의 형성 방법.
  12. 제9항에 있어서, 상기 제2 소자분리막은 저압 화학 기상 증착 공정을 수행함으로서 형성되는 것을 특징으로 하는 트렌치 소자분리 구조물의 형성 방법.
  13. 제6항에 있어서, 상기 제3 소자분리막 패턴이 리세스되더라도 상기 제2 소자분리막 패턴의 상부면이 노출되지 않도록, 상기 제2 소자분리막 패턴은 상기 제3 소자분리막 패턴의 리세스 마진보다 더 낮은 상부면을 갖도록 형성하는 것을 특징으로 하는 트렌치 소자분리 구조물의 형성 방법.
  14. 제6항에 있어서, 상기 제3 소자분리막은 실리콘 산화물을 증착시켜 형성하는 것을 특징으로 하는 트렌치 소자분리 구조물의 형성 방법.
  15. 기판에 형성되고, 제1 종횡비를 갖는 제1 트렌치 및 상기 제1 종횡비 보다 높은 제2 종횡비를 갖는 제2 트렌치를 포함하는 트렌치 구조물;
    상기 제1 트렌치의 측벽 및 저면에 연속적으로 형성되는 제1 소자분리막 패턴, 상기 제1 소자분리막 패턴과 다른 식각 선택비를 갖는 물질로 이루어지고 상기 제1 소자분리막 패턴에 의해 상기 제1 트렌치 내에 생성되는 제1 보조 트렌치의 저면에 형성되어 상기 제1 보조 트렌치를 부분적으로 채우는 제2 소자분리막 패턴 및 상기 제2 소자분리막 패턴에 의해 상기 제1 트렌치 내에 생성되는 제2 보조 트렌치를 완전히 채우는 제3 소자분리막 패턴을 포함하는 제1 트렌치 충전 구조물; 및
    상기 제2 트렌치를 완전히 채우고 제4 소자분리막 패턴으로 이루어지는 제2 트렌치 충전 구조물을 포함하는 것을 특징으로 하는 트렌치 소자분리 구조물.
  16. 제15항에 있어서, 상기 제1 및 제2 트렌치 측벽 경사가 80°내지 90°인 것을 특징으로 하는 트렌치 소자분리 구조물.
  17. 제15항에 있어서, 상기 제1 소자분리막 패턴은 HDP(high density plasma) 산화물, 열산화물, TEOS(tetraethyloxysilane) 또는 USG(undoped silicate glass)로 형성되는 것을 특징으로 하는 트렌치 소자분리 구조물.
  18. 제15항에 있어서, 상기 제1 소자분리막 패턴 및 제4 소자분리막 패턴은 동일한 물질로 이루어지는 것을 특징으로 하는 트렌치 소자분리 구조물.
  19. 제15항에 있어서, 상기 제2 소자분리막 패턴은 실리콘 질화물 또는 도핑되지 않은 폴리실리콘으로 형성되는 것을 특징으로 하는 트렌치 소자분리 구조물
  20. 제15항에 있어서, 상기 제3 소자분리막 패턴은 실리콘 산화물로 형성되는 것을 특징으로 하는 트렌치 소자분리 구조물.
  21. 제15항에 있어서, 상기 제1 및 제2 트렌치는 서로 연통된 것을 특징으로 하는 트렌치 소자분리 구조물.
  22. 기판 상에 형성된 하드 마스크 패턴을 이용하여 상기 기판을 부분적으로 식각함으로서 제1 종횡비를 갖는 제1 트렌치 및 상기 제1 종횡비 보다 높은 제2 종횡비를 갖는 제2 트렌치를 포함하는 트렌치 구조를 형성하는 단계;
    상기 제2 트렌치는 완전히 채워지면서, 상기 제1 트렌치의 측벽, 저면 및 하드 마스크 패턴 표면 상에 연속적으로 제1 소자분리막을 형성하는 단계;
    상기 제1 소자분리막에 의해 상기 제1 트렌치 내에 생성되는 제1 보조 트렌치의 저면에 상기 제1 보조 트렌치를 부분적으로 채우도록 상기 제1 소자분리막과 다른 식각 선택비를 갖는 물질을 증착시킴으로서 제2 소자분리막 패턴을 형성하는 단계;
    상기 제2 소자분리막 패턴에 의해 상기 제1 트렌치 내부에 생성되는 제2 보조 트렌치를 완전히 채우는 제3 소자분리막을 형성하는 단계;
    상기 하드 마스크 패턴이 노출되도록 상기 제3 소자분리막 및 제1 소자분리막을 연마함으로서, 상기 제1 트렌치에 제1 충전 구조물 및 상기 제2 트렌치에 제2 트렌치 충전 구조물을 형성하는 단계; 및
    상기 하드 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 구조물 형성 방법.
  23. 제22항에 있어서, 상기 제1 및 제2 트렌치는 측벽 경사가 80°내지 90°가 되도록 형성하는 것을 특징으로 하는 트렌치 소자분리 구조물 형성 방법.
  24. 제22항에 있어서, 상기 제1 소자분리막은 HDP(high density plasma) 산화물, 열산화물, TEOS(tetraethyloxysilane) 또는 USG(undoped silicate glass)로 이루어지는 것을 특징으로 하는 트렌치 소자분리 구조물 형성 방법.
  25. 제22항에 있어서, 상기 제2 소자분리막 패턴을 형성하는 단계는,
    상기 제1 보조 트렌치 내부를 완전히 채우도록 제2 소자분리막을 형성하는 단계; 및
    상기 하드 마스크 상부면 및 제1 보조 트렌치 상부 측벽에 위치하는 제1 소자분리막이 노출되도록 상기 제2 소자분리막의 일부분을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 구조물의 형성 방법.
  26. 제25항에 있어서, 상기 식각 공정은 전면 이방성 식각 공정인 것을 특징으로 하는 트렌치 소자분리 구조물의 형성 방법.
  27. 제25항에 있어서, 상기 제2 소자분리막은 실리콘 질화물 또는 도핑되지 않은 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 트렌치 소자분리 구조물의 형성 방법.
  28. 제25항에 있어서, 상기 제2 소자분리막은 저압 화학 기상 증착 공정에 의해 형성되는 것을 특징으로 하는 트렌치 소자분리 구조물의 형성 방법.
  29. 제22항에 있어서, 상기 제3 소자분리막은 실리콘 산화물을 증착시켜 형성하는 것을 특징으로 하는 트렌치 소자분리 구조물의 형성 방법.
  30. 제22항에 있어서, 상기 제3 소자분리막 패턴이 리세스되더라도 상기 제2 소자분리막 패턴의 상부면이 노출되지 않도록, 상기 제2 소자분리막 패턴은 상기 제3 소자분리막 패턴의 리세스 마진보다 더 낮은 상부면을 갖도록 형성하는 것을 특징으로 하는 트렌치 소자분리 구조물의 형성 방법.
KR1020050044870A 2005-05-27 2005-05-27 트렌치 소자분리 구조물 및 이의 형성 방법 KR100660030B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050044870A KR100660030B1 (ko) 2005-05-27 2005-05-27 트렌치 소자분리 구조물 및 이의 형성 방법
US11/434,145 US20060270183A1 (en) 2005-05-27 2006-05-16 Isolation structure and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050044870A KR100660030B1 (ko) 2005-05-27 2005-05-27 트렌치 소자분리 구조물 및 이의 형성 방법

Publications (2)

Publication Number Publication Date
KR20060122414A KR20060122414A (ko) 2006-11-30
KR100660030B1 true KR100660030B1 (ko) 2006-12-20

Family

ID=37463999

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050044870A KR100660030B1 (ko) 2005-05-27 2005-05-27 트렌치 소자분리 구조물 및 이의 형성 방법

Country Status (2)

Country Link
US (1) US20060270183A1 (ko)
KR (1) KR100660030B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008004881A (ja) * 2006-06-26 2008-01-10 Oki Electric Ind Co Ltd 素子分離構造部の製造方法
KR100894101B1 (ko) * 2007-09-07 2009-04-20 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100899393B1 (ko) * 2007-09-07 2009-05-27 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US8399363B1 (en) 2011-02-28 2013-03-19 Samsung Electronics Co., Ltd. Methods of forming oxide-filled trenches in substrates using multiple-temperature oxide deposition techniques
KR20130087929A (ko) 2012-01-30 2013-08-07 에스케이하이닉스 주식회사 트랜치 소자분리층을 갖는 반도체소자 및 그 제조방법
KR101983309B1 (ko) * 2012-10-26 2019-05-29 삼성전자주식회사 메모리 소자 및 이의 제조방법
KR20180068229A (ko) * 2016-12-13 2018-06-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010038607A (ko) * 1999-10-26 2001-05-15 윤종용 반도체장치를 위한 필드 분리방법
JP2002203896A (ja) * 2000-11-27 2002-07-19 Chartered Semiconductor Manufacturing Inc エアギャップを有するｓｔｉ構造体の製造方法
KR20030006425A (ko) * 2001-07-12 2003-01-23 주식회사 하이닉스반도체 반도체장치의 소자격리영역 및 그의 형성방법
KR20050013824A (ko) * 2003-07-29 2005-02-05 삼성전자주식회사 얕은 트렌치 소자 분리 구조의 제조 방법 및 얕은 트렌치소자 분리 구조를 포함하는 미세 전자 소자

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100354439B1 (ko) * 2000-12-08 2002-09-28 삼성전자 주식회사 트렌치 소자 분리막 형성 방법
KR100532503B1 (ko) * 2004-02-03 2005-11-30 삼성전자주식회사 쉘로우 트렌치 소자 분리막의 형성 방법
US7332409B2 (en) * 2004-06-11 2008-02-19 Samsung Electronics Co., Ltd. Methods of forming trench isolation layers using high density plasma chemical vapor deposition

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010038607A (ko) * 1999-10-26 2001-05-15 윤종용 반도체장치를 위한 필드 분리방법
JP2002203896A (ja) * 2000-11-27 2002-07-19 Chartered Semiconductor Manufacturing Inc エアギャップを有するｓｔｉ構造体の製造方法
KR20030006425A (ko) * 2001-07-12 2003-01-23 주식회사 하이닉스반도체 반도체장치의 소자격리영역 및 그의 형성방법
KR20050013824A (ko) * 2003-07-29 2005-02-05 삼성전자주식회사 얕은 트렌치 소자 분리 구조의 제조 방법 및 얕은 트렌치소자 분리 구조를 포함하는 미세 전자 소자

Also Published As

Publication number Publication date
US20060270183A1 (en) 2006-11-30
KR20060122414A (ko) 2006-11-30

Similar Documents

Publication Publication Date Title
US9799727B2 (en) Isolation trench fill using oxide liner and nitride etch back technique with dual trench depth capability
US8294236B2 (en) Semiconductor device having dual-STI and manufacturing method thereof
US7375004B2 (en) Method of making an isolation trench and resulting isolation trench
KR100660030B1 (ko) 트렌치 소자분리 구조물 및 이의 형성 방법
US8304322B2 (en) Methods of filling isolation trenches for semiconductor devices and resulting structures
US5918131A (en) Method of manufacturing a shallow trench isolation structure
US11575002B2 (en) Semiconductor device including isolation regions
US9070583B2 (en) Semiconductor device and method of fabricating the same
JP2012028805A (ja) 半導体装置の製造方法
KR20160087667A (ko) 반도체 장치 및 그 제조 방법
US6893940B2 (en) Method of manufacturing semiconductor device
KR100772722B1 (ko) 플래쉬 메모리 소자의 소자분리 방법
US20070264790A1 (en) Method of manufacturing semiconductor device
US8043932B2 (en) Method of fabricating semiconductor device
KR100555490B1 (ko) 반도체소자의 트렌치 아이솔레이션 형성 방법
KR0170728B1 (ko) 반도체장치의 소자분리구조 및 그 형성방법, 매몰 비트라인을 구비하는 디램 셀 및 그 제조방법
KR100653704B1 (ko) 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조
KR100559991B1 (ko) 반도체 장치의 소자 분리체 및 그 형성방법
KR100245090B1 (ko) 반도체 소자의 소자분리절연막 형성방법
KR20070021511A (ko) 반도체 소자의 소자분리막 형성방법
JP2006128407A (ja) 素子分離及びその製造方法並びに半導体装置及びその製造方法
KR20020045652A (ko) 반도체 소자의 쉘로우 트렌치 소자분리막 및 그 형성방법
KR20040043546A (ko) 반도체 장치 제조를 위한 갭 필 방법
KR20080060382A (ko) 반도체 소자의 제조방법
KR20050015179A (ko) 트렌치 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee