KR20040043546A - 반도체 장치 제조를 위한 갭 필 방법 - Google Patents

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Abstract

패턴 사이에 갭이 형성된 기판에 HDP CVD를 이용하여 보이드가 형성되도록 증착막으로 갭을 채우는 제1 단계, 증착막이 적층된 기판에 평탄화 식각을 실시하는 제2 단계, 증착막에 대한 등방성 식각을 실시하여 보이드 주변의 증착막을 제거하고 가로세로비가 작아진 새로운 갭을 형성하는 제3 단계, HDP CVD를 실시하여 새로운 갭을 채우는 제4 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체 장치 제조를 위한 갭 필 방법이 개시된다.
본 발명에 따르면, 반도체 장치를 제조할 때 이미 형성된 패턴 사이에 깊은 갭이 형성된 경우에도 이를 안정적으로 채워 반도체 장치의 신뢰성을 높일 수 있고, 콘택 형성시의 폴리실리콘 브리지 등에 의한 단락을 방지할 수 있다.

Description

반도체 장치 제조를 위한 갭 필 방법{Method of gap fill for semiconductor device fabrication}
본 발명은 반도체 장치 제조 방법에 관한 것으로서, 보다 상세하게는 실리콘 산화막 등을 이용하는 갭 필(gap fill) 방법에 관한 것이다.
반도체 장치의 소자 고집적화에 따라 한정된 면적에 많은 소자를 배치하고 사용하기 위해 소자나 배선의 폭이 점차 좁아진다. 또한, 소자의 입체적 형성과 배선의 다층화가 이루어진다. 이런 환경에서 반도체 장치 제조 공정에서 공정 기판 상의 단차는 커지고 좁고 깊은, 즉 가로세로비(aspect ratio)가 큰 갭(gap)을 채워야하는 경우가 많아진다.
그러나, 가로세로비가 큰 갭을 채울 때에는 갭의 하부가 다 차기 전에 갭의입구가 오버 행(over hang)에 의해 닫히고 갭 내에는 보이드가 형성되는 현상이 발생하게 된다. 반도체 장치의 물질층 내의 보이드는 자체로서 반도체 장치의 안정성을 해치는 경향이 있다. 특히. 길게 형성된 패턴들 사이에 보이드가 파이프라인처럼 존재할 경우, 후속 공정에서 콘택을 형성할 때 폴리실리콘등 콘택 플러그 형성을 위해 적층되는 도전층이 보이드를 채워 인근의 콘택 플러그들을 연결시키는 브리지(bridge)의 문제를 발생시킬 수 있다.
따라서, 고집적 반도체 장치에서 STI(shallow trench isolation)를 형성하거나 층간 절연막을 형성하는 단계에 기판의 좁은 틈새가 채워지도록 절연막을 형성하는 일은 점차 더 중요한 문제가 된다. 종래에 가로세로비가 큰 갭을 채우는 방법으로 BPSG(boro-phospho silicate glass)막을 형성하고 플로우를 실시하는 방법, SOG(spin on glass) 방식으로 막을 형성하는 방법 등이 사용되고 있다. 또한, HDP CVD(high density plasma chemical vapor deposition)를 실시하기도 한다. HDP CVD 방법을 사용할 때에는 통상 물질막 적층과 아울러 공정 중간중간에 스퍼터 에칭(sputter etching)이 이루어짐으로써 단차진 부분을 채우게 된다. 스퍼터 에칭에서는 물질막 적층이 이루어지는 공간에 아르곤이나 헬륨 가스를 넣어주고 플라즈마 형성용 고주파 전력을 높이고 핼륨이나 아르곤이 기판으로 가속되게 한다. 가속된 이들 원소의 이온들은 기판에 충돌하면서 상대적으로 오버 행 부분을 부수고 갭의 바닥 부분에 물질막이 쉽게 적층되도록 한다.
한편, 가로세로비가 점차 커지면서, 가령 가로세로비가 5 이상이 되면, 공정 설비의 제조상의 한계로 단일한 방법으로 좁은 틈을 채우는 것이 불가능해지면서 2단계 증착이라는 새로운 갭 필 방법이 사용되고 있다. 이하 도면을 참조하여 설명하면, 먼저, 도1과 같이 HDP CVD를 이용하여 증착막(17)으로 갭의 상당 부분을 채우고 보이드(19)가 형성되는 마지막 단계에서 갭의 입구가 봉쇄되기 전에 증착을 중단한다. 이어서, 도2와 같이 등방성 에칭을 통해 도1의 갭의 오버 행 부분을 이루는 부분을 포함하여 증착막 일부를 제거하여 최초 갭보다 작은 가로세로비를 가진 갭(23)이 형성되도록 한다. 다시 도3과 같이 HDP CVD를 이용하여 새로운 증착막(25)으로 최초 갭의 나머지 부분 혹은 새로 형성된 작은 가로세로비를 가진 갭(23)을 채운다.
그러나, 최근 선폭 100nm 이하의 반도체 장치를 형성하면서 소자 분리막을 형성할 트렌치나, 층간 절연막이 채워질 도전 패턴 사이 공간의 가로세로비가 극도로, 가령 가로세로비 10 정도로, 커져 HDP CVD를 이용하는 종래의 2단계 증착으로도 보이드가 없는 갭 필이 어려워지고 있다.
본 발명은 고집적화된 반도체 장치 제조를 위해 기판 상에서 가로세로비가 큰 갭을 물질막으로 채울 수 있는 갭 필 방법을 제공하는 것을 목적으로 한다.
본 발명은 또한, 효율적으로 보이드 없이 기판의 가로세로비가 큰 갭을 채울 수 있는 갭 필 방법을 제공하는 것을 목적으로 한다.
본 발명은 별도의 새로운 장비 없이 기존의 장비를 이용하면서 가로세로비가 큰 갭을 채울 수 있는 갭 필 방법을 제공하는 것을 목적으로 한다.
도1 내지 도3은 종래의 2단계 갭 필 방법의 각 단계를 나타내는 공정 단면도들이다.
도4 내지 도7은 본 발명의 일 실시예에 따른 갭 필 방법의 각 단계를 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조를 위한 갭 필 방법은 패턴 사이에 갭이 형성된 기판에 HDP CVD를 이용하여 보이드가 형성되도록 증착막으로 갭을 채우는 제1 단계, 증착막이 적층된 기판에 평탄화 식각을 실시하는 제2 단계, 증착막에 대한 등방성 식각을 실시하여 보이드 주변의 증착막을 제거하고 가로세로비가 작아진 새로운 갭을 형성하는 제3 단계, HDP CVD를 실시하여 새로운 갭을 채우는 제4 단계를 구비하여 이루어지는 것을 특징으로 한다.
본 발명에서 제1 단계의 HDP CVD는 갭 부분에 갭 높이의 4/3 정도의 두께로 증착막이 적층되는 것이 바람직하며, 보이드는 HDP CVD 과정에서 막형성의 속도와 스퍼터 에칭시의 핼륨 및 아르곤 이온을 가속시키는 전력을 조절하여 상하 공간의 길이가 작고, 갭 높이의 2/3정도 되는 부분 이상부터 시작되어 갭의 입구 부분에 걸치도록 형성되는 것이 바람직하다.
제2 단계의 평탄화 식각에서 CMP(Chemical Mechanical Polishing) 방법을 사용할 경우, HDP CVD를 통해 적층되어 패턴 위쪽에 경사각 45도로 산처럼 솟은 부분을 제거하여 평탄화를 용이하게 한다는 이점이 있다. 평탄화 식각을 실시하는 제2 단계는 갭을 형성하는 주변 패턴의 상면이 드러나면서 갭에 형성된 보이드 상부가 개방되도록 이루어지는 것이 바람직하다.
제3 단계는 주로 불산을 함유하는 BOE(buffered oxide etchant)를 식각 물질로하는 습식 식각을 통해 이루어지며, 보이드로 식각 물질이 투입되어 주변에 보이드를 형성하던 증착막 부분을 제거함으로써 보이드를 제거한다. 제3 단계를 거치면 보이드와 함께 갭의 상부를 채우는 증착막이 없어지므로 갭의 하부에만 증착막이남게 된다. 따라서, 제3 단계에서는 가로세로비가 작아진 새로운 갭을 형성하게 된다. 이때, 갭의 하부에는 증착막이 원래의 갭 깊이의 1/3이상 남도록 공정 시간을 조절하는 것이 바람직하다.
제4 단계에서 HDP CVD는 제3 단계에서 갭에 잔류된 증착막과 새로운 증착막을 합한 증착막의 두께가 원래 갭 깊이의 4/3 정도가 되어 셀 영역과 주변(periphery) 영역까지 충분히 덮도록 이루어지는 것이 바람직하다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 좀 더 상세히 설명하기로 한다.
도4내지 도7은 반도체 장치 제조에 있어서 본 발명의 각 단계에 해당하는 공정 단면도들이다.
도4의 단계를 설명하기에 앞서 그 이전에 이루어진 제조 공정을 도4를 참조하여 설명하면, 기판(1)에 MOS 트랜지스터 형성이 이루어진다. MOS 트랜지스터의 형성을 위해 소자 분리된 기판(1)에 먼저 게이트 절연막(10)이 형성되고 폴리실리콘막(11), 금속 실리사이드막(12), 실리콘 질화막(13)의 3층으로 된 게이트 라인이 형성된다. 실리콘 질화막 스페이서(15)가 게이트 라인 측면에 형성되고 도시되지 않지만 기판 이온주입을 통해 소오스/드레인이 형성된다. 게이트 라인과 게이트 라인 사이에는 콘택 패드를 형성하기 위한 작업이 필요하며, 먼저 게이트 라인과 게이트 라인 사이를 채우는 층간 절연막의 형성이 요청된다.
도4를 참조하여 설명하면, 기판의 게이트 라인들 사이에 형성된 깊은 갭을 채우기 위해 실리콘 산화막(37)을 적층하는 HDP CVD를 실시한다. CVD 과정에서 소오스 가스로 사일렌(SiH4) 가스와 산소 혹은 수증기가 공급되며, 공정실에 고밀도의 플라즈마가 인가된다. 증착 공정 중에는 수시로 핼륨과 아르곤이 공급되어 이온화된 이들 입자가 기판으로 가속되면서 물리적 충돌을 일으켜 모난 부분을 식각하는 스퍼터 에칭이 이루어진다. 따라서, 단차진 낮은 구석 부분에 더 많은 증착막이 적층될 수 있다. 그러나, 장비의 조절을 통해서도 보이드(39)가 형성되는 것을 막을 수는 없고, 단, 막증착의 속도를 조절하고, 스퍼터 에칭가 이루어지는 정도를 조절하면 보이드(39)의 상하 거리를 줄이고, 보이드(39)가 갭의 입구 부분에 형성되도록 할 수 있다. 이때 게이트 라인 위쪽에는 스퍼터 에칭이 이루어지는 HDP CVD의 특성에 따라 실리콘 산화막(37)이 경사각 45도로 산처럼 돌출되는 부분이 형성된다.
도5를 참조하면, 도4에서 HDP CVD로 형성된 실리콘 산화막(37)에 대한 CMP 작업을 실시한다. CMP에서는 슬러리를 공급하면서 러버로 기판 표면을 마찰시켜 실리콘 산화막에 대한 평탄화 식각이 이루어진다. 이때, 게이트 라인 상부를 이루는 실리콘 질화막(13)이 저지막이 되며, 도4의 단계에서 형성된 보이드(39)의 상부를 덮는 실리콘 산화막이 제거되어 평탄화된 실리콘 산화막(37')과 개방된 보이드(39')가 형성된다.
도6을 참조하면, 도5의 상태에서 실리콘 산화막에 대해 식각력을 가지는 불산을 포함하는 BOE 등의 용액을 식각 물질로 하여 습식 식각을 실시한다. 식각 용액은 개방된 보이드(39')에 채워지고 식각이 진행되면 식각의 등방성에 따라 개방된 보이드(39') 주변의 평탄화된 실리콘 산화막(37')이 제거된다. 이때, 보이드 위쪽의 좁은 입구를 형성하는 돌출된 부분은 더욱 빨리 제거된다. 결과, 게이트 라인 사이의 좁은 틈 가운데 아래쪽의 절반 정도에만 잔류 실리콘 산화막(47)이 남게 되고, 최초 갭의 잔여부는 최초 갭보다 작은 가로세로비를 가진 새로운 갭(49)을 형성한다.
도7을 참조하면, 도6의 새로운 갭(49)을 채우기 위한 HDP CVD가 실시된다. HDP CVD가 실시되는 조건은 도4의 단계에서 이루어지는 증착 과정이 동일하게 이루어질 수 있다. 이미 단차가 일부 해소된 상태이므로 보이드 없이 갭 필이 쉽게 이루어질 수 있다. 2차 실리콘 산화막(57) 증착은 갭의 잔존 실리콘 산화막(47)과 새로 증착되는 2차 실리콘 산화막(57)이 함께 이루는 두께가 최초 갭 깊이의 4/3정도가 되어 셀 영역과 주변 영역이 모두 충분히 증착된 2차 실리콘 산화막(57)으로 덮이도록 이루어진다. 이때 게이트 라인의 상면 위쪽에는 HDP CVD 특유의 산모양의 돌출부가 형성되나 이미 갭의 가로세로비가 낮추어진 상태이므로 그 크기가 작아질 수 있다.
본 발명에 따르면, 반도체 장치를 제조함에 있어서 이미 형성된 패턴 사이에 가로세로비가 큰 갭이 형성된 경우에도 이를 층간 절연막 등 물질로 용이하고 안정적으로 채울 수 있으므로 반도체 장치의 신뢰성을 높일 수 있고, 콘택 형성시의 폴리실리콘 브리지 등에 의한 단락을 방지할 수 있다. 또한, 기존의 장비를 이용하고 공정을 진행할 수 있으므로 갭 필을 위한 별도의 장비를 개발하고 운용하는 비용을줄일 수 있다.

Claims (8)

  1. 패턴 사이에 갭이 형성된 기판에 HDP CVD를 이용하여 보이드가 형성되도록 증착막으로 갭을 채우는 제1 단계,
    증착막이 적층된 기판에 평탄화 식각을 실시하는 제2 단계,
    증착막에 대한 등방성 식각을 실시하여 보이드 주변의 증착막을 제거하고 가로세로비가 작아진 새로운 갭을 형성하는 제3 단계,
    HDP CVD를 실시하여 상기 새로운 갭을 채우는 제4 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체 장치 제조를 위한 갭 필 방법.
  2. 제 1 항에 있어서,
    상기 제1 단계의 증착막을 갭 부분에 갭 높이의 4/3 정도의 두께로 형성시키는 것을 특징으로 하는 반도체 장치 제조를 위한 갭 필 방법.
  3. 제 1 항에 있어서,
    상기 보이드는 HDP CVD 과정에서 상기 갭 높이의 2/3정도 되는 부분 이상부터 시작되도록 조절하는 것을 특징으로 하는 반도체 장치 제조를 위한 갭 필 방법.
  4. 제 1 항에 있어서,
    상기 제2 단계의 평탄화 식각은 CMP(Chemical Mechanical Polishing)로 이루어지는 것을 특징으로 하는 반도체 장치 제조를 위한 갭 필 방법.
  5. 제 1 항에 있어서,
    상기 보이드는 상기 갭의 입구 부분에 걸치도록 형성되어 상기 제2 단계에서 상기 보이드 상부가 개방되는 것을 특징으로 하는 반도체 장치 제조를 위한 갭 필 방법.
  6. 제 1 항에 있어서,
    상기 제3 단계는 불산을 함유하는 BOE(buffered oxide etchant)를 식각 물질로하는 습식 식각을 통해 이루어지는 것을 특징으로 하는 반도체 장치 제조를 위한 갭 필 방법.
  7. 제 1 항에 있어서,
    상기 제3 단계는 상기 갭의 하부에 증착막이 최초 갭 깊이의 1/3이상 남도록 이루어지는 것을 특징으로 하는 반도체 장치 제조를 위한 갭 필 방법.
  8. 제 1 항에 있어서,
    상기 제3 단계에서 상기 갭에 잔류된 증착막과 상기 제4 단계에서 형성된 새로운 증착막을 합한 총 증착막의 두께가 상기 최초 갭 깊이의 4/3 정도가 되도록 이루어지는 것을 특징으로 하는 반도체 장치 제조를 위한 갭 필 방법.
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* Cited by examiner, † Cited by third party
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