KR100596277B1 - 반도체 소자 및 그의 절연막 형성 방법 - Google Patents

반도체 소자 및 그의 절연막 형성 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 소자의 절연막 형성 방법은 반도체 소자의 절연막 형성 방법에 있어서, 게이트 전극, 소스/드레인 등을 포함한 소정의 구조물이 형성된 반도체 기판 상에 PMD 라이너막을 형성하는 단계; 상기 PMD 라이너막 상에 제 1 실리콘 리치 산화막을 형성하는 단계; 상기 제 1 실리콘 리치 산화막 상에 PMD막을 형성하고, 평탄화하는 단계; 상기 평탄화된 PMD막 상에 제 2 실리콘 리치 산화막을 형성하는 단계; 및 상기 PMD 라이너막, 제 1 실리콘 리치 산화막, PMD막, 제 2 실리콘 리치 산화막의 소정 부위를 식각하여 콘택홀을 형성한 후, 플라즈마 처리하여 상기 PMD막의 측면에 소정의 버퍼막을 형성하는 단계;가 포함된다.
따라서, 본 발명의 반도체 소자의 절연막 형성 방법은 PMD막의 상부 및 하부에 실리콘 리치 산화막을 형성하고 콘택 금속 매립 전에 플라즈마 처리를 함으로써 PMD막의 불순물에 의해 야기될 수 있는 반도체 소자의 불량을 방지하여 수율을 향상시키고 소자의 전기적 특성 및 신뢰성을 향상시키는 효과가 있다.
실리콘 리치 산화막(SRO), PMD, BPSG, 불순물 확산, 콘택홀, 플라즈마 처리

Description

반도체 소자 및 그의 절연막 형성 방법{Semiconductor device and method of manufacturing dielectric layer thereof}
도 1은 종래 기술에 의한 반도체 소자의 절연막 형성시 나타난 불량 사진.
도 2는 본 발명에 의한 반도체 소자의 절연막 형성 방법의 흐름도.
도 3 및 도 4는 본 발명에 의한 반도체 소자의 절연막 형성 공정의 단면도.
본 발명은 반도체 소자에 관한 것으로서 상세하게는, 층간절연막인 PMD막의 불순물에 기인한 PMD막의 상부, 하부에 존재하는 다른 막의 손상 및 콘택홀 공정시의 불량 발생을 억제할 수 있는 반도체 소자 및 그의 절연막 형성 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 발전에 따라 반도체 소자 제조 기술도 비약적으로 발전하고 있다. 상기 반도체 소자는 집적도, 미세화, 동작속도 등을 향상시키는 방향으로 기술이 발전하고 있으며, 흔히 무어의 법칙(Moore's Law) 으로 알려진 것처럼, 반도체 소자의 집접도는 2년마다 약 2배가 증가하고 있다. 이에 따라 칩 사이즈 및 회로 선폭이 갈수록 작아지고 이로 인해 이전에 존재하지 않던 새로운 문제가 발생하고 있다.
피엠디(Premetal Dielectric, 이하 PMD)막은 폴리실리콘 게이트와 금속배선간을 분리하는 층간절연막으로서, 갭필(Gap fill) 성능, 개더링(Gathering) 성능이 우수하고 평탄화가 용이해야 한다.
갭필 성능이란 반도체 소자의 패턴에 의한 단차를 메울 수 있는 능력을 의미하며, 개더링 성능은 디바이스의 특성을 저하시키는 모바일 이온(mobile ion), 예를 들어 나트륨 이온 또는 기타 금속 이온을 트랩(trap)하는 능력을 의미한다.
절연막으로 많이 사용되는 실리콘 산화막(SiO2)은 폴리실리콘 게이트에 의해 형성되는 단차를 메우는 능력이 부족하다. 따라서, 상기 실리콘 산화막으로 형성된 PMD막에는 보이드(void)가 형성되기 때문에 피엠디막이 치밀하지 못하여 소자의 특성을 저하시킬 뿐만 아니라 콘택을 형성하기 위한 이후 공정에서 도전성 물질의 증착시 상기 보이드에도 도전성 물질이 형성됨에 따라 콘택 간에 쇼트(short) 현상이 발생되어 반도체 소자의 생산 수율을 저하시키는 원인이 되고 있다.
따라서, 상기 실리콘 산화막을 대신하는 PMD막용 물질로 갭필 성능이 우수한 보로포스포실리케이트 글래스(Borophosphosilicate Glass, 이하 BPSG)막을 이용한다. 일반적으로, BPSG막은 실리콘 산화막을 형성할 때 도입하는 실리콘, 산소 소스(source)와 더불어 반응 챔버(chamber)에 붕소(B)와 인(P) 소스를 같이 도입하 여 형성한다. 여기서, 붕소는 갭필 성능 향상을 위해서, 인은 모바일 이온의 개더링 성능 향상을 위해서 도핑한다.
그런데 도핑된 붕소 또는 인이 열처리 공정과 같은 후속 공정 진행시 상부 또는 하부로 확산하여 반도체 소자의 전기적 특성을 열화시키고 있다. 또한 증착 장비의 에러 또는 기타 원인에 의해 BPSG막의 불순물 첨가량이 불안정하여 붕소 및 인이 고농도로 함유되어 과포화 상태가 될 수 있다. 이 경우 콘택홀(Contact hole) 공정과 같은 후속 공정 진행시 농도 차이에 의한 식각의 불균형에 의해 반도체 소자의 쇼트(Short) 불량이 발생하거나 콘택홀 공정 이후에도 상기 불순물에 의해 콘택 금속의 손상이 발생할 수도 있다. 도 1은 SRAM(Static Ramdom Access Memeory) 반도체 소자의 단면 SEM(Scanning Electron Microscope) 사진으로서, PMD막(10)에 형성된 고농도의 불순물 영역(12) 및 그로 인한 식각 불균형에 의해 발생한 콘택 금속(14)과 측벽 질화막(16)의 쇼트 불량(18)을 확인할 수 있다.
상기와 같은 문제를 해결하기 위해 대한민국 공개특허공보 특허 제2001-26808호, 대한민국 공개특허공보 제1997-77328호는 BPSG막의 하부에 실리콘 리치 산화막을 형성하여 반도체 소자의 열화를 방지하는 절연막 형성 방법을 개시하고 있다. 그러나 이와 같은 종래의 절연막 형성 방법은 BPSG막의 불순물에 의해 BPSG막 상부의 금속막 또는 절연막이 손상되는 현상을 방지하지 못하고 있으며 콘택홀 공정시 불순물의 확산에 의한 불량 발생 원인을 제거하지 못하고 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 층간절연막인 BPSG막의 상부 및 하부에 실리콘 리치 산화막을 형성하고 콘택홀 공정시 콘택 금속 매립 전에 콘택홀을 플라즈마 처리하여 BPSG막의 불순물에 의한 상부 및 하부 막의 손상 및 콘택홀 공정시의 불량 발생을 억제할 수 있는 반도체 소자의 절연막 형성 방법을 제공함에 본 발명의 목적이 있다.
상기되는 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 절연막 형성 방법은 반도체 소자의 절연막 형성 방법에 있어서, 게이트 전극, 소스/드레인 등을 포함한 소정의 구조물이 형성된 반도체 기판 상에 PMD 라이너막을 형성하는 단계; 상기 PMD 라이너막 상에 제 1 실리콘 리치 산화막을 형성하는 단계; 상기 제 1 실리콘 리치 산화막 상에 PMD막을 형성하고, 평탄화하는 단계; 상기 평탄화된 PMD막 상에 제 2 실리콘 리치 산화막을 형성하는 단계; 및 상기 PMD 라이너막, 제 1 실리콘 리치 산화막, PMD막, 제 2 실리콘 리치 산화막의 소정 부위를 식각하여 콘택홀을 형성한 후, 플라즈마 처리하여 상기 PMD막의 측면에 소정의 버퍼막을 형성하는 단계;가 포함된다.
다른 측면에 따른 본 발명의 반도체 소자에는 반도체 기판; 상기 반도체 기판 위에 형성된 PMD막; 상기 PMD막 위에 형성된 소정의 실리콘 리치 산화막; 상기 PMD막을 관통하여 층간 상호접속이 이루어지도록 하는 콘택홀; 및 상기 콘택홀에 의해 노출된 PMD막의 측면에 형성되는 버퍼막;이 포함되고, 상기 버퍼막은 상기 PMD막 내의 불순물이 확산되는 것을 방지하는 역할을 수행하는 것을 특징으로 한다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
이하에서는 본 발명에 의한 반도체 소자의 절연막 형성 방법의 흐름도인 도 2와 본 발명에 의한 반도체 소자의 절연막 형성 공정의 단면도인 도 3 및 도 4를 참조하여 설명하도록 한다.
먼저, 반도체 기판(100) 상에 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 공정을 사용한 소자분리막(102), 게이트 산화막(104), 폴리 실리콘 게이트 전극(106), 소스/드레인(도시하지 않음), 측벽 질화막(Side wall nitride, 108) 및 실리사이드(110)를 포함한 반도체 소자를 공지의 반도체 공정 기술을 사용하여 완성한다.
다음, 상기 반도체 기판 상에 PMD 라이너(Liner)막(112)을 형성한다(S100). 상기 PMD 라이너막(112)은 질화막 또는 플라즈마 인핸스드 TEOS(Plasma Enhanced Tetraethyl Ortho Silicate, 이하 PETEOS) 산화막으로 형성하는 것이 바람직하다. 상기 PETEOS막은 예를 들어, PPECVD 공정을 통해 TEOS 전구체(Precursor)를 산소와 반응시켜 10 내지 200nm 정도의 두께로 형성한다. 이와 같이 형성된 PETEOS막은 이후에 형성되는 제 1 실리콘 리치 산화(SRO: Silicon Rich Oxide)막과 더불어 PMD막(116)에 존재하는 불순물이 하부로 확산하여 반도체 소자를 열화시키는 것을 방지하는 역할을 한다.
다음, 화학기상증착(Chemical Vapor Deposition, 이하 CVD)법을 통해 제 1 실리콘 리치 산화막(114)을 형성한다(S101). 상기 제 1 실리콘 리치 산화막의 형성은 PECVD(Plasma Enhanced CVD) 공정을 통해 200 내지 450℃의 온도 범위에서 SiH4와 O2 또는 N2O 가스를 챔버 내에서 반응시켜 형성할 수도 있으며 LPCVD(Low Pressure CVD) 공정을 통해 700 내지 800℃의 온도 범위에서 SiH4와 N2O 가스를 반응시켜 형성할 수도 있다.
다음, PMD막(116)을 형성한다(S102). 상기 PMD막(116)으로는 BPSG막, 포스포 실리케이트 글래스(Phosphosilicate Glass, 이하 PSG)막 또는 보로실리케이트 글래스(Borosilicate Glass, 이하 BSG)막을 사용할 수 있으나 BPSG막이 보다 바람직하다.
BPSG막은 PECVD, APCVD(Atmospheric Pressure CVD), SACVD(Sub-Atmospheric Pressure CVD), LPCVD와 같은 CVD 공정을 통해 형성하며 전구체로는 SiH4 또는 TEOS를 사용할 수 있다. BPSG막 내의 붕소는 갭필 능력 및 모바일 이온의 개더링 능력등을 고려하여 붕소(B)의 경우 3 내지 5 wt%, 인(P)의 경우 5 내지 7 wt%가 되도록 하는 것이 바람직하다.
PSG막은 PECVD, APCVD 또는 고밀도 플라즈마(HDP : High Density Plasma) CVD를 이용하여 형성할 수 있다. 예들 들어, 반응 챔버에 SiH4, PH3, 산소 및 아르곤을 도입한 후, 온도를 400℃ 내지 650℃, 압력을 1 mTorr 내지 10 mTorr로 유지하고 기판에 고밀도 플라즈마 바이어스(bias)를 인가하는 HDP CVD 방법을 통해 형성하는 것이 가능하다.
상기 PMD막(116) 내에 형성된 보이드(도시하지 않음)는 PMD막의 치밀화를 방해하고 이후의 도전성 물질 형성시 도전성 물질이 매입되어 불량을 유발하는 원인이 된다. 이를 방지하기 위해 상기 PMD막을 열처리하여 치밀화한다. 상기 열처리 공정은, 예를 들어 급속 열공정(RTP : Rapid Thermal Process)로 700℃ 내지 1100℃로 20초 내지 60초 동안 진행하거나 노(furnace)를 이용하여 700℃ 내지 1100℃로 20분 내지 60분간 어닐링한다.
다음, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 통해 PMD막(116)을 평탄화하고(S103) 제 2 실리콘 리치 산화막(118)을 형성한다(S104). 상기 제 2 실리콘 리치 산화막(118)의 형성 방법은 제 1 실리콘 리치 산화막(114)의 형성 방법과 동일하다.
다음, 포토레지스트를 코팅하고 노광 및 현상하여 콘택홀(120)을 형성하기 위한 부분을 노출시킨 후 PMD 라이너막(112), 제 1 실리콘 리치 산화막(114), PMD막(116) 및 제 2 실리콘 리치 산화막(118)을 식각하여 콘택홀(120)을 형성한다(S105).
다음, 상기 콘택홀(120)에 의해 노출된 PMD막(116)의 측면을 플라즈마 처리하여 불순물이 없는 얇은 버퍼막(122)을 형성한다(S106). 상기 플라즈마 처리를 위해 N2O 가스 또는 NH3와 N2 혼합가스에 의한 플라즈마를 사용할 수 있으며 N2O 가스를 사용한 플라즈마 처리가 보다 바람직하다. 상기 N2O 플라즈마 처리에 의해 콘택홀 형성시 노출된 PMD막(116)의 표면에 존재하는 Si-H기를 SiO2로 변화시킴으로써 표면에 얇은 버퍼막(122)을 형성할 수 있다. 이와 같은 플라즈마 처리에 의해 PMD막 내의 국부적인 불순물 농도의 불균일에 의한 식각 속도의 차이, 불순물 확산에 의한 쇼트 불량 등을 방지할 수 있다.
이후, Ti/TiN과 같은 배리어 메탈과 텅스텐(W)과 같은 콘택 전극을 증착한 후 공지의 반도체 공정 기술을 이용하여 SRAM, DRAM과 같은 반도체 소자를 완성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
제안되는 바와 같은 반도체 소자 및 그의 절연막 형성 방법에 의해서, PMD막의 상부 및 하부에 실리콘 리치 산화막을 형성하고 콘택 금속 매립 전에 플라즈마 처리를 함으로써 PMD막의 불순물에 의해 야기될 수 있는 반도체 소자의 불량을 방지하여 수율을 향상시키고 소자의 전기적 특성 및 신뢰성을 향상시키는 효과가 있다.

Claims (8)

  1. 반도체 소자의 절연막 형성 방법에 있어서,
    게이트 전극, 소스/드레인 등을 포함한 소정의 구조물이 형성된 반도체 기판 상에 PMD 라이너막을 형성하는 단계;
    상기 PMD 라이너막 상에 제 1 실리콘 리치 산화막을 형성하는 단계;
    상기 제 1 실리콘 리치 산화막 상에 PMD막을 형성하고, 평탄화하는 단계;
    상기 평탄화된 PMD막 상에 제 2 실리콘 리치 산화막을 형성하는 단계; 및
    상기 PMD 라이너막, 제 1 실리콘 리치 산화막, PMD막, 제 2 실리콘 리치 산화막의 소정 부위를 식각하여 콘택홀을 형성한 후, 플라즈마 처리하여 상기 PMD막의 측면에 소정의 버퍼막을 형성하는 단계;가 포함되는 반도체 소자의 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 처리는 NH3와 N2 혼합가스 플라즈마 처리임을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 플라즈마 처리는 N20 플라즈마 처리임을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 PMD 라이너막은 PETEOS임을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 PMD막은 BPSG막, BSG막 또는 PSG막임을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  6. 반도체 기판;
    상기 반도체 기판 위에 형성된 PMD막;
    상기 PMD막 위에 형성된 소정의 실리콘 리치 산화막;
    상기 PMD막을 관통하여 층간 상호접속이 이루어지도록 하는 콘택홀; 및
    상기 콘택홀에 의해 노출된 PMD막의 측면에 형성되는 버퍼막;이 포함되고,
    상기 버퍼막은 상기 PMD막 내의 불순물이 확산되는 것을 방지하는 역할을 수행하는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 버퍼막은 플라즈마 처리에 의해 형성되고, 상기 플라즈마 처리는 N20를 이용한 것이거나 NH3와 N2의 혼합가스를 이용한 것임을 특징으로 하는 반도체 소자.
  8. 제 6 항에 있어서,
    상기 버퍼막은 상기 PMD막의 Si-H기를 SiO2로 변화시킴으로써 형성되는 것을 특징으로 하는 반도체 소자.
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