KR20100073413A - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 실시예에 의한 반도체 소자는 기판 상에 형성된 복수의 게이트 구조; 상기 기판과 게이트 구조 상에 형성되는 PMD 라이너; 및 상기 기판 상에 형성되고, 복수의 옥사이드 물질로 이루어지는 층간 절연막;을 포함하고, 상기 층간 절연막은, 상기 PMD 라이너 상에 형성되는 제 1 절연막과, 상기 제 1 절연막 상에 형성되는 제 2 절연막과, 상기 제 2 절연막 상에 형성되는 제 3 절연막을 포함한다.
반도체 소자
Description
본 실시예는 반도체 소자 및 이의 제조 방법에 대해서 개시한다.
근래에 컴퓨터와 같은 정보 매체의 급속한 발전에 따라 반도체 소자 제조 기술도 비약적으로 발전하고 있다. 상기 반도체 소자는 집적도, 미세화, 동작속도 등을 향상시키는 방향으로 기술이 발전하고 있으며, 흔히 무어의 법칙(Moore's Law)으로 알려진 것처럼, 반도체 소자의 집접도는 2년마다 약 2배가 증가하고 있다. 이에 따라 칩 사이즈 및 회로 선폭이 갈수록 작아지고 이로 인해 이전에 존재하지 않던 새로운 문제가 발생하고 있다.
피엠디(Premetal Dielectric, 이하 PMD)막은 폴리실리콘 게이트와 금속배선간을 분리하는 층간절연막으로서, 갭필(Gap fill) 성능, 개더링(Gathering) 성능이 우수하고 평탄화가 용이해야 한다.
갭필 성능이란 반도체 소자의 패턴에 의한 단차를 메울 수 있는 능력을 의미하며, 개더링 성능은 디바이스의 특성을 저하시키는 모바일 이온(mobile ion), 예를 들어 나트륨 이온 또는 기타 금속 이온을 트랩(trap)하는 능력을 의미한다.
절연막으로 많이 사용되는 실리콘 산화막(SiO2)은 폴리실리콘 게이트에 의해 형성되는 단차를 메우는 능력이 부족하다. 따라서, 상기 실리콘 산화막으로 형성된 PMD막에는 보이드(void)가 형성되기 때문에 피엠디막이 치밀하지 못하여 소자의 특성을 저하시킬 뿐만 아니라 콘택을 형성하기 위한 이후 공정에서 도전성 물질의 증착시 상기 보이드에도 도전성 물질이 형성됨에 따라 콘택 간에 쇼트(short) 현상이 발생되어 반도체 소자의 생산 수율을 저하시키는 원인이 되고 있다.
따라서, 상기 실리콘 산화막을 대신하는 PMD막용 물질로 갭필 성능이 우수한 보로포스포실리케이트 글래스(Borophosphosilicate Glass, 이하 BPSG)막을 이용한다. 일반적으로, BPSG막은 실리콘 산화막을 형성할 때 도입하는 실리콘, 산소 소스(source)와 더불어 반응 챔버(chamber)에 붕소(B)와 인(P) 소스를 같이 도입하여 형성한다. 여기서, 붕소는 갭필 성능 향상을 위해서, 인은 모바일 이온의 개더링 성능 향상을 위해서 도핑한다.
그런데 도핑된 붕소 또는 인이 열처리 공정과 같은 후속 공정 진행시 상부 또는 하부로 확산하여 반도체 소자의 전기적 특성을 열화시키고 있다. 또한 증착 장비의 에러 또는 기타 원인에 의해 BPSG막의 불순물 첨가량이 불안정하여 붕소 및 인이 고농도로 함유되어 과포화 상태가 될 수 있다. 이 경우 콘택홀(Contact hole) 공정과 같은 후속 공정 진행시 농도 차이에 의한 식각의 불균형에 의해 반도체 소자의 쇼트(Short) 불량이 발생하거나 콘택홀 공정 이후에도 상기 불순물에 의해 콘택 금속의 손상이 발생할 수도 있다.
상기와 같은 문제를 해결하기 위해 대한민국 공개특허공보 특허 제2001- 26808호, 대한민국 공개특허공보 제1997-77328호는 BPSG막의 하부에 실리콘 리치 산화막을 형성하여 반도체 소자의 열화를 방지하는 절연막 형성 방법을 개시하고 있다. 그러나 이와 같은 종래의 절연막 형성 방법은 BPSG막의 불순물에 의해 BPSG막 상부의 금속막 또는 절연막이 손상되는 현상을 방지하지 못하고 있으며 콘택홀 공정시 불순물의 확산에 의한 불량 발생 원인을 제거하지 못하고 있다.
본 실시예는 층간 절연막 형성시에 발생될 수 있는 보이드를 효과적으로 제거하여 불량 발생을 저감시킬 수 있는 반도체 소자 및 이의 제조 방법을 제안한다.
본 실시예에 의한 반도체 소자는 기판 상에 형성된 복수의 게이트 구조; 상기 기판과 게이트 구조 상에 형성되는 PMD 라이너; 및 상기 기판 상에 형성되고, 복수의 옥사이드 물질로 이루어지는 층간 절연막;을 포함하고, 상기 층간 절연막은, 상기 PMD 라이너 상에 형성되는 제 1 절연막과, 상기 제 1 절연막 상에 형성되는 제 2 절연막과, 상기 제 2 절연막 상에 형성되는 제 3 절연막을 포함한다.
또한, 실시예의 반도체 소자의 제조 방법은 게이트 구조가 형성된 기판 상에, PMD 라이너를 형성하는 단계; 상기 PMD 라이너 상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막에 대한 식각을 수행하는 단계; 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계; 및 상기 제 2 절연막 상에 제 3 절연막을 형성하는 단계;를 포함한다.
제안되는 바와 같은 실시예의 반도체 소자 및 이의 제조 방법에 의해서, 소자가 고집적화됨에 따라 게이트 구조 사이에 발생될 수 있는 보이드를 효과적으로 제거함으로써, 갭 필 성능을 향상시키며, 컨택홀의 프로파일을 향상시킬 수 있는 장점이 있다.
이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경등의 실시변형을 포함한다고 할 것이다.
그리고, 이하의 설명에서, 단어 '포함하는'은 열거된 것과 다른 구성요소들 또는 단계들의 존재를 배제하지 않는다. 그리고, 첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에"있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 실시예에 따른 반도체 소자의 구성을 보여주는 도면이다.
도 1을 참조하면, 실시예의 반도체 소자는 소자 분리막(101)이 형성된 기판(100)과, 상기 기판(100) 상에 형성되는 게이트 구조(110)들과, 상기 기판(100)과 게이트 구조(110) 상에 형성되는 PMD 라이너(120)와, 상기 PMD 라이너(120) 상에 형성되는 제 1 절연막(130)과, 상기 제 1 절연막(130) 상에 형성되는 제 2 절연막(140)과, 상기 제 2 절연막(140) 상에 형성되는 제 3 절연막(150)을 포함한다.
그리고, 상기 PMD 라이너 및 제 1 내지 제 3 절연막(120,130,140,150)의 일부가 식각됨으로써 형성되는 컨택홀(160)을 포함한다.
상기 PMD 라이너(120)는 질화막으로 형성되고, 상기 제 1 절연막(130)은 옥사이드인 PSG(Phosphosilicate Glass)로 이루어지고, 제 2 절연막(140)은 530℃ 내지 580℃의 높은 온도에서 증착되는 PSG 또는 BPSG로 이루어지고, 제 3 절연막(150) 역시 옥사이드인 TEOS(Enhanced Tetraethyl Ortho Silicate)로 이루어질 수 있다.
후술하겠지만, 상기 제 1 절연막(130)은 조밀한 형태로 이루어질 수 있도록, 오존(O3) 농도가 13% 내지 15%의 범위의 공정 조건에서 PSG가 증착되는 것에 의하여 형성된다.
상기 제 1 절연막(130)은 1000Å 내지 1500Å 범위의 두께로 형성되며, 제 2 절연막(140)은 2000Å 내지 3000Å 범위의 두께로 형성된다. 그리고, 제 3 절연막(150)은 CMP 공정의 타겟에 따라 틀려질 수 있겠으나, 대략 4000Å 내지 10000Å 범위의 두께로 형성될 수 있다.
본 실시예에 따른 층간 절연막은, 제 1 절연막과 제 2 절연막 및 제 3 절연막으로 이루어지는데, 여기서 제 1 절연막(130) 상에 제 2 절연막으로서 PSG를 형성한 다음에는, 상기 제 2 절연막(140) 전면에 대한 옥사이드 식각을 통하여 상기 제 2 절연막(140) 내에 형성될 수 있는 보이드가 제거된다.
이러한 구조를 갖는 층간 절연막에 의하여, 게이트 전극의 구조물이 층간 절연막 상측에 형성되는 메탈 라인들과의 절연이 보다 효율적으로 이루어질 수 있다.
이러한 구조를 갖는 반도체 소자의 제조 방법에 대해서 개시하여 본다.
도 2 내지 도 6은 본 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위 한 도면이다.
먼저, 도 2를 참조하면, 소자 분리막(101)이 형성된 기판(100) 상에 게이트 구조(110)를 형성시키고, 상기 기판(100)과 게이트 구조(110) 상에 PMD 라이너(120)로서 질화막을 형성한다.
그리고, 상기 PMD 라이너(120) 상에 제 1 절연막(130)으로서 PSG를 증착형성하며, 상기 제 1 절연막(130) 형성시에는 게이트 구조(110)들 사이의 거리가 작게 형성되어 상기 제 1 절연막(130)내에 보이드(131)가 형성될 수 있다.
그 다음, 도 3을 참조하면, 상기 제 1 절연막(130) 내에 형성된 보이드를 제거하기 위한 공정으로서, 기판 전면에 대한 식각공정을 수행한다.
여기서의 전면 식각은 상기 제 1 절연막(130)이 대략 500Å 내지 800Å의 범위를 제거하도록 한다. 따라서, 상기 제 1 절연막(130)이 1000Å 내지 1500Å의 범위의 두께로 형성될 경우에, 전면 식각 후에 남아있는 제 1 절연막(130)의 두께는 200Å 내지 1000Å 범위가 될 수 있다.
이러한 옥사이드 물질로 이루어진 제 1 절연막의 에치백 공정등을 통하여, 상기 제 1 절연막(130) 내에 형성되었던 보이드는 제거될 수 있다.
그 다음, 도 4를 참조하면, 상기 제 1 절연막(140) 상에 옥사이드 물질인 PSG로 이루어진 제 2 절연막(140)을 더 형성한다. 여기서, 제 2 절연막(140)의 형성 두께는, 앞서 설명한 바와 같이, 2000Å 내지 3000Å 범위가 될 수 있다.
특히, 상기 제 2 절연막(140)의 형성시에는, 그 막질을 더욱 조밀하게 형성하기 위하여 높은 온도 조건인 530℃ 내지 580℃ 범위에서 PSG를 증착 형성한다.
그 다음, 도 3를 참조하면, 제 3 절연막(150)을 상기 제 2 절연막(140) 상에 증착 형성하며, 상기 제 3 절연막(150)은 TEOS 물질로 이루어진다.
그리고, 상기 제 3 절연막(150) 및 그 하부에 형성된 절연막들(130,140)에 대해서 RTP 공정을 진행함으로써, 그 막질을 더욱 치밀하게 형성한다.
그리고, 상기 제 3 절연막(150)에 대해서 평탄화 공정을 진행함하여, 도시된 바와 같은 형상의 층간 절연막을 형성한다.
그 다음, 도 6을 참조하면, 기판의 소정 부분이 노출될 수 있도록, 제 1 내지 제 3 절연막(130,140,150) 및 PMD 라이너(120)를 부분 식각함으로써, 컨택홀(160)을 형성한다.
그리고, 상기 컨택홀(160)내에 메탈을 갭 필함으로써, 컨택 플러그(미도시)를 형성한다.
전술한 바와 같은 실시예의 반도체 소자 및 이의 제조 방법에 의해서, 더욱 그 간격이 좁아지고 있는 게이트 구조들 사이에 절연막을 더욱 치밀하게 갭 필할 수 있으며, 이로써 특성이 향상된 반도체 소자를 제조할 수 있게 된다.
도 1은 본 실시예에 따른 반도체 소자의 구성을 보여주는 도면.
도 2 내지 도 6은 본 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면.
Claims (9)
- 기판 상에 형성된 복수의 게이트 구조;상기 기판과 게이트 구조 상에 형성되는 PMD 라이너; 및상기 기판 상에 형성되고, 복수의 옥사이드 물질로 이루어지는 층간 절연막;을 포함하고,상기 층간 절연막은, 상기 PMD 라이너 상에 형성되는 제 1 절연막과, 상기 제 1 절연막 상에 형성되는 제 2 절연막과, 상기 제 2 절연막 상에 형성되는 제 3 절연막을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 및 제 2 절연막은 PSG로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서,상기 제 1 절연막은 200Å 내지 1000Å 범위의 두께로 형성되고,상기 제 2 절연막은 2000Å 내지 3000Å 범위의 두께로 형성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 3 절연막은 옥사이드로서 TEOS로 이루어지는 것을 특징으로 하는 반도체 소자.
- 게이트 구조가 형성된 기판 상에, PMD 라이너를 형성하는 단계;상기 PMD 라이너 상에 제 1 절연막을 형성하는 단계;상기 제 1 절연막에 대한 식각을 수행하는 단계;상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계; 및상기 제 2 절연막 상에 제 3 절연막을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제 1 절연막에 대한 식각은 상기 기판 전면에 대한 식각인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제 1 절연막에 대한 식각은, 상기 제 1 절연막을 500Å 내지 800Å 범위의 두께를 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제 1 절연막은 PSG로 이루어지는 것을 특징으로 하는 반도체 소자의 제 조 방법.
- 제 8 항에 있어서,상기 제 2 절연막은 상기 제 1 절연막과 동일한 물질로 이루어지거나 BPSG로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020080132079A KR20100073413A (ko) | 2008-12-23 | 2008-12-23 | 반도체 소자 및 이의 제조 방법 |
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ID=42636381
Family Applications (1)
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| KR1020080132079A KR20100073413A (ko) | 2008-12-23 | 2008-12-23 | 반도체 소자 및 이의 제조 방법 |
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2008
- 2008-12-23 KR KR1020080132079A patent/KR20100073413A/ko not_active Application Discontinuation
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