KR100224788B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체 기판에 소자분리절연막 및 워드라인을 형성하고 상기 반도체기판의 전체표면상부에 제1절연막을 형성한 다음, 상기 제1절연막 상부에 제1층간절연막을 형성하여 평탄화시키고 상기 제1층간절연막을 CMP 하되, 상기 제1절연막이 노출될때까지 실시한 다음, 상기 제1절 연막 상부에 제2절연막을 형성하고 상기 반도체기판에 접속되는 비트라인을 형성한 다음, 상기 반도체기판의 전체표면상부에 제3절연막을 일정두께 형성하고 상기 반도체기판 상부에 제2층간절연막을 형성하여 평탄화시킨 다음, 상기 제2층간절연막을 CMP 하되, 상기 제3절연막이 노출될때까지 실시하고 상기 반도체기판 상부에 제4절연막을 형성하는 공정으로 워드라인과 비트라인, 비트라인과 저장전극 사이의 절연층 두께를 얇게 하여 후속공정을 용이하게 함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체 소자의 층간 절연막을 형성하는 방법에 있어서, 금속배선 형성전 도전배선간의 층간절연막 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 표면의 요철은 더욱 심화되어 고단차의 표면을 절연막으로 채우는 평탄화 기술근 반도체 소자 제조에 있어 중요한 기술중 하나로 대두되고 있다.
일반적으로, 금속배선 이전의 도전배선간 절연막으로서 또한 기 형성된 도전 배선으로부터 기인된 표면을 평탄화하기 위해서는, 고농도의 붕소(B)및 인(P)을 첨 가한 비.피.에스.지. ( Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 산화막을 도전배선 상부에 증착하여 고온에서 리플로우 ( rtflow ) 하여 평탄화하는 방법을 이용한다.
그런데 소자의 집적도 증가에 따라 도전배선 즉 예를 들면 워드라인 ( word line ) 또는 비트라인 ( bit line ) 을 다결정 실리콘과 텅스텐실리사이드의 적층구조인 폴리사이드 구조를 채용함에 따라 이들 도전배선 형성 후 표면단차를 완화하기 위하여 증착되는 BPSG 산화막의 두께로 증착시켜야만 한다. 이와 더불어 비트라인 콘택이나 전하저장 전극 콘택의 크기도 소자 집적도가 증가함에 따라 감소하므로, 콘택의 에스펙트비 ( aspect ratio ) 가 증가하는 결과를 가져온다.
그리고, 상기 에스펙트비가 증가하면 건식 식각 공정에서 콘택호이 완전히 식각되지 않거나, 식각후 콘택홀 하부에 존재하는 반응 잔류물 세정이 완벽히 이루어지지 않으므로 반도체 소자의 제작이 불가능하거나, 소자 작동에 중대한 결함을 초래할 수 있다는 단점이 있다.
제1도는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도로서, BPSG 산화막을 이용한 층간절연막 평탄화 방법에 의해 형성된 소자를 도시한다.
먼저, 반도체 기판(100) 상부에 필드산화막(1)을 형성하여 소자를 분리하고 그 후 게이트 산화막(3)을 형성하고 제1도전층으로 다결정 실리콘층 패턴을 형성하여 일련의 워드라인(4)을 형성한다.
그리고, 상기 워드라인(4) 양측의 반도체 기판에 엘.디.디. ( lightly doped drain, 이하에서 LDD 라 함 ) 구조의 소오스/드레인 전극(2)을 형성한다. 후속공정으로 워드라인(4) 측벽에 산화막 스페이서를 형성하여 통상의 모스전계효과 트랜지스터를 구성한다.
이후 상기 구조 전표면에 제1층간절연막(도시안됨)으로 사용될 BPSG 산화막 을 증착하기에 앞서 불순물로 사용된 B, P등이 워드라인으로의 확산을 방지하기 위한 제1산화막(5)을 증착한다.
그리고, 제1층간절연막(6)을 BPSG 산화막으로 형성하고, 고온 열처리 공정으 로 리플로우시켜 평탄화한다.
그 다음에, 상기 BPSG 산화막(6) 상부에 다시 제2산화막(7)을 증착한다. 계속하여, 비트라인 콘택홀(20)을 건식 식각방법으로 형성하고 제2도전배선인 다결정 실리콘으로된 비트라인(8)을 형성한다.
그리고, 상기 비트라인(8) 상부에 B, P의 확산을 방지하기 위한 제3산화막(9), 제2층간절연막(10)인 BPSG 산화막의 증착하고 이를 고온에서 리플로우시킨 다음 제4산화막(11)을 증착한다.
그 다음에, 저장전극 콘택홀(40)을 형성하고 이를 통하여 상기 소오스/드레인 전극(2)과 접촉되는 제3도전배선인 저장전극(12)을 형성한다.
이와같은 종래기술에 따른 반도체소자의 제조방법은, 소자 집적도가 증가함에 따른 높은 에스펙트비로 인하여 콘택 식각공정시 어려우며, 식각공정후 콘택홀의 기저부에 존재하는 반응 잔유물들이 후속 세정공정으로 용이하게 제거할 수 없어 소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 워드라인이나 비트라인 상부에 형성된 절연막 간의 연마속도 차이를 이용하여 단차를 완화시 킴으로써 후속공정을 용이하게 하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
제1도는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
제2a도 내지 제2c도는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시 한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 소오스/드레인 전극
3 : 게이트산화막 4 : 워드라인
5 : 제1산화막 6 : 제1층간절연막
7 : 제2산화막 8 : 비트라인
9 : 제3산화막 10 : 제2층간절연막
11 : 제4산화막 12 : 저장전극
20, 60 : 비트라인 콘택홀 40 : 저장전극 콘택홀
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은 반도체 기판에 소자분리절연막 및 워드라인을 형성하는 공정과, 상기 반도체기판의 전체표면상부에 제1절연막을 형성하는 공정과, 상기 제1절연막 상부에 제1층간절연막을 형성하여 평탄화시키는 공정과, 상기 제1층간절연막을 CMP 하되, 상기 제1절연막이 노출될때까지 실시하는 상기 제1절연막 상부에 제2절연막을 형성하는 공정과, 상기 반도체기판에 접속되는 비트라인을 형성하는 공정과, 상기 반도체기판의 전체표면상부에 제3절연막을 일정두께 형성하는 공정과, 상기 반도체기판 상부에 제2층간절연막을 형성하여 평탄화시키는 공정과, 상기 제2층간절연막을 CMP 하되, 상기 제3절연막이 노출될때까지 실시하는 공정과, 상기 반도체기판 상부에 제4절연막을 형성하는 공정을 포함하는 것을 특징으 로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는, 도전층 간의 절연을 목적으로 형성하는 층간절연막과 같은 다수의 절연층 간의 연마속도 차이를 이용하여 상부구조물과 하부두조물과의 단차를 감소시킴으로써 전체적인 소자의 두께를 감소시켜 후속공정을 용이하게 할 수 있도록 에스펙트비를 감소시키는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2c도는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체 기판(100) 상부에 필드산화막(1)을 이용하여 소자를 분리하고 게이트 산화막(3)을 형성하고 다결정 실리콘층 또는 다결정 실리콘과 텅스텐 실리사이드의 적층구조로 형성된 워드라인(4)을 형성한 후, 워드라인(4) 양측의 반도체 기판(100)에 LDD 구조의 소오스/드레인 전극(2)을 형성하고, 워드라인(4) 측벽에 산화막 스페이서(도시안됨)를 형성하여 통상의 모스전계효과 트랜지스터를 구성한다.
그리고, 상기 구조 전표면에 B, P의 확산방지용인 제1산화막(5)을 증착하고 제 1층간절연막(6)을 BPSG 산화막으로 형성하고 고온 열처리 공정으로 리플로우시켜 평탄화시 킨다.
여기서, 상기 제1산화막(5)은 SiH4와 NO2를 이용하여 700∼800℃ 에서 증착시키거나, TEOS 와 O2를 반응가스로 이용하여 600∼750℃ 에서 증착시키며, 두께는 500∼2000Å 정도로 한다. (제2a도)
그 다음에, 상기 CMP 공정으로 상기 제1층간절연막(6)를 상기 제1산화막(5) 이 노출될때까지 연마한다. 이때, 상기의 제1산화막(5)은 BPSG 에 비하여 CMP 연마속도가 2/1∼3/1 정도 느리므로 연마정지층 역할을 한다. (제2b도)
그리고, 상기 제1층간절연막(6) 상부에 제2산화막(7)을 증착한 후 비트라인콘 택홀(60)과 비트라인(8)을 형성한다.
그 다음에, 전체표면상부에 제3산화막(9)을 형성하고 그 상부에 제2층간절연 막(10)인 BPSG 산화막을 형성한다.
그리고, 상기 제2층간절연막(10)을 고온에서 리플로우시켜 평탄화시킨다. 그리고, 상기 제2층간절연막(10)을 CMP 공정으로 연마하되, 상기 제3산화막(9)이 노출될때까지 실시한다.
그 다음에, 그 상부에 제4산화막(11)을 증착한다.
후속공정으로 전하저장 전극용 콘택홀을 형성하고 전하저장전극을 형성한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 전하저장 전극의 콘택 식각시 기존 방법에 비하여 CMP로 연마된 BPSG 산화막 두께만큼 콘택 깊이가 감소하는 효과가 있으므로 에스펙트비를 감소시켜 콘택식각공정을 용이하게 할 수 있다. 또한, 셀부와 주변회로부 간의 단차가 감소되어 후속공정에서의 노광공정시 공정마진을 증가시킬 수 있다. 이로인하여, 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (14)

  1. 반도체 기판에 소자분리절연막 및 워드라인을 형성하는 공정과, 상기 반도체기판와 전체표면상부에 제1절연막을 형성하는 공정과, 상기 제1절연막 상부에 제1층간절연막을 형성하여 평탄화시키는 공정과, 상기 제1층간절연막을 CMP 하되, 상기 제1절연막이 노출될때까지 실시하는 공정과, 상기 제1절연막 상부에 제2절연막을 형성하는 공정과, 상기 반도체기판에 접속되는 비트라인을 형성하는 공정과, 상기 반도체기판의 전체표면상부에 제3절연막을 일정두께 형성하는 공정과, 상기 반도체기판 상부에 제2층간절연막을 형성하여 평탄화시키는 공정과, 상기 제2층간절연막을 CMP 하되, 상기 제3절연막이 노출될때까지 실시하는 공정과, 상기 반도체기판 상부에 제4절연막을 형성바는 공정을 포함하는 반도체소자의 제조방법.
  2. 청구항1에 있어서, 상기 제1, 2절연막은 SiH4와 NO2의 혼합가스를 이용하여 형성하는 것을 특 징으로하는 반도체소자의 제조방법.
  3. 청구항2에 있어서, 상기 제1, 2절연막은 700∼800℃ 에서 형성하는 것을 특징으로하는 반도체 소자의 제조방법.
  4. 청구항1에 있어서, 상기 제1, 2절연막은 TEOS와 O2의 혼합가스를 이용하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 청구항4에 있어서, 상기 제1, 2절연막은 600∼750℃ 정도의 온도에서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 청구항1, 청구항2 또는 청구항4 에 있어서, 상기 제1, 2절연막은 500∼2000 Å 정도의 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 청구항1에 있어서, 상기 제1, 2층간절연막은 BPSG 절연막을 CVD 방법으로 형성하고 이를 700∼900℃ 정도의 온도에서 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  8. 청구항1 또는 청구항7항에 있어서, 상기 제1층간절연막은 워드라인보다 두껍게 형성하는 것을 특징으로하는 반도체소바의 제조방법.
  9. 청구항1에 있어서, 상기 제1층간절연막의 CMP 공정은 상기 제1절연막을 연마정지층으로 하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  10. 청구항9에 있어서, 상기 CMP 공정은 실리카, 알루미나 또는 세리아를 연마제로 하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  11. 청구항1에 있어서, 상기 제2, 4절연막은 SiH4와 N2O 의 혼합가스, 또는 TEOS 와 O2의 혼합가스를 이용하여 500∼2000 Å 정도의 두께로 증착하는 것을 특징으로 하는 방법.
  12. 청구항1에 있어서, 상기 제2층간절연막은 비트라인보다 두껍께 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  13. 청구항1에 있어서, 상기 제2층간절연막의 CMP 공정은 제3절연막을 연마정지층으로 하여 실시 하는 것을 특징으로하는 반도체소자의 제조방법.
  14. 청구항13에 있어서, 상기 CMP 공정은 실리카, 알루미나 또는 세리아를 연마제로 하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
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