KR20000044923A - 반도체 소자의 층간 절연막 평탄화 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 층간 절연막 평탄화 방법에 관한 것으로, 반도체 소자를 제조하기 위한 여러 가지 구성 요소가 형성된 반도체 기판 상에 일정 간격으로 다수의 캐패시터를 형성하는 단계와, 셀 지역에 폴리실리콘막을 형성하는 단계와, 전체 구조 상부에 고밀도 플라즈마 방법을 이용하여 층간 절연막을 형성한 후 열처리 공정을 실시하는 단계와, 화학적 기계적 연마 공정을 실시하는 단계로 이루어지는 반도체 소자의 층간 졀연막 평탄화 방법이 개시된다.

Description

반도체 소자의 층간 절연막 평탄화 방법
본 발명은 반도체 소자의 층간 절연막 평탄화 방법에 관한 것으로, 특히 반도체 소자의 셀 지역과 주변 회로 지역간에 발생하는 단차를 평탄화하여 층간 절연막의 평탄도 및 균일도를 향상시킬 수 있는 반도체 소자의 층간 절연막 평탄화 방법에 관한 것이다.
도 1(a) 및 1(b)는 종래의 제 1 방법에 의한 반도체 소자의 층간 절연막 평탄화 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 1(a)에 도시된 바와 같이, 반도체 소자를 제조하기 위한 구성 요소, DRAM인 경우에는 트랜지스터, 비트라인, 캐패시터 콘택이 형성된 반도체 기판(11) 상에 캐패시터(12)를 형성하고, 전체 구조 상부에 폴리실리콘막(13)을 형성한 다음, 셀 마스크를 이용한 식각 공정으로 주변 회로 지역(B)의 폴리실리콘막(13)을 제거한다. 이후, 전체 구조 상부에 층간 절연막(14)을 형성한다. 여기에서, 층간 절연막(14)은 BPSG, USG 등을 이용하여 형성되며, 셀 지역(A)과 주변 회로 지역(B)간 단차의 1.8배 이상의 두께로 형성한다. 도시된 것처럼, 셀 지역(A)과 주변 회로 지역(B)간에는 캐패시터(12)와 폴리실리콘층(13) 높이 만큼의 단차가 발생한다.
도 1(b)에 도시된 바와 같이, 화학적 기계적 연마 공정을 이용하여 층간 절연막(14)을 평탄화한다.
이와 같은 방법에서는 셀 지역(A)과 주변 회로 지역(B) 간의 단차를 평탄화하는데 많은 연마량을 요구하며, 이와 같은 연마량 증가는 연마 균일도를 악화시켜, 후속 금속 콘택 형성을 위한 리소그라피 공정에서 임계 치수(Critical Dimension; CD) 균일도를 악화시켜 공정마진을 감소시킨다. 또한, 소자 공정에서 구현할 수 있는 연마 평탄도의 범위를 제한하는 결과를 유발한다.
도 2(a) 및 2(c)는 종래의 제 2 방법에 의한 반도체 소자의 층간 절연막 평탄화 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 2(a)에 도시된 바와 같이, 반도체 소자를 제조하기 위한 구성 요소, DRAM인 경우에는 트랜지스터, 비트라인, 캐패시터 콘택이 형성된 반도체 기판(21) 상에 캐패시터(22)를 형성하고, 전체 구조 상부에 폴리실리콘막(23)을 형성한 다음, 셀 마스크를 이용한 식각 공정으로 주변 회로 지역(B)의 폴리실리콘막(23)을 제거한다. 이후, 전체 구조 상부에 층간 절연막(24)을 형성한다. 여기에서, 층간 절연막(24)은 BPSG, USG 등을 이용하여 형성되며, 셀 지역(A)과 주변 회로 지역(B)간 단차의 1.5배 이상의 두께로 형성한다. 이후, 주변 회로 지역(B) 및 셀 지역(A)과의 경계 부분 상에 감광막(25)을 형성한다.
도 2(b)에 도시된 바와 같이, 에치백(etch-back) 공정을 실시하여 셀 지역(A)과 주변 회로 지역(B)간의 단차만큼 층간 절연막(24)을 제거한 다음 감광막(25)을 제거한다.
도 2(c)는 감광막(25)이 도포되어 있던 셀 지역(A)과 주변 회로 지역(B) 경계 부분의 높은 층간 절연막(24)을 평탄화한 상태를 나타내는 소자의 단면도이다.
이와 같은 평탄화 방법은 연마 평탄도 및 균일도를 향상시킬 수 있는 반면, 셀 마스크 공정, 에치백 공정 등이 추가되어, 단위 공정 수가 증가하고 생산비가 증가되는 문제점이 있다.
따라서, 본 발명은 캐패시터간의 간격을 갭 매립에 적합한 폭으로 조절하여 형성하고, 고밀도 플라즈마 방법에 의해 층간 절연막을 증착하여, 셀 지역과 주변 회로 지역간의 단차를 감소시키고, 이에 의해 연마 평탄도 및 균일도를 향상시킬 수 있는 반도체 소자의 층간 절연막 평탄화 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 층간 절연막 평탄화 방법은 반도체 소자를 제조하기 위한 여러 가지 구성 요소가 형성된 반도체 기판 상에 일정 간격으로 다수의 캐패시터를 형성하는 단계와, 셀 지역에 폴리실리콘막을 형성하는 단계와, 전체 구조 상부에 고밀도 플라즈마 방법을 이용하여 층간 절연막을 형성한 후 열처리 공정을 실시하는 단계와, 화학적 기계적 연마 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1(a) 및 1(b)는 종래의 제 1 방법에 의한 반도체 소자의 층간 절연막 평탄화 방법을 설명하기 위해 도시한 소자의 단면도.
도 2(a) 및 2(c)는 종래의 제 2 방법에 의한 반도체 소자의 층간 절연막 평탄화 방법을 설명하기 위해 도시한 소자의 단면도.
도 3(a) 및 3(b)는 본 발명에 따른 반도체 소자의 층간 절연막 평탄화 방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
31 : 반도체 기판 32 : 캐패시터
33 : 폴리실리콘막 34 : 층간 절연막
A : 셀 지역 B : 주변 회로 지역
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a)에 도시된 바와 같이, 반도체 소자를 제조하기 위한 구성 요소, DRAM인 경우에는 트랜지스터, 비트라인, 캐패시터 콘택이 형성된 반도체 기판(31) 상에 캐패시터(32)를 형성하고, 전체 구조 상부에 폴리실리콘막(33)을 형성한 다음, 셀 마스크를 이용한 식각 공정으로 주변 회로 지역(B)의 폴리실리콘막(33)을 제거한다. 이후, 전체 구조 상부에 층간 절연막(34)을 형성한다. 여기에서, 캐패시터(32) 간의 간격을 0.15 ∼ 1.0㎛로 제어하여 갭 매립 특성을 향상시킨다. 또한, 층간 절연막(34)은 고밀도 플라즈마 방법을 이용하여 15000 ∼ 3000Å의 두께(셀 지역(A)과 주변 회로 지역(B)간 단차의 1.2배)로 형성하며, USG, PSG 등이 주로 이용되고, 층간 절연막 형성 후에는 500 ∼ 1200℃에서 열처리를 실시한다. 이와 같은 조건을 사용하면, 도시된 것과 같이 낮은 단차를 갖는 층간 절연막(34)을 형성할 수 있다.
도 3(b)에 도시된 바와 같이, 화학적 기계적 연마 공정을 실시하여 층간 절연막(34)을 평탄화한다. 이때, 요구되는 연마량은 1000 ∼ 5000Å이며, 연마제로서 실리카, 알루미나 및 크기가 100 ∼ 400nm이고 pH9 ∼ 11.5이며, 유량이 100 ∼ 400ml/min인 산화막용 슬러리 중 어느 하나를 이용한다.
이와 같은 방법으로 평탄화 공정을 실시하게 되면, 공정을 추가하지 않고도 연마 평탄도 및 균일도를 향상시킬 수 있어 연마 특성이 향상되며, 이에 따라 생산비를 감소시킬 수 있다. 또한, 후속 금속 콘택 형성을 위한 리소그라피 공정 마진을 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 따르면 캐패시터의 간격을 갭 매립에 적절하게 제어하여 형성하고, 고밀도 플라즈마 방식으로 층간 절연막을 형성하므로 써, 셀 지역과 주변 회로 지역간의 단차를 캐패시터간 갭 매립에 소모되는 층간 절연막의 단차만큼 감소시킬 수 있다. 이와 같이 증착된 층간 절연막을 평탄화하면, 추가적인 공정 없이 연마 평탄도 및 균일도를 향상시킬 수 있어, 단위 공정 수 감소에 따른 생산비를 감소시킬 수 있는 효과가 있다 또한, 후속 금속 콘택 형성을 위한 리소그라피 공정 및 식각 공정시 공정 마진을 확보할 수 있고, 이후 형성된 금속배선의 일렉트로 마이그레이션(Electro Migration; EM) 및 스트래스 마이그레이션(Stress Migration; SM) 현상을 억제할 수 있어 소자의 전기적 저항을 감소에 따른 소자 특성 향상의 효과를 얻을 수 있다. 그리고, 작은 연마량으로 웨이퍼의 평탄화가 가능하기 때문에, 연마 시간 감소에 따른 단위 시간당 생산성을 증가시킬 수 있고, 화학적 기계적 연마 공정에 소요되는 슬러리, 연마 패드 등 소모재 소모 비용을 감소시킬 수 있다.

Claims (9)

  1. 반도체 소자를 제조하기 위한 여러 가지 구성 요소가 형성된 반도체 기판 상에 일정 간격으로 다수의 캐패시터를 형성하는 단계와,
    셀 지역에 폴리실리콘막을 형성하는 단계와,
    전체 구조 상부에 고밀도 플라즈마 방법을 이용하여 층간 절연막을 형성한 후 열처리 공정을 실시하는 단계와,
    화학적 기계적 연마 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  2. 제 1 항에 있어서,
    상기 캐패시터간 간격은 0.15 ∼ 1.0㎛인 것을 특징으로 하는 반도체 소자의 층간 절연막 평탕화 방법.
  3. 제 1 항에 있어서,
    상기 층간 절연막은 15000 ∼ 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  4. 제 1 항에 있어서,
    상기 층간절연막은 셀 지역과 주변 회로 지역간 단차의 1.2배의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  5. 제 1 항에 있어서,
    상기 층간 절연막은 USG, PSG 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  6. 제 1 항에 있어서,
    상기 열처리 공정은 500 ∼ 1200℃에서 실시하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  7. 제 1 항에 있어서,
    상기 화학적 기계적 연마 공정시 요구되는 연마량은 1000 ∼ 5000Å인 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  8. 제 1 항에 있어서,
    상기 화학적 기계적 연마 공정은 연마제로서 실리카, 알루미나 및 산화막용 슬러리 중 어느 하나를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  9. 제 7 항에 있어서,
    상기 산화막용 슬러리는 크기가 100 ∼ 400nm이고 pH9 ∼ 11.5이며, 유량을 100 ∼ 400ml/min로 제어하여 사용하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
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* Cited by examiner, † Cited by third party
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KR100550639B1 (ko) * 1999-12-22 2006-02-09 주식회사 하이닉스반도체 반도체 소자의 폴리머절연막 평탄화 방법
KR100732309B1 (ko) * 2001-06-22 2007-06-25 주식회사 하이닉스반도체 반도체소자의 제조방법

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