KR20030000722A - 반도체소자의 비트라인 형성방법 - Google Patents

반도체소자의 비트라인 형성방법 Download PDF

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이래희
은용석
백정권
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Abstract

본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 특히 하부 비트라인 플러그가 형성된 반도체기판 상의 비트라인 플러그 상부에만 감광막을 도포하고 희생절연막을 적층한 후, 감광막을 제거하여 비트라인 형성부위를 형성함으로써, 상기 두꺼운 희생절연막의 식각공정이 제거되어, 비트라인의 너비는 감소시키면서, 높이는 증가시킬 수 있는 것을 특징으로 하여, 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

반도체소자의 비트라인 형성방법{Method for forming the bit line semiconductor device}
본 발명은 반도체소자 제조방법에 관한 것으로, 보다 상세하게는 하부 비트라인 플러그가 형성된 반도체기판 상의 비트라인 플러그 상부에만 감광막을 도포하고 희생절연막을 적층한 후, 감광막을 제거하여 비트라인 형성부위를 형성함으로써, 상기 두꺼운 희생절연막의 식각공정이 제거되어, 비트라인의 너비는 감소시키면서, 높이는 증가시킬 수 있도록 하는 반도체소자의 비트라인 형성방법에 관한 것이다.
현재 반도체 소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구개발이 활발하게 진행되고 있으며, 반도체 소자의 고집적화가 이루어질수록 비트라인의 저항측면에서는 단면적을 증가시켜야 하나 반도체소자 집적도 측면에서는 비트라인의 너비를 줄여야 하기 때문에 비트라인의 높이만 증가한다.
도 1a 내지 도 1c는 종래 반도체소자의 비트라인 형성방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 소정의 하부구조를 가지고 있는 반도체기판 상에 산화물질을 이용하여 층간절연막(20)을 형성한 후에 층간절연막(20)내에 후속 비트라인과 연결될 비트라인 콘택 플러그(30)를 형성한다.
이어, 도 1b에 도시된 바와 같이, 상기 결과물상에 비트라인 형성 영역을 정의하기 위하여 희생절연막(40)이 두껍게 증착된다.
그리고, 상기 희생절연막(40) 상부에 비트라인 형성 영역(60)을 정의하는 마스크(50)를 이용한 사진 및 식각 공정을 실시함으로써 희생절연막(40) 내에개구부(65)가 형성되었다.
이어서, 도 1c에 도시된 바와 같이, 상기 개구부(미도시함)가 형성된 결과물 상에 전도막(70)을 증착한 후, 화학기계적 연마 공정을 진행하여 평탄화함으로써 비트라인이 형성된다.
그런데, 상기와 같은 종래 기술을 이용하게 되면, 상기 희생절연막의 두께가 두꺼울 경우, 희생절연막 내부에 개구부 형성 시, 식각 에천트(etchant)인 플라즈마나 세정액이 개구부 내부로 진입하기가 어려우며, 그 결과 개구부의 너비가 넓어져 반도체소자의 집적도가 낮아지는 문제점이 있었다.
또한, 상기 식각 에천트인 플라즈마나 세정액이 하부 반도체기판과 반응하여 형성된 생성 가스가 홀을 빠져나오기 어려워 홀 내부에 잔류되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 하부 비트라인 플러그가 형성된 반도체기판 상의 비트라인 플러그 상부에만 감광막을 도포하고 희생절연막을 적층한 후, 감광막을 제거하여 비트라인 형성부위를 형성함으로써, 상기 두꺼운 희생절연막의 식각공정이 제거되어, 비트라인의 너비는 감소시키면서, 높이는 증가시킬 수 있도록 하는 것이 목적이다.
도 1a 내지 도 1c는 종래 반도체소자의 비트라인 형성방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 비트라인 형성방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체기판 110 : 층간절연막
120 : 비트라인 콘택 플러그 130 : 감광막
140 : 희생절연막 150 : 비트라인 형성지역
160 : 유전체막
상기 목적을 달성하기 위하여, 본 발명은 반도체소자의 비트라인 형성방법에있어서, 하부 비트라인 플러그가 형성된 반도체기판 상의 비트라인 플러그 상부에만 감광막을 도포하는 단계와; 상기 감광막이 도포된 결과물 상에 희생절연막을 적층한 후, 감광막이 드러날 때까지 연마하여 평탄화하는 단계와; 상기 감광막을 산화물 식각 용액으로 제거하고, 전도막을 적층한 후, 상기 희생절연막이 드러날 때까지 화학기계적 연마 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 비트라인 형성방법을 제공한다.
본 발명은 반도체소자의 비트라인 형성방법에 있어서, 하부 비트라인 플러그가 형성된 반도체기판 상의 비트라인 형성지역에 감광막을 미리 형성한 후, 희생절연막을 적층하고, 상기 감광막을 세정공정을 통하여 제거함으로써, 비트라인의 너비는 감소시키면서, 높이는 증가시킬 수 있는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 비트라인 형성방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판으로서 실리콘 기판(100)에 필드산화막(미도시함)을 형성하여 소자의 활성 영역과 비활성 영역을 정의하며, 그 기판 상부면에 일련의 소자 공정으로 게이트산화막, 게이트 전극, 스페이서 및 소스/드레인 영역을 갖는 트렌지스터(미도시함)를 형성한다.
그 후, 상기 결과물상에 USG(Undoped Silicate Glass), BPSG(Boro PhosphoSilicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 CMP(Chemical Mechanical Polishing) 공정을 실시하여 층간절연막(110)을 형성한 후에 층간절연막(110)내에 후속 비트라인과 연결될 비트라인 콘택 플러그(120)를 형성한다.
이어, 상기 결과물상의 비트라인 형성지역에 감광막(130)을 도포한다.
그리고, 도 2b에 도시된 바와 같이, 상기 감광막(130)이 형성된 결과물 상에 희생절연막(140))을 두껍게 증착한다.
이때, 상기 희생절연막(140)은 USG, PSG, BPSG, PE-TEOS(Plasma Enhanced Tetra Ethly Ortho Silicate), LP-TEOS 등의 산화물질 중에서 어느 하나를 이용한다.
그리고, 상기 결과물 상에 CMP공정 내지 전면 식각 공정을 실시하여 감광막(미도시함)이 드러날 때까지 상기 결과물을 연마한 후, 상기 감광막(미도시함)을 산화물 식각용액인 HF용액을 이용여 딥아웃(dip-out)공정으로 약 10분간 실시하여 제거하여 비트라인 형성지역(150)을 형성한다.
계속하여, 도 2c에 도시된 바와 같이, 상기 감광막이 제거된 결과물 전체에 유전체막(160)을 적층한 후, 상기 희생절연막(140) 상부가 드러날 때까지 하여 연마하여 비트라인을 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 비트라인 형성방법을 이용하게 되면, 하부 비트라인 플러그가 형성된 반도체기판 상의 비트라인 플러그 상부에만 감광막을 도포하고 희생절연막을 적층한 후, 감광막을 제거하여 비트라인 형성부위를 형성함으로써, 상기 두꺼운 희생절연막의 식각공정이 제거되어, 비트라인의 너비는 감소시키면서, 높이는 증가시킬 수 있어 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 한다.

Claims (1)

  1. 반도체소자의 비트라인 형성방법에 있어서,
    하부 비트라인 플러그가 형성된 반도체기판 상의 비트라인 플러그 상부에만 감광막을 도포하는 단계와;
    상기 감광막이 도포된 결과물 상에 희생절연막을 적층한 후, 감광막이 드러날 때까지 연마하여 평탄화하는 단계와;
    상기 감광막을 산화물 식각 용액으로 제거하고, 전도막을 적층한 후, 상기 희생절연막이 드러날 때까지 화학기계적 연마 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
KR1020010036800A 2001-06-26 2001-06-26 반도체소자의 비트라인 형성방법 KR20030000722A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
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US9647033B2 (en) 2014-12-22 2017-05-09 Samsung Electronics Co., Ltd. Methods of manufacturing magnetic memory device having a magnetic tunnel junction pattern

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* Cited by examiner, † Cited by third party
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