KR100798270B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

금속/ 절연체/ 금속 (MIM) 구조의 커패시터를 포함하는 반도체 소자 및 그 제조방법에 관한 것으로, 그 목적은 비아 단차에 기인한 금속막의 불균일성을 방지하여 반도체 소자의 신뢰성을 향상시키는 데 있다. 이를 위해 본 발명에서는 반도체 기판의 구조물 상에 하부금속배선을 형성하는 단계, 하부금속배선 상에 소정폭의 하부전극, 유전체층, 상부전극 및 희생절연막을 차례로 형성하는 단계, 희생절연막을 포함하여 하부금속배선의 상부 전면에 층간절연막을 형성하는 단계, 층간절연막을 소정폭으로 식각하여 비아홀을 형성하되, 희생절연막을 식각하고 상부전극을 소정두께 더 식각하여 비아홀의 하면을 통해 상부전극을 노출시키는 단계, 비아홀의 내부에 비아금속막을 매립하도록 형성하는 단계, 비아금속막 및 층간절연막 상에 상부금속배선을 형성하는 단계를 포함하여 반도체 소자를 제조한다.
커패시터, 상부전극, 희생절연막

Description

반도체 소자 및 그 제조 방법 {Semiconductor device and fabrication method of thereof}
도 1은 종래 반도체 소자를 도시한 단면도이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속/ 절연체/ 금속 (MIM) 구조의 커패시터를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
최근 등장하는 복합 반도체장치(MML:Merged Memory Logic)는 하나의 칩 내에 메모리 셀 어레이부, 예컨대 디램(DRAM :dynamic random access memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다. 이러한 복합 반도체장치의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체장치의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다.
한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현 하기 위한 반도체소자 개발이 진행 중에 있다. 일반적으로, 커패시터가 다결정실리콘(polysilicon)/ 절연체(insulator)/ 다결정실리콘(polysilicon)의 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 다결정실리콘으로 사용하기 때문에 상,하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체커패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위해 커패시터의 구조를 금속/절연체/실리콘 (metal/insulator/silicon : MIS) 또는 금속/절연체/금속(metal/insulator/metal : MIM)으로 변경하게 되었는데, 그 중에서도 MIM 구조의 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
그런데, MIM형 아날로그 커패시터는 다른 반도체 소자와 동시에 구현되어야 하므로 상호 연결배선(interconnection line)인 금속배선을 통해서 반도체소자와 전기적으로 연결되어 있다.
그러면, 종래 반도체 소자 제조방법에 따라 MIM 구조의 커패시터를 제조하는 방법을 첨부된 도면을 참조하여 설명한다. 도 1은 종래 방법에 따라 형성된 반도체 소자를 도시한 단면도이다.
먼저, 반도체 기판(1)의 상부에 통상의 반도체 소자 공정을 진행하고 층간절연막(미도시)을 형성한 다음, 층간절연막 상에 하부금속배선(2) 및 하부전극(3)을 차례로 형성한다.
다음, 하부전극(3) 상에 유전체층(4) 및 상부전극(5)을 차례로 증착한 다음, 상부전극(5) 상에 감광막 패턴을 형성하고 감광막 패턴을 마스크로 하여 상부전극(5) 및 유전체층(4)을 식각하여 소정폭의 상부전극(5) 및 유전체층(4)을 남긴다. 여기서 하부전극(3), 유전체층(4), 및 상부전극(5)이 MIM 구조의 커패시터에 해당된다.
다음, 상부전극(5) 및 하부전극(3)의 상부 전면에 산화막(6)을 증착하고 상면을 평탄화한 후, 감광막 패턴을 마스크로 하고 하부전극(3) 및 상부전극(5) 상의 산화막(6)을 소정영역 식각하여, 하부전극(3) 및 상부전극(5)의 표면을 개방하는 소정폭의 비아홀(100A, 100B)을 형성한다. 이 때, 하부전극(3) 표면을 개방하는 비아홀(100A)은 상부전극(5) 표면을 개방하는 비아홀(100B)에 비해 더 깊기 때문에, 상부전극(5) 표면을 개방하는 비아홀(100B)이 먼저 형성된 후 산화막(6)을 C 만큼 더 식각하여 하부전극(3) 표면을 개방하는 비아홀(100A)을 형성한다.
그러나, 산화막(6)을 C 만큼 더 식각하는 동안에 이미 형성이 완료된 상부전극(5) 표면을 개방하는 비아홀(100B)의 하부에서는 과도한 식각이 이루어지게 되고, 특히 비아홀(100B) 바닥의 모서리 부분인 D 부분에서 손상이 발생한다.
다음, 비아홀을 통해 노출된 하부전극(3)과 상부전극(5)을 포함하여 산화막(6)의 상부 전면에, 비아홀(100A, 100B)을 충분히 매립하도록 금속막(7)을 증착한 후, 산화막(6)의 상면이 노출될 때까지 평탄화하며 평탄화된 상면에 금속물질을 형성하고 이를 패터닝하여 상부금속배선(8)을 형성한다.
그러나, 상기한 바와 같은 종래 방법에서는 비아홀(100A, 100B)의 깊이가 서로 다르기 때문에 깊이가 얕은 비아홀인 상부전극(5) 표면을 개방하는 비아홀(100B)의 하부 및 모서리 D 부분에 과도 식각 및 손상이 발생하여 여기에는 비아홀(100B)을 매립하는 금속막(7)이 균일하게 형성되지 않는다.
따라서, 상부금속배선(8)을 통해 흘러온 전류가 상부전극(5)으로 일정하게 흐를 수 없게 되며, 이로 인해 커패시터의 안정적인 동작이 방해되고 반도체 소자의 오동작이 유발되는 등 소자의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 비아 단차에 기인한 금속막의 불균일성을 방지하여 반도체 소자의 신뢰성을 향상시키는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 커패시터의 상부전극 상에 희생절연막을 증착하여 비아홀 식각시 상부전극의 손상을 방지하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자 및 그 제조 방법에 대해 상세히 설명한다. 도 2a 내지 도 2c는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
본 발명에 따라 제조된 반도체 소자는 도 2c에 도시되어 있으며, 이에 도시된 바와 같이, 본 발명에 따른 반도체 소자에서는, 반도체 기판의 구조물 상에 하부금속배선이 형성되어 있고, 하부금속배선 상에는 하부전극, 유전체층, 및 상부전극이 소정폭으로 하부로부터 차례로 적층된 구조의 커패시터가 형성되어 있으며, 커패시터 상에는 비아홀이 형성되어 있고, 비아홀의 내부에는 비아금속막이 매립되어 있으며, 비아홀의 외측방, 커패시터의 외부 및 하부금속배선 상에는 층간절연막이 형성되어 있으며, 비아금속막 및 층간절연막 상에는 상부금속배선이 형성되어 있는데, 이 때, 상부전극에서 비아홀과 접촉하는 부분을 제외한 나머지 영역 상에는 희생절연막이 형성되어 있고, 상부전극에서 비아홀과 접촉하는 부분은 소정두께 식각되어 있다.
이 때, 희생절연막은 층간절연막에 비해 식각률이 낮은 물질로 이루어지는 것이 바람직하며, 상부전극에서 비아홀과 접촉하는 부분이 식각된 소정 두께란 상부전극 총 두께의 1/5 이하인 것이 바람직하다.
또한, 비아홀의 내벽에는 제1베리어금속막이 형성될 수 있고, 비아금속막 및 층간절연막 상에는 제2베리어금속막이 형성될 수 있다.
유전체층은 하부전극으로부터 희생절연막까지의 총 두께에 대해 1/2 이하인 것이 바람직하며, 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘카본나이트라이드 중의 어느 한 물질로 이루어질 수도 있고, 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 및 실리콘카본나이트라이드층 중에서 선택된 2종 이상의 층이 적층된 구조로 이루어질 수도 있으며, 유전체층으로서 실리콘옥시나이트라이드를 사용할 때에는, 실리콘옥시나이트라이드 상에 100Å 이하의 두께로 산화막을 형성하는 것이 바람직하다.
비아금속막은 텅스텐으로 이루어지는 것이 바람직하다.
그러면, 상기한 바와 같은 본 발명의 반도체 소자를 제조하는 방법에 대해 상세히 설명한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11)의 상부에 통상의 반도체 소자 공정을 진행하고 제1층간절연막(12)을 형성한 다음, 제1층간절연막(12) 상에 하부금속배선(13), 하부전극(14), 유전체층(15), 상부전극(16), 및 희생절연막(17)을 차례로 형성한다.
이 때, 상부전극 형성 전에 플라즈마 처리를 수행하여 유전체층 표면의 이물질을 제거할 수 있다. 또한, 유전체층은 하부전극으로부터 희생절연막까지의 총 두께에 대해 1/2 이하의 두께로 형성하는 것이 바람직하며, 이러한 유전체층은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘카본나이트라이드 중의 어느 한 물질을 사용하여 형성하거나, 또는 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 및 실리콘카본나이트라이드층 중에서 선택된 2종 이상의 층이 적층된 구조로 형성할 수 있는데, 실리콘옥시나이트라이드를 사용할 경우에는, 실리콘옥시나이트라이드 상에 100Å 이하의 두께로 산화막을 형성하는 것이 바람직하다.
상기한 구조에서, 하부전극(14), 유전체층(15), 및 상부전극(16)은 MIM 구조의 커패시터에 해당된다.
이어서, 희생절연막(17)의 상부 전면에 감광막을 도포하고 노광 및 현상하여 소정폭의 감광막만을 남기고 나머지를 식각함으로써 감광막 패턴(18)을 형성한다.
다음, 감광막 패턴(18)을 마스크로 하여 상면이 노출된 희생절연막(17), 상부전극(16), 및 유전체층(15) 소정부분을 식각하여, 도 2b에 도시된 바와 같이 희생절연막(17), 상부전극(16) 및 유전체층(15)을 소정폭으로 남긴 후, 감광막 패턴(18)을 제거하고 세정공정을 수행한다.
이어서, 희생절연막(17)을 포함하여 하부전극(14)의 상부 전면에 산화막 등으로 이루어진 제2층간절연막(19)을 두껍게 증착한다. 제2층간절연막(19)의 증착 후에는 화학기계적 연마하여 그 상면을 평탄화할 수 있으며, 평탄화 후에는 400~600℃의 온도로 열처리할 수 있다.
이어서, 평탄화된 제2층간절연막(19)의 상면에 감광막을 도포하고 노광 및 현상하여 비아로 예정된 부분의 제2층간절연막(19) 상면을 노출시키는 감광막 패턴(20)을 형성한다.
다음, 감광막 패턴(20)을 마스크로 하여 상면이 노출된 제2층간절연막(19) 부분을 건식식각하여 하부전극(14)의 표면을 개방하는 소정폭의 비아홀(200A) 및 희생절연막(17)의 표면을 개방하는 소정폭의 비아홀(200B)을 형성한다.
이 때, 하부전극(14) 표면을 개방하는 비아홀(200A)은 희생절연막(17) 표면을 개방하는 비아홀(200B)에 비해 더 깊기 때문에, 희생절연막(17) 표면을 개방하는 비아홀(200B)이 먼저 형성된 후 두 비아홀 간의 단차인 C'만큼 제2층간절연막(19)을 더 식각하여 희생절연막(17) 표면을 개방하는 비아홀(200B)을 형성하는데, 제2층간절연막(19)을 C'만큼 더 식각하는 동안에 희생절연막(17)도 식각된다.
그러나, 희생절연막(17)은 제2층간절연막(19)에 비해 식각률이 낮은 물질로 이루어지기 때문에, 제2층간절연막(19)을 C'만큼 더 식각하는 동안에 희생절연막(17) 및 그 하부의 상부전극(16) 최상층이 얇게, 즉 C'보다 얇은 두께로 식각되어, 최종적인 비아홀(200B)의 바닥에 상부전극(16)의 표면이 노출된다. 여기서, 상부전극(16)이 식각되는 두께는 상부전극 총 두께의 1/5 이하로 하는 것이 바람직하다.
다음, 감광막 패턴(20)을 제거하고 세정공정을 수행한 다음, 비아홀(200A, 200B)의 내벽에 제1베리어금속막(21)을 증착하고, 제1베리어금속막(21) 상에 텅스텐 등의 비아금속막(22)을 증착하여 비아홀(200A, 200B)의 내부를 완전히 매립한다. 비아금속막(22)의 증착 후에는 제2층간절연막(19)의 상면이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킬 수 있으며, 평탄화 후에는 400~600℃의 온도로 열처리할 수 있다.
이어서, 평탄화된 상면에 제2베리어금속막(23) 및 금속배선막(24)을 차례로 증착하고 이들을 패터닝하여 상부금속배선(23, 24)을 형성한다. 이 때 제2베리어금속막(23) 형성 이전에, 플라즈마 식각을 수행하여 비아금속막(22) 표면의 이물질을 제거할 수 있다. 이로써, 상부금속배선(23, 24)이 비아금속막(22)을 통해 커패시터의 상부전극(16)과 연결된다.
상술한 바와 같이, 본 발명에서는 커패시터의 상부전극 상에 희생절연막을 증착하기 때문에, 종래 비아홀 식각시 비아홀의 바닥과 접촉하는 MIM 구조 커패시터의 상부전극이 소정영역 손상되어 손상된 영역에 증착되는 비아홀 매립 금속막이 균일하게 형성되지 못하던 것을 방지하는 효과가 있다.
따라서, 커패시터의 안정적인 동작을 가능하게 하고, 이로써 소자의 신뢰성 을 향상시키는 효과가 있다.

Claims (20)

  1. 반도체 기판의 구조물 상에 형성된 하부금속배선;
    상기 하부금속배선 상에 형성되고, 하부전극, 유전체층, 및 상부전극이 하부로부터 차례로 적층된 구조의 커패시터;
    상기 커패시터 상에 형성된 비아홀;
    상기 비아홀의 내부에 매립된 비아금속막;
    상기 비아홀의 외측방, 상기 커패시터의 외부 및 상기 하부금속배선 상에 형성된 층간절연막;
    상기 비아금속막 및 층간절연막 상에 형성된 상부금속배선을 포함하는 반도체 소자에 있어서,
    상기 비아홀과 접촉하는 부분을 제외한 상부전극 상에 희생절연막이 형성되고,
    상기 비아홀과 접촉하는 상기 상부전극의 부분이 일부분 식각된 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 희생절연막은 상기 층간절연막에 비해 식각률이 낮은 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 상부전극의 식각되는 두께는 상기 상부전극 총 두께의 1/5 이하인 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 비아홀의 내벽에 형성된 제1베리어금속막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 비아금속막 및 층간절연막 상에 형성된 제2베리어금속막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 유전체층은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘카본나이트라이드 중의 어느 한 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 유전체층은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 및 실리콘카본나이트라이드층 중에서 2종 이상의 층이 적층된 구조로 이루어지는 것을 특징으로 하는 반도체 소자.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 유전체층으로 상기 실리콘옥시나이트라이드를 사용할 때에는, 상기 실리콘옥시나이트라이드 상에 100Å 이하의 두께로 형성된 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 유전체층의 두께는 상기 하부전극으로부터 상기 희생절연막까지의 총 두께에 대해 1/2 이하인 것을 특징으로 하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 비아금속막은 텅스텐으로 이루어지는 것을 특징으로 하는 반도체 소자.
  11. 반도체 기판의 구조물 상에 하부금속배선을 형성하는 단계;
    상기 하부금속배선 상에 하부전극, 유전체층, 상부전극 및 희생절연막을 차례로 형성하는 단계;
    상기 희생절연막을 포함하여 상기 하부금속배선의 상부 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 비아홀을 형성하되, 상기 희생절연막을 식각하고 상기 상부전극을 일부 더 식각하여 상기 비아홀의 하면을 통해 상기 상부전극을 노출시키는 단계;
    상기 비아홀의 내부에 비아금속막을 매립하도록 형성하는 단계;
    상기 비아금속막 및 층간절연막 상에 상부금속배선을 형성하는 단계
    을 포함하는 반도체 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 상부전극을 더 식각할 때에는, 상기 상부전극 총 두께의 1/5 이하로 식각하는 반도체 소자 제조 방법.
  13. 제 12 항에 있어서,
    상기 소정폭의 하부전극, 유전체층, 상부전극 및 희생절연막을 차례로 형성하는 단계는, 상기 하부금속배선의 상부 전면에 하부전극, 유전체층, 상부전극 및 희생절연막을 차례로 형성한 후, 감광막 패턴을 마스크로 이용하여 식각하고 상기 하부전극, 유전체층, 상부전극 및 희생절연막을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  14. 제 12 항에 있어서,
    상기 층간절연막을 형성한 후에는 상면을 화학기계적 연마하여 평탄화시키는 단계를 더 포함하는 반도체 소자 제조 방법.
  15. 제 14 항에 있어서,
    상기 비아금속막을 형성한 후에는, 상기 층간절연막이 노출될 때까지 상면을 화학기계적 연마하여 평탄화시키는 단계를 더 포함하는 반도체 소자 제조 방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 평탄화 단계 후에는 400~600℃의 온도로 열처리하는 단계를 더 포함하는 반도체 소자 제조 방법.
  17. 제 15 항에 있어서,
    상기 비아금속막의 형성 단계 이전에, 상기 비아홀의 내벽에 제1베리어금속막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  18. 제 17 항에 있어서,
    상기 상부금속배선의 형성 단계 이전에, 상기 비아금속막 및 층간절연막 상에 제2베리어금속막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  19. 제 18 항에 있어서,
    상기 제2베리어금속막 형성 단계 이전에, 플라즈마 식각을 수행하여 상기 비아금속막 표면의 이물질을 제거하는 단계를 더 포함하는 반도체 소자 제조 방법.
  20. 제 19 항에 있어서,
    상기 상부전극 형성 전에, 플라즈마 처리를 수행하여 상기 유전체층 표면의 이물질을 제거하는 단계를 더 포함하는 반도체 소자 제조 방법.
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