KR19980044102A - 반도체 소자의 콘택 플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택 플러그 형성 방법을 개시한다.
본 발명의 제 1 실시예는, 배선층이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 1 절연막 및 제 2 절연막을 차례로 형성하는 제 1 단계; 상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)하는 제 2 단계; 상기 제 1 절연막 상에 제 3 절연막을 형성하는 제 3 단계; 상기 배선층의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성하는 제 4 단계; 상기 단계들로 형성된 결과물의 구조를따라 장벽층을 형성하는 제 5 단계; 상기 장벽층이 형성된 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 증착하여 물질층을 형성하는 제 6 단계; 화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 물질층과 장벽층을 연마하는 제 7 단계로 이루어진다. 본 발명의 제 2 실시예는, 배선층이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 1 절연막 및 제 2 절연막을 차례로 형성하는 제 1 단계; 상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)하는 제 2 단계; 상기 제 1 절연막 상에 제 3 절연막을 형성하는 제 3 단계; 상기 배선층 상부에 존재하는 제 3 절연막의 소정 두께를 제거하여 트렌치(trench)를 형성하는 제 4 단계; 상기 배선층의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성하는 제 5 단계; 상기 단계들로 형성된 결과물의 구조를따라 장벽층을 형성하는 제 6 단계; 상기 장벽층이 형성된 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 사용하여 물질층을 형성하는 제 7 단계; 및 화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 물질층과 장벽층을 연마하는 제 8 단계로 이루어진다. 즉, 화학기계적 연마 대신 에치백 방법으로 절연막을 평탄화하고 2개 이상의 연마판을 구비한 화학기계적 연마 장치를 이용하여 플러그를 형성하기 위한 물질층과 절연막을 연속하여(in-situ) 연마함으로써 공정의 단순화 및 평탄도의 개선을 기할 수 있을 뿐만아니라 배선층 상에 플러그와 또다른 배선층을 동시에 형성할 수 있다는 장점이 있다.

Description

반도체 소자의 콘택 플러그 형성 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 보다 단순한 공정으로 배선층 상에 콘택 플러그를 형성하는 방법에 관한 것이다.
반도체 소자에 있어서 배선층은 신호를 전달하는 역할을 하는데 배선층과 배선층을 연결하기 위해서 콘택 플러그(contact plug)를 형성한다. 상기 콘택 플러그는 신호의 동작 지연 현상을 방지하기 위해 비저항이 낮은 금속으로 형성된다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법을 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 1은 반도체 기판을, 3은 층간 절연층을, 5는 배선층을, 7·7a·7b는 절연막을, 8은 콘택 홀을, 9·9a는 장벽층을, 11·11a는 물질층을 각각 나타낸다.
도 1a를 참조하면, 층간 절연층(3)이 형성된 반도체 기판(1) 상에 도전성 물질을 증착한 후 패터닝하여 배선층(5)을 형성하는 공정과 상기 배선층(5)이 형성된 반도체 기판(1) 상에 절연 물질을 증착하여 절연막(7)을 형성하는 공정을 진행한다.
상기 배선층(5)은 금속, 예컨대 알루미늄(Al)을 사용하여 형성한다.
상기 절연막(7)은 상기 배선층(5)의 구조로 인해 평탄화되지 않고 함몰된 부분이 나타난다.
도 1b를 참조하면, 상기 절연막(7)을 화학기계적 연마(CMP)하여 평탄화된 절연막(7a)을 형성한다.
이때 상기 연마 시간을 조절함으로써 상기 절연막(7a)을 일정한 두께로 형성할 수 있다. 이어서 상기 연마 공정에서 발생한 파티클(particle)을 제거하기 위해 스핀 스크러빙(spin scrubbing)과 같은 세정 공정을 진행한다.
도 1c를 참조하면,사진 식각 방법을 이용하여 상기 배선층(5)의 표면이 노출되도록 상기 절연막(7a)을 식각하여 콘택 홀(8)을 형성하는 공정, 상기 콘택 홀(8)이 형성된 반도체 기판(1) 상에 티타늄(Ti) 및 질화티타늄(TiN)을 증착하여 장벽층(9)을 형성하는 공정 그리고 상기 장벽층(9)이 형성된 반도체 기판(1) 전면에 텅스텐(W)을 증착하여 물질층(11)을 형성하는 공정을 차례로 진행한다.
상기 티타늄은 상기 물질층(11)의 구성 물질인 텅스텐과 상기 배선층(5)의 구성 물질인 알루미늄 사이의 접촉 저항을 감소시키기 위한 것이고, 상기 질화티타늄은 텅스텐의 접착도(adhesion)을 개선하기 위한 것이다.
도 1d를 참조하면, 상기 절연막(7b)이 드러날 때까지 상기 물질층(11)과 장벽층(9)을 화학기계적 연마(CMP)한다.
그 결과 상기 콘택 홀(8) 내에는 물질층(11a)/장벽층(9a)으로 이루어진 플러그가 형성된다.
상기와 같은 방법은 절연막 증착 후와 물질층 증착 후 총 2회의 화학기계적 연마(CMP)공정을 진행하므로써 공정이 복잡해지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 보다 단순한 공정으로 배선층 상에 콘택 플러그를 형성하는 방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법을 설명하기 위해 도시한 단면도들이다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법중 제 1 실시예를 설명하기 위해 도시한 단면도들이다.
도 3a 내지 도 3c는 본 발명에 의한 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법중 제 2 실시예를 설명하기 위해 도시한 단면도들이다.
상기 과제를 이루기 위한 본 발명의 제 1 실시예는, 배선층이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 1 절연막 및 제 2 절연막을 차례로 형성하는 제 1 단계; 상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)하는 제 2 단계; 상기 제 1 절연막 상에 제 3 절연막을 형성하는 제 3 단계; 상기 배선층의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성하는 제 4 단계; 상기 단계들로 형성된 결과물의 구조를따라 장벽층을 형성하는 제 5 단계; 상기 장벽층이 형성된 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 증착하여 물질층을 형성하는 제 6 단계; 화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 물질층과 장벽층을 연마하는 제 7 단계를 구비하는 것을 특징으로하는 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법을 제공한다.
상기 과제를 이루기 위한 본 발명의 제 2 실시예는, 배선층이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 1 절연막 및 제 2 절연막을 차례로 형성하는 제 1 단계; 상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)하는 제 2 단계; 상기 제 1 절연막 상에 제 3 절연막을 형성하는 제 3 단계; 상기 배선층 상부에 존재하는 제 3 절연막의 소정 두께를 제거하여 트렌치(trench)를 형성하는 제 4 단계; 상기 배선층의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성하는 제 5 단계; 상기 단계들로 형성된 결과물의 구조를따라 장벽층을 형성하는 제 6 단계; 상기 장벽층이 형성된 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 사용하여 물질층을 형성하는 제 7 단계; 및 화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 물질층과 장벽층을 연마하는 제 8 단계를 구비하는 것을 특징으로하는 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법을 제공한다.
상기 제 1 및 제 2 실시예에 있어서, 상기 제 2 단계의 에치백 공정에서는 상기 제 1 절연막과 제 2 절연막의 식각 선택비가 3:1∼1:3인 조건으로 진행하고 상기 제 1 절연막은 실리콘이 포함된 산화물질을 사용하여 고밀도 플라즈마(HDP;High Density Plasma) 방법을 이용하여 형성하는 것이 바람직하다. 또한 상기 제 1 절연막과 제 2 절연막은 각각 1000∼100000Å 두께로 형성하고, 상기 제 3 절연막은 10∼100000Å 두께로 형성하는 것이 바람직하다. 상기 제 2 절연막은 SOG(Silicon On Glass), 유동성 산화막(Flowable Oxide), 포토 레지스트(Photoresist) 및 절연성 폴리머(Polymer) 중 어느 하나를 사용하여 형성하거나 이중 어느 하나를 증착 및 열처리를 2회 이상 실시하여 형성하는 것이 바람직하다. 상기 제 3 절연막은 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN, SiON, SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)중 어느 하나를 사용한 단일층 그리고 상기 단일층들을 조합한 복수층 중 어느 하나로 형성하는 것이 바람직하다. 이때 상기 제 3 절연막중 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN 및 SiON은 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition) 및 플라즈마화학기상증착(PECVD;Plasma Enhenced CVD) 중 어느 하나의 방법으로 형성하고 SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)는 스핀 코팅(spin coating) 방법으로 형성하는 것이 바람직하다. 상기 장벽층은 티타늄(Ti), 티타늄나이트라이드(TiN) 및 텅스텐나이트라이드(WN)중 어느 하나를 사용한 단일층 그리고 상기 단일층을 조합한 복수층 중 어느 하나로 형성하고 상기 물질층은 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 실리콘 화합물, 알루미늄 구리 화합물, 알루미늄 구리 규소화합물 중 어느 하나를 사용하여 형성하는 것이 바람직하다.
상기 제 1 실시예의 7 단계와 상기 제 2 실시예의 8 단계는 연마판을 2개 이상 구비한 화학 기계적 연마 장치를 이용하는데 상기 연마판중 하나 이상의 연마판에서 상기 물질층의 연마율이 상기 제 3 절연막의 연마율보다 큰 연마제를 사용하는 것이 바람직하다. 연속하여(In-Situ) 다른 하나 이상의 연마판에서 상기 제 3 절연막의 연마율이 상기 물질층의 연마율보다 큰 연마제를 사용하여 상기 제 3 절연막의 일부를 제거하고 상기 반도체 기판을 세정하는 것이 바람직하다.
따라서, 본 발명에 의한 반도체 소자의 콘택 플러그 형성 방법은 화학기계적 연마 대신 에치백 방법으로 절연막을 평탄화하고 2개 이상의 연마판을 구비한 화학기계적 연마 장치를 이용하여 플러그를 형성하기 위한 물질층과 절연막을 연속하여(in-situ) 연마함으로써 공정의 단순화 및 평탄도의 개선을 기할 수 있을 뿐만아니라 배선층 상에 플러그와 또다른 배선층을 동시에 형성할 수 있다는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법중 제 1 실시예를 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 21은 반도체 기판을, 23은 층간 절연층을, 25는 배선층을, 27·27a·27b는 제 1 절연막을, 29는 제 2 절연막을, 31·31a·31b는 제 3 절연막을, 32는 콘택 홀을, 33·33a·33b는 장벽층을, 35·35a·35b는 물질층을 각각 나타낸다.
도 2a를 참조하면, 층간 절연층(23)이 형성된 반도체 기판(21) 상에 도전성 물질을 증착한 후 패터닝하여 배선층(25)을 형성하는 공정, 상기 배선층(25)이 형성된 반도체 기판(21) 상에 절연 물질을 증착하여 제 1 절연막(27)을 형성하는 공정 그리고 상기 제 1 절연막(27) 상에 제 2 절연막(29)을 형성하는 공정을 차례로 진행한다.
상기 배선층(25)은 금속, 예컨대 알루미늄(Al)을 사용하여 형성한다.
상기 제 1 절연막(27)은 증착과 식각을 동시에 진행할 수 있는 고밀도 플라즈마(HDP;High Density Plasma) 방법을 이용하여 실리콘이 포함된 산화물질을 1000∼100000Å 두께로 증착하는데, 이때 상기 배선층(25)으로 인해 단차가 발생한다.
상기 실리콘이 포함된 산화물질로는 SiO2, SiOF, BPSG 등이 있다.
상기 제 2 절연막(29)은 SOG(Silicon On Glass)를 1000∼100000Å 두께로 증착하여 형성하는데, 상기 SOG 이외에 유동성 산화막(Flowable Oxide), 포토 레지스트(Photoresist) 및 절연성 폴리머(Polymer)중 어느 하나를 사용할 수 있다.
또한 상기 제 2 절연막(29)은 상기 물질중 어느 하나를 2회 이상 증착하여 형성할 수 있는데 이때 막질 특성을 향상시키기 위해 각 증착 공정 후에 열처리 공정을 추가로 진행한다.
도 2b를 참조하면, 상기 제 2 절연막(29)이 완전히 제거될 때까지 에치백(etch back)하는 공정과 상기 제 1 절연막(27) 상에 제 3 절연막(31)을 형성하는 공정을 진행한다.
상기 에치백 공정에서는 제 1 절연막(27)과 제 2 절연막(29)의 식각 선택비가 3:1∼1:3인 조건으로 진행하는데, 그 결과 제 1 절연막(27a)으로 평탄화된다.
상기 에치백 공정을 이용함으로써 화학기계적 연마후 스핀 스크러빙(spin scrubbing) 공정을 진행하는 종래 방법에 비해 공정이 단순하고 비용이 절감되는 장점이 있다.
상기 제 3 절연막(31)은 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN, SiON, SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)중 어느 하나를 사용하여 형성한 단일층 그리고 상기 단일층들을 조합한 복수층 중 어느 하나로 형성하고, 그 총 두께는 10∼100000Å로 한다.
상기 제 3 절연막(31)을 구성하는 물질중 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN 및 SiON은 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition) 및 플라즈마화학기상증착(PECVD;Plasma Enhenced CVD) 방법 중 어느 하나의 방법으로 형성하고, SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)는 스핀 코팅(spin coating) 방법으로 형성한다.
도 2c를 참조하면, 사진 식각 방법을 이용하여 상기 배선층(25)의 표면이 노출되도록 상기 제 3 절연막(31)/제 1 절연막(27a)을 식각하여 콘택 홀(32)을 형성하는 공정, 상기 콘택 홀(32)이 형성된 반도체 기판(21) 상에 장벽층(33)을 형성하는 공정 그리고 상기 장벽층(33)이 형성된 반도체 기판(21) 전면에 저저항 금속을 증착하여 물질층(35)을 형성하는 공정을 차례로 진행한다.
상기 장벽층(33)은 TiN/Ti 구조 이외에 내화 금속인 티타늄(Ti), 티타늄나이트라이드(TiN) 및 텅스텐나이트라이드(WN)를 사용하여 단일층 또는 이들을 조합한 복수층으로 형성할 수 있다.
상기 물질층(35)을 구성하기 위한 저저항 금속에는 텅스텐(W), 알루미늄(Al), 구리(Cu)가 있는데, 이외에 다결정 실리콘과 텅스텐 실리콘 화합물, 알루미늄 구리 화합물 및 알루미늄 구리 규소화합물과 같은 저저항 금속 화합물 중 어느 하나를 사용하여 형성할 수 있다.
도 2d를 참조하면, 화학기계적 연마(CMP) 장치를 이용하여 상기 제 3 절연막(31a)이 드러날 때까지 상기 물질층(35)/장벽층(33)을 연마한다.
상기 연마 장치는 2개 이상의 연마판을 구비하고 각 연마판은 서로 다른 연마제를 사용할 수 있는데, 먼저 상기 물질층(35)의 연마율이 상기 제 3 절연막(31a)의 연마율보다 큰 연마제를 사용하여 하나 이상의 연마판에서 연마 공정을 진행함으로써 상기 제 3 절연막 (31a) 상의 물질층(35)/장벽층(33)이 제거된다.
그 결과 상기 콘택 홀(32) 내에 물질층(35a)/장벽층(33a)으로 이루어진 플러그가 형성된다.
도 2e를 참조하면, 연속하여(In-Situ) 화학기계적 연마 공정을 진행하여 상기 제 3 절연막(31a)을 평탄화한다.
다시말해서 상기 연마 장치중 다른 하나 이상의 연마판에서 상기 제 3 절연막(31a)의 연마율이 상기 물질층(35a)의 연마율보다 큰 연마제를 사용하여 연마함으로써 상기 제 3 절연막의 일부를 제거한다.
이때 연마 시간을 조절함으로써 콘택 플러그를 일정한 두께로 형성할 수 있다.
이어서 상기 연마 공정중에 발생한 파티클을 제거하기 위해 상기 반도체 기판(21)을 탈이온수(DI Water)를 사용하여 세정(cleaning)하는 공정을 진행하는데 이는 세정 전용 연마포가 부착된 연마판에서 진행하거나 세정 장치를 이용한다.
도 3a 내지 도 3c는 본 발명에 의한 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법중 제 2 실시예를 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 51은 반도체 기판을, 53은 층간 절연층을, 55는 배선층을, 57·57a는 제 1 절연막을, 58은 트렌치(trench)를, 59·59a는 제 3 절연막을, 60은 콘택 홀을, 61·61a는 장벽층을, 63·63a는 물질층을 각각 나타낸다.
도 3a를 참조하면, 층간 절연층(53)이 형성된 반도체 기판(51) 상에 도전성 물질을 증착한 후 패터닝하여 배선층(55)을 형성하는 공정, 상기 배선층(55)이 형성된 반도체 기판(51) 상에 절연 물질을 증착하여 제 1 절연막(57)과 제 2 절연막(도시하지 않음)을 차례로 형성하는 공정, 상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)하는 공정, 상기 제 1 절연막(57) 상에 제 3 절연막(후속 공정에서 59로 패터닝됨)을 형성하는 공정 그리고 사진 식각 방법을 이용하여 상기 배선층(55) 상부에 존재하는 제 2 절연막 두께중 일부 또는 모두를 제거하여 트렌치(58) 및 제 3 절연막(59)을 형성하는 공정을 차례로 진행한다.
상기 배선층(55)은 금속, 예컨대 알루미늄(Al)을 사용하여 형성한다.
상기 제 1 절연막(57)은 증착과 식각을 동시에 진행할 수 있는 고밀도 플라즈마(HDP;High Density Plasma) 방법을 이용하여 실리콘이 포함된 산화물질을 1000∼100000Å 두께로 증착하는데, 이때 상기 배선층(55)으로 인해 단차가 발생한다. 이때 상기 실리콘이 포함된 산화물질로는 SiO2, SiOF, BPSG 등이 있다.
상기 제 2 절연막은 SOG(Silicon On Glass)를 1000∼100000Å 두께로 증착하여 형성하는데, 상기 SOG 이외에 유동성 산화막(Flowable Oxide), 포토 레지스트(Photoresist) 및 절연성 폴리머(Polymer)중 어느 하나를 사용할 수 있다. 또한 상기 제 2 절연막은 상기 물질들 중 어느 하나를 2회 이상 증착하여 형성할 수 있는데 이때 막질 특성을 향상시키기 위해 각 증착 공정 후에 열처리 공정을 추가로 진행한다.
상기 에치백 공정에서는 제 1 절연막(57)과 제 2 절연막의 식각 선택비가 3:1∼1:3인 조건으로 진행하는데, 그 결과 제 1 절연막(57)이 평탄화된다.
상기 에치백 공정에 의한 평탄화 방법은 화학기계적 연마후 스핀 스크러빙(spin scrubbing) 공정을 진행하는 종래 방법에 비해 공정이 단순하고 비용이 절감되는 장점이 있다.
상기 제 3 절연막(59)은 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN, SiON, SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)중 어느 하나를 사용하여 형성한 단일층 그리고 상기 단일층들을 조합한 복수층 중 어느 하나로 형성하고, 그 총 두께는 10∼100000Å로 한다.
상기 제 3 절연막(59)을 구성하는 물질중 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN 및 SiON은 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition) 및 플라즈마화학기상증착(PECVD;Plasma Enhenced CVD) 방법 중 어느 하나의 방법으로 형성하고, SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)는 스핀 코팅(spin coating) 방법으로 형성한다.
상기 트렌치(58)는 상기 배선층(55)을 연결하는 또 다른 배선층을 형성하기 위한 것이다.
도 3b를 참조하면, 사진 식각 방법을 이용하여 상기 배선층(55)의 표면이 노출되도록 상기 제 3 절연막(59)과 제 1 절연막(57)을 식각하여 콘택 홀(60)을 형성하는 공정, 상기 콘택 홀(60)이 형성된 반도체 기판(51) 상에 장벽층(61)을 형성하는 공정 그리고 상기 장벽층(61)이 형성된 반도체 기판(51) 전면에 저저항 금속을 증착하여 물질층(63)을 형성하는 공정을 차례로 진행한다.
상기 장벽층(61)은 TiN/Ti 구조 이외에 내화 금속인 티타늄(Ti), 티타늄나이트라이드(TiN) 및 텅스텐나이트라이드(WN)를 사용하여 단일층 또는 이들을 조합한 복수층으로 형성할 수 있다.
상기 물질층(65)을 구성하기 위한 저저항 금속에는 텅스텐(W), 알루미늄(Al), 구리(Cu)가 있는데, 이외에 다결정 실리콘과 텅스텐 실리콘 화합물, 알루미늄 구리 화합물 및 알루미늄 구리 규소화합물과 같은 저저항 금속 화합물 중 어느 하나를 사용하여 형성할 수 있다.
도 3c를 참조하면, 화학기계적 연마(CMP) 장치를 이용하여 상기 제 3 절연막(59a)이 드러날 때까지 상기 물질층(63)/장벽층(61)을 연마한다.
상기 연마 장치는 2개 이상의 연마판을 구비하고 각 연마판은 서로 다른 연마제를 사용할 수 있는데, 먼저 상기 물질층(63)의 연마율이 상기 제 3 절연막(59a)의 연마율보다 큰 연마제를 사용하여 하나 이상의 연마판에서 연마한다.
그 결과 상기 콘택 홀(60)과 트렌치(58) 내에는 물질층(63a)/장벽층(61a)이 매립되어 상기 콘택 홀(60)에는 플러그가, 상기 트렌치(58)에는 다른 배선층이 형성된다.
연속하여(In-situ) 상기 연마 장치중 다른 하나 이상의 연마판에서 상기 제 3 절연막(59a)의 연마율이 상기 물질층(63)의 연마율보다 큰 연마제를 사용하여 연마하는 공정을 추가로 실시함으로써 상기 제 3 절연막(59a)을 평탄화할수 있고, 이때 연마 시간을 조절함으로써 물질층(63a)/장벽층(61a)구조의 콘택 플러그를 일정한 두께로 형성할 수 있다.
이어서 상기 연마 공정중에 발생한 파티클을 제거하기 위해 상기 반도체 기판(51)을 탈이온수(DI Water)를 사용하여 세정(cleaning)하는 공정을 진행하는데 이는 세정 전용 연마포가 부착된 연마판에서 진행하거나 세정 장치를 이용한다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 소자의 콘택 플러그 형성 방법은, 화학기계적 연마 대신 에치백 방법으로 절연막을 평탄화하고 2개 이상의 연마판을 구비한 화학기계적 연마 장치를 이용하여 플러그를 형성하기 위한 물질층과 절연막을 연속하여(in-situ) 연마함으로써 공정의 단순화 및 평탄도의 개선을 기할 수 있을 뿐만아니라 배선층 상에 플러그와 또다른 배선층을 동시에 형성할 수 있다는 장점이 있다.

Claims (32)

  1. 배선층이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 1 절연막 및 제 2 절연막을 차례로 형성하는 제 1 단계;
    상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)하는 제 2 단계;
    상기 제 1 절연막 상에 제 3 절연막을 형성하는 제 3 단계;
    상기 배선층의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성하는 제 4 단계;
    상기 단계들로 형성된 결과물의 구조를따라 장벽층을 형성하는 제 5 단계;
    상기 장벽층이 형성된 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 증착하여 물질층을 형성하는 제 6 단계; 및
    화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 물질층과 장벽층을 연마하는 제 7 단계를 구비하는 것을 특징으로하는 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법.
  2. 제 1 항에 있어서, 상기 제 2 단계의 에치백 공정에서는 상기 제 1 절연막과 제 2 절연막의 식각 선택비가 3:1∼1:3인 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  3. 제 1 항에 있어서, 상기 제 1 절연막은 실리콘이 포함된 산화물질을 사용하여 고밀도플라즈마(HDP;High Density Plasma) 방법으로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  4. 제 1 항에 있어서, 상기 제 1 절연막과 제 2 절연막은 각각 1000∼100000Å 두께로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  5. 제 1 항에 있어서, 상기 제 2 절연막은 SOG(Silicon On Glass), 유동성 산화막(Flowable Oxide), 포토 레지스트(Photoresist) 및 절연성 폴리머(Polymer) 중 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  6. 제 1 항에 있어서, 상기 제 2 절연막은 SOG, 유동성 산화막, 포토 레지스트 및 절연성 폴리머 중 어느 하나를 사용하여 증착 및 열처리를 2회 이상 실시하여 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  7. 제 1 항에 있어서, 상기 제 3 절연막은 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN, SiON, SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)중 어느 하나를 사용한 단일층 그리고 상기 단일층들을 조합한 복수층 중 어느 하나로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  8. 제 1 항에 있어서, 상기 제 3 절연막중 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN 및 SiON은 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition) 및 플라즈마화학기상증착(PECVD;Plasma Enhenced CVD) 중 어느 하나의 방법으로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  9. 제 1 항에 있어서, 상기 제 3 절연막중 SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)는 스핀 코팅(spin coating) 방법으로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  10. 제 1 항에 있어서, 상기 제 3 절연막은 10∼100000Å 두께로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  11. 제 1 항에 있어서, 상기 장벽층은 티타늄(Ti), 티타늄나이트라이드(TiN) 및 텅스텐나이트라이드(WN)중 어느 하나를 사용한 단일층 그리고 상기 단일층을 조합한 복수층 중 어느 하나로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  12. 제 1 항에 있어서, 상기 물질층은 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 실리콘 화합물, 알루미늄 구리 화합물 및 알루미늄 구리 규소화합물중 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  13. 제 1 항에 있어서, 상기 7 단계는 연마판을 2개 이상 구비한 연마 장치를 이용하여 진행하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  14. 제 1 항에 있어서, 상기 제 7 단계는 상기 물질층의 연마율이 상기 제 3 절연막의 연마율보다 큰 연마제를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  15. 제 1 항에 있어서, 상기 제 7 단계 후 연속하여(In-Situ) 상기 제 3 절연막의 연마율이 상기 물질층의 연마율보다 큰 연마제를 사용하여 상기 제 3 절연막의 일부를 제거하는 단계를 추가하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  16. 제 15 항에 있어서, 상기 제 3 절연막을 연마한 후 연속하여(In-Situ) 상기 반도체 기판을 세정하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  17. 배선층이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 1 절연막 및 제 2 절연막을 차례로 형성하는 제 1 단계;
    상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)하는 제 2 단계;
    상기 제 1 절연막 상에 제 3 절연막을 형성하는 제 3 단계;
    상기 배선층 상부에 존재하는 제 3 절연막의 소정 두께를 제거하여 트렌치(trench)를 형성하는 제 4 단계;
    상기 배선층의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성하는 제 5 단계;
    상기 단계들로 형성된 결과물의 구조를따라 장벽층을 형성하는 제 6 단계;
    상기 장벽층이 형성된 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 사용하여 물질층을 형성하는 제 7 단계; 및
    화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 물질층과 장벽층을 연마하는 제 8 단계를 구비하는 것을 특징으로하는 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법.
  18. 제 17 항에 있어서, 상기 제 2 단계의 에치백 공정에서는 상기 제 1 절연막과 제 2 절연막의 식각 선택비가 3:1∼1:3인 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  19. 제 17 항에 있어서, 상기 제 1 절연막은 실리콘이 포함된 산화물질을 사용하여 고밀도플라즈마(HDP;High Density Plasma) 방법으로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  20. 제 17 항에 있어서, 상기 제 1 절연막과 제 2 절연막은 각각 1000∼100000Å 두께로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  21. 제 17 항에 있어서, 상기 제 2 절연막은 SOG(Silicon On Glass), 유동성 산화막(Flowable Oxide), 포토 레지스트(Photoresist) 및 절연성 폴리머(Polymer) 중 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  22. 제 17 항에 있어서, 상기 제 2 절연막은 SOG, 유동성 산화막, 포토 레지스트) 및 절연성 폴리머 중 어느 하나를 사용하여 증착 및 열처리를 2회 이상 실시하여 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  23. 제 17 항에 있어서, 상기 제 3 절연막은 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN, SiON, SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)중 어느 하나를 사용한 단일층 그리고 상기 단일층들을 조합한 복수층 중 어느 하나로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  24. 제 17 항에 있어서, 상기 제 3 절연막중 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN 및 SiON은 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition) 및 플라즈마화학기상증착(PECVD;Plasma Enhenced CVD) 중 어느 하나의 방법으로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  25. 제 17 항에 있어서, 상기 제 3 절연막중 SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)는 스핀 코팅(spin coating) 방법으로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  26. 제 17항에 있어서, 상기 제 3 절연막은 10∼100000Å 두께로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  27. 제 17 항에 있어서, 상기 장벽층은 티타늄(Ti), 티타늄나이트라이드(TiN) 및 텅스텐나이트라이드(WN)중 어느 하나를 사용한 단일층 그리고 상기 단일층을 조합한 복수층 중 어느 하나로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  28. 제 17 항에 있어서, 상기 물질층은 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 실리콘 화합물, 알루미늄 구리 화합물 및 알루미늄 구리 규소화합물중 어느 하나로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  29. 제 17 항에 있어서, 상기 8 단계는 2개 이상의 연마판이 장착된 연마 장치를 이용하여 진행하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  30. 제 17 항에 있어서, 상기 제 8 단계는 상기 물질층의 연마율이 상기 제 2 절연막의 연마율보다 큰 연마제를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  31. 제 17 항에 있어서, 상기 제 8 단계 후 연속하여(In-Situ) 상기 제 3 절연막의 연마율이 상기 물질층의 연마율보다 큰 연마제를 사용하여 상기 제 3 절연막의 일부를 제거하는 단계를 추가하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  32. 제 31 항에 있어서, 상기 제 3 절연막을 연마한 후 연속하여(In-Situ) 상기 반도체 기판을 세정하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
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JP (1) JPH10173043A (ko)
KR (1) KR100230392B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100315849B1 (ko) * 1999-05-11 2001-12-12 황인길 다층 배선의 콘택 형성 방법
KR100363696B1 (ko) * 1999-12-29 2002-12-05 주식회사 하이닉스반도체 반도체장치의 다층 금속배선 형성방법
KR100546108B1 (ko) * 1999-12-30 2006-01-24 주식회사 하이닉스반도체 반도체소자의 콘택플러그 형성방법
KR100653980B1 (ko) * 2000-07-29 2006-12-05 주식회사 하이닉스반도체 폴리실리콘 플러그 형성방법
KR100798270B1 (ko) * 2002-07-30 2008-01-24 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3019021B2 (ja) * 1997-03-31 2000-03-13 日本電気株式会社 半導体装置及びその製造方法
JP3660799B2 (ja) 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100292403B1 (ko) * 1997-12-30 2001-07-12 윤종용 반도체소자의층간절연막및그제조방법
KR100279300B1 (ko) * 1998-05-11 2001-02-01 윤종용 금속 배선 연결 방법
US6221759B1 (en) * 1998-06-19 2001-04-24 Philips Electronics North America Corp. Method for forming aligned vias under trenches in a dual damascene process
US6242355B1 (en) * 1998-08-27 2001-06-05 Taiwan Semiconductor Manufacturing Company, Ltd Method for insulating metal conductors by spin-on-glass and devices made
US6670209B1 (en) * 1998-09-11 2003-12-30 Chartered Semiconductor Manufacturing Ltd. Embedded metal scheme for liquid crystal display (LCD) application
US6057230A (en) * 1998-09-17 2000-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dry etching procedure and recipe for patterning of thin film copper layers
US6187672B1 (en) * 1998-09-22 2001-02-13 Conexant Systems, Inc. Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
US6107204A (en) * 1998-10-02 2000-08-22 Advanced Micro Devices, Inc. Method to manufacture multiple damascene by utilizing etch selectivity
US6143656A (en) * 1998-10-22 2000-11-07 Advanced Micro Devices, Inc. Slurry for chemical mechanical polishing of copper
US6863593B1 (en) * 1998-11-02 2005-03-08 Applied Materials, Inc. Chemical mechanical polishing a substrate having a filler layer and a stop layer
US6048796A (en) * 1998-12-15 2000-04-11 United Microelectronics Corp. Method of manufacturing multilevel metal interconnect
US6251789B1 (en) * 1998-12-16 2001-06-26 Texas Instruments Incorporated Selective slurries for the formation of conductive structures
JP3353727B2 (ja) 1998-12-21 2002-12-03 日本電気株式会社 半導体装置の配線構造の形成方法
JP3595744B2 (ja) * 1999-02-26 2004-12-02 キヤノン株式会社 電子放出素子、電子源及び画像形成装置
US6140224A (en) * 1999-04-19 2000-10-31 Worldiwide Semiconductor Manufacturing Corporation Method of forming a tungsten plug
US6881674B2 (en) * 1999-12-28 2005-04-19 Intel Corporation Abrasives for chemical mechanical polishing
KR100457740B1 (ko) * 2002-01-09 2004-11-18 매그나칩 반도체 유한회사 반도체소자의 다층 금속배선 형성방법
JP2012216812A (ja) * 2011-03-31 2012-11-08 Elpida Memory Inc 半導体装置及びその製造方法
US9236243B2 (en) 2014-01-09 2016-01-12 Stmicroelectronics Pte Ltd Method for making semiconductor devices including reactant treatment of residual surface portion
US20150206794A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Removing Micro Scratches In Chemical Mechanical Polishing Processes
KR101644266B1 (ko) * 2015-04-08 2016-07-29 주식회사 스탠딩에그 캡 기판의 제조 방법, 이를 이용한 ｍｅｍｓ 장치의 제조 방법, 및 ｍｅｍｓ 장치
FR3051973B1 (fr) 2016-05-24 2018-10-19 X-Fab France Procede de formation de transistors pdsoi et fdsoi sur un meme substrat
US10128193B2 (en) * 2016-11-29 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3093429B2 (ja) * 1992-04-28 2000-10-03 日本電気株式会社 半導体装置の製造方法
JPH07135252A (ja) * 1993-09-17 1995-05-23 Hitachi Ltd 半導体集積回路装置の製造方法
JP2920462B2 (ja) 1993-11-12 1999-07-19 東京エレクトロン株式会社 処理装置及び処理方法
JPH07161705A (ja) * 1993-12-03 1995-06-23 Nec Corp 半導体装置の多層配線層間絶縁膜の形成方法
JP3450485B2 (ja) * 1994-02-21 2003-09-22 株式会社東芝 半導体装置の製造方法及び半導体製造装置
JP3695771B2 (ja) * 1994-04-12 2005-09-14 シャープ株式会社 半導体装置及びその製造方法
US5503882A (en) * 1994-04-18 1996-04-02 Advanced Micro Devices, Inc. Method for planarizing an integrated circuit topography
KR0124644B1 (ko) * 1994-05-10 1997-12-11 문정환 반도체소자의 다층금속배선의 형성방법
EP0697723A3 (en) * 1994-08-15 1997-04-16 Ibm Method of metallizing an insulating layer
US5494854A (en) * 1994-08-17 1996-02-27 Texas Instruments Incorporated Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films
JPH08124886A (ja) * 1994-10-26 1996-05-17 Ricoh Co Ltd 半導体装置の研磨方法及び研磨装置
KR0138305B1 (ko) * 1994-11-30 1998-06-01 김광호 반도체소자 배선형성방법
US5858875A (en) * 1995-02-03 1999-01-12 National Semiconductor Corporation Integrated circuits with borderless vias
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
TW290731B (ko) * 1995-03-30 1996-11-11 Siemens Ag
JPH09115866A (ja) * 1995-10-17 1997-05-02 Mitsubishi Electric Corp 半導体装置の製造方法
JP3076244B2 (ja) * 1996-06-04 2000-08-14 日本電気株式会社 多層配線の研磨方法
US5783485A (en) * 1996-07-19 1998-07-21 Motorola, Inc. Process for fabricating a metallized interconnect
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US5920790A (en) * 1997-08-29 1999-07-06 Motorola, Inc. Method of forming a semiconductor device having dual inlaid structure

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100315849B1 (ko) * 1999-05-11 2001-12-12 황인길 다층 배선의 콘택 형성 방법
KR100363696B1 (ko) * 1999-12-29 2002-12-05 주식회사 하이닉스반도체 반도체장치의 다층 금속배선 형성방법
KR100546108B1 (ko) * 1999-12-30 2006-01-24 주식회사 하이닉스반도체 반도체소자의 콘택플러그 형성방법
KR100653980B1 (ko) * 2000-07-29 2006-12-05 주식회사 하이닉스반도체 폴리실리콘 플러그 형성방법
KR100798270B1 (ko) * 2002-07-30 2008-01-24 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
JPH10173043A (ja) 1998-06-26
USRE41842E1 (en) 2010-10-19
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US5960317A (en) 1999-09-28

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