KR100546108B1 - 반도체소자의 콘택플러그 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 콘택플러그 형성방법에 관한 것으로,
반도체기판 상부에 구비되는 층간절연막 및 반사방지막의 적층구조를 식각하여 캐패시터 콘택홀을 형성하고 상기 캐패시터 콘택홀을 매립하는 폴리실리콘을 증착하한 다음, 이를 평탄화식각하여 상기 적층구조보다 낮은 단차로 상기 폴리실리콘이 구비되고 전체표면상부에 TiSiN 막을 증착한 다음, 이를 산화시키고 상기 산화된 TiSiN 막을 평탄화식각하되, 상기 반사방지막이 노출될때까지 실시하여 상기 적층구조와 단차가 동일한 폴리실리콘과 산화된 TiSiN 막의 적층구조의 캐패시터 콘택플러그를 형성하는 공정으로 웨이퍼의 중앙부와 가장자리부분에서 거의 동일한 단차를 갖는 콘택플러그를 형성하여 반도체소자의 후속 공정을 용이하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.
Description
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 콘택플러그 형성방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 콘택플러그 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,21 : 층간절연막 13,23 : 반사방지막
15,25 : 폴리실리콘 17,27 : TiSiN 막
본 발명은 반도체소자의 콘택플러그 형성방법에 관한 것으로, 특히 0.15 ㎛ 이하의 디자인룰을 갖는 반도체소자에서 캐패시터의 콘택플러그를 금속으로 형성하는 기술에 관한 것이다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 콘택플러그 형성방법을 도시한 단면도이다.
먼저, 반도체기판(도시안됨) 상부에 활성영역을 정의하는 소자분리막을 형성한다.
그리고, 상기 반도체기판 상에 워드라인, 비트라인을 형성하고 그 상부를 평탄화시키는 층간절연막(11)을 형성한다.
그리고, 상기 층간절연막(11) 상부에 반사방지막(13)을 일정두께 형성한다.
그 다음, 상기 반사방지막(13)과 층간절연막(11) 및 하부절연층을 식각하여 상기 반도체기판을 노출시키는 캐패시터 콘택홀을 형성한다.
그리고, 상기 캐패시터 콘택홀을 매립하는 폴리실리콘(15)을 전체표면상부에 형성한다. (도 1a)
그 다음, 상기 폴리실리콘(15)을 에치백 또는 CMP 방법으로 평탄화식각한다.
이때, 상기 폴리실리콘(15)은 상기 층간절연막(11)과 반사방지막(13)의 적층구조보다 낮게 형성된다. (도 1b)
그 다음, 전체표면상부에 TiSiN 막(17)을 일정두께 형성한다. (도 1c)
그리고, 상기 TiSiN 막(17)을 평탄화식각한다.
이때, 상기 평탄화식각공정은 CMP 공정으로 실시한다. 여기서, 에치백공정은 상기 TiSiN 막(17)의 단차피복성이 나뻐 사용할 수 없다.
그리고, 상기 CMP 공정으로 인하여 웨이퍼의 가장자리 부분은 중앙부보다 더 많이 식각되어 캐패시터 콘택플러그인 상기 폴리실리콘(15)과 TiSiN 막(17)의 적층구조가 과도식각되고 그로인하여 예정된 두께의 콘택플러그를 형성하기 어렵게 된다.
특히, 웨이퍼 가장자리 부분에서는 폴리실리콘(15)이 노출되게 되어 하부전극 증착시 접착력이 약하게 되어 캐패시터 형성이 어렵게 되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 콘택플러그의 상측 구조를 구성하는 TiSiN 막을 산소 플라즈마처리하거나 어닐링하고 후속공정으로 예정된 크기의 콘택플러그를 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 콘택플러그 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택플러그 형성방법은,
반도체기판 상부에 구비되는 층간절연막 및 반사방지막의 적층구조를 식각하여 캐패시터 콘택홀을 형성하는 공정과,
상기 캐패시터 콘택홀을 매립하는 폴리실리콘을 증착하고 이를 평탄화식각하여 상기 적층구조보다 낮은 단차로 상기 폴리실리콘이 구비되는 공정과,
전체표면상부에 TiSiN 막을 증착하고 이를 산화시키는 공정과,
상기 산화된 TiSiN 막을 평탄화식각하되, 상기 반사방지막이 노출될때까지 실시하여 상기 적층구조와 단차가 동일한 폴리실리콘과 산화된 TiSiN 막의 적층구조의 캐패시터 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는 다음과 같다.
비트라인을 형성하고 그 상부를 평탄화시키는 층간절연막과 반사방지막을 형성한 다음, 캐패시터 콘택마스크를 이용한 식각공정으로 콘택홀을 형성하고 이를 매립하는 폴리실리콘을 형성한 다음, 평탄화식각공정으로 식각하고 전체표면상부에 TiSiN 막을 형성한 다음, 산소플라즈마, UVO3 처리, 산소가스분위기에서 어닐링 또는 RTO 방법 등을 이용하여 TiSiN 막을 산화시키고 CMP 공정으로 상기 층간절연막과 반사방지막 적층구조와 평탄화된 폴리실리콘과 TiSiN 막 적층구조의 콘택플러그를 형성하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 콘택플러그 형성방법을 도시한 단면도이다.
먼저, 반도체기판(도시안됨) 상부에 활성영역을 정의하는 소자분리막을 형성한다.
그리고, 상기 반도체기판 상에 워드라인, 비트라인을 형성하고 그 상부를 평탄화시키는 층간절연막(21)을 형성한다.
그리고, 상기 층간절연막(21) 상부에 반사방지막(23)을 일정두께 형성한다.
이때, 상기 반사방지막(23)은 저압플라즈마화학기상증착 ( low pressure plasma chemical vapor deposition, 이하에서 LPCVD 라 함 ) 나 플라즈마 화학기상증착 ( plasma enhanced chemical vapor deposition, 이하에서 PECVD 라 함 ) 방법을 이용하여 SiON, 과실리콘 SiON 등을 300 ∼ 700 ℃ 온도에서 200 ∼ 1000 Å 두께로 형성한다.
그 다음, 상기 반사방지막(23)과 층간절연막(21) 및 하부절연층을 식각하여 상기 반도체기판을 노출시키는 캐패시터 콘택홀을 형성한다.
그리고, 상기 캐패시터 콘택홀을 매립하는 폴리실리콘(25)을 전체표면상부에 형성한다.
이때, 상기 폴리실리콘(25)은 도핑된 실리콘으로 형성할 수도 있으되, 400 ∼ 120 ℃ 온도에서 50 ∼ 500 Å 두께로 형성한다.
그 다음, 상기 폴리실리콘(25)을 에치백 또는 CMP 방법으로 평탄화식각한다.
이때, 상기 폴리실리콘(25)의 에치백공정은 1000 ∼ 3000 Å을 타겟 ( target ) 으로 하여 실시한다.
그리고, 상기 CMP 공정은 50 ∼ 500 ㎚ 의 크기를 갖는 실리카, 세리아 또는 알루미나 계열 산화막 슬러리를 ph 5 - 11 로 유지하면서 상기 폴리실리콘(25)의 식각 타겟을 300 ∼ 1000 Å 으로 하여 실시한다.
여기서, 상기 평탄화식각된 폴리실리콘(25)은 상기 층간절연막(21)과 반사방지막(23)의 적층구조보다 낮게 형성된다. (도 2a)
그 다음, 전체표면상부에 TiSiN 막(27)을 300 ∼ 600 ℃ 온도에서 400 ∼ 2000 Å 두께로 형성한다. (도 2b)
그리고, 상기 TiSiN 막(27)을 산소플라즈마, UVO3 처리, 산소가스분위기에서의 어닐링 또는 RTO 방법 등을 이용하여 TiSiN 막(27)을 산화시킨다.
여기서, 상기 TiSiN 막(27)의 산화공정은 크게 건식산화와 습식산화로 분류할 수 있다.
그리고, 상기 TiSiN 막(27)의 습식산화공정은 H2 와 O2 가스의 혼합가스를 이용하여 80 ∼ 120 ℃ 정도의 온도에서 5 ∼ 120 분 동안 분위기 처리하는 것이다.
그리고, 상기 TiSiN 막(27)의 건식산화공정은 산소가스 분위기에서 플라즈마처리하거나, RTO 처리 또는 UVO3 처리를 실시하는 것이다.
이때, 상기 플라즈마 처리공정은 직류, 고주파교류 및 마이크로파 ( microwave )를 전기장으로 사용하며 1 ∼ 100 torr, 50 ∼ 300 KW의 전압, 10 ∼ 200 sccm 의 산소가스 유량을 플로우 ( flow ) 시켜 실시하는 것이다.
그리고, 상기 RTO 공정이나 산소가스 분위기에서의 어닐링 공정은 300 ∼ 700 ℃ 온도에서 10 ∼ 120 분 동안 열처리하는 것이다.
그리고, 상기 UVO3 처리공정은 오존 분위기에서 자외선을 조사하여 산화시키는 것이다. (도 2c)
그 다음, 상기 TiSiN 막(27)을 CMP 공정으로 평탄화식각하되, 상기 반사방지막(23) 상부의 상기 TiSiN 막(27)이 모두 제거될때까지 실시하여 상기 반사방지막(23)과 동일한 단차를 갖는 산화된 TiSiN 막(27)을 형성함으로써 캐패시터 콘택플러그를 폴리실리콘(25)과 산화된 TiSiN 막(27)의 적층구조로 형성한다.
이때, 상기 CMP 공정은 50 ∼ 500 ㎚ 의 크기를 갖는 실리카, 세리아 또는 알루미나 계열 산화막 슬러리를 ph 2 ∼ 6 또는 9 ∼ 11 로 유지하면서 상기 폴리실리콘(25)의 식각 타겟을 300 ∼ 1000 Å 으로 하여 실시한 것이다. (도 2d)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 콘택플러그 형성방법은, 산화된 TiSiN 막과 폴리실리콘의 적층구조로 캐패시터 콘택플러그를 형성하되, 층간절연막과 같은 단차를 유지하며 형성하여 웨이퍼의 중앙부와 가장자리 부분의 단차를 완화시킴으로써 후속공정을 용이하게 실시할 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.
Claims (18)
- 반도체기판 상부에 구비되는 층간절연막 및 반사방지막의 적층구조를 식각하여 캐패시터 콘택홀을 형성하는 공정과,상기 캐패시터 콘택홀을 매립하는 폴리실리콘을 증착하고 이를 평탄화식각하여 상기 적층구조보다 낮은 단차로 상기 폴리실리콘이 구비되는 공정과,전체표면상부에 TiSiN 막을 증착하고 이를 산화시키는 공정과,상기 산화된 TiSiN 막을 평탄화식각하되, 상기 반사방지막이 노출될때까지 실시하여 상기 적층구조와 단차가 동일한 폴리실리콘과 산화된 TiSiN 막의 적층구조의 캐패시터 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 콘택플러그 형성방법.
- 제 1 항에 있어서,상기 반사방지막은 LPCVD 나 PECVD 방법을 이용하여 SiON, 과실리콘 SiON 등을 형성하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 2 항에 있어서,상기 반사방지막은 300 ∼ 700 ℃ 온도에서 200 ∼ 1000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 1 항에 있어서,상기 폴리실리콘은 도핑된 실리콘으로 형성하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 1 항 또는 제 4 항중 어느 한항에 있어서,상기 폴리실리콘은 400 ∼ 120 ℃ 온도에서 50 ∼ 500 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 1 항에 있어서,상기 폴리실리콘의 평탄화식각공정은 에치백 또는 CMP 방법으로 실시하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 6 항에 있어서,상기 폴리실리콘의 에치백공정은 1000 ∼ 3000 Å 을 타겟 ( target ) 으로 하여 실시하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 6 항에 있어서,상기 CMP 공정은 50 ∼ 500 ㎚ 의 크기를 갖는 실리카, 세리아 또는 알루미나 계열 산화막 슬러리를 ph 5 - 11 로 유지하며 상기 폴리실리콘의 식각 타겟을 300 ∼ 1000 Å 으로 하여 실시하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 1 항에 있어서,상기 TiSiN 막을 300 ∼ 600 ℃ 온도에서 400 ∼ 2000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 1 항에 있어서,상기 TiSiN 막을 습식 또는 건식 방법으로 산화시키는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 10 항에 있어서,상기 습식 산화공정은 H2 와 O2 가스의 혼합가스를 이용하여 80 ∼ 120 ℃ 정도의 온도에서 5 ∼ 120 분 동안 분위기 처리하여 실시하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 10 항에 있어서,상기 건식 산화공정은 산소가스 분위기에서의 플라즈마처리, RTO 처리 또는 UVO3 처리를 실시하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 12 항에 있어서,상기 플라즈마 처리공정은 직류, 고주파교류 및 마이크로파 ( microwave )를 전기장으로 사용하며 1 ∼ 100 torr, 50 ∼ 300 KW의 전압, 10 ∼ 200 sccm 의 산소가스 유량을 플로우 ( flow ) 시켜 실시하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 12 항에 있어서,상기 RTO 공정이나 산소가스 분위기에서의 어닐링 공정은 300 ∼ 700 ℃ 온도에서 10 ∼ 120 분 동안 열처리하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 12 항에 있어서,상기 UVO3 처리공정은 오존 분위기에서 자외선을 조사하여 산화시키는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 1 항에 있어서,상기 산화된 TiSiN 막의 평탄화식각공정은 CMP 방법으로 실시하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 16 항에 있어서,상기 CMP 공정은 50 ∼ 500 ㎚ 의 크기를 갖는 실리카, 세리아 또는 알루미나 계열 산화막 슬러리를 ph 2 ∼ 6 로 유지하며 상기 폴리실리콘의 식각 타겟을 300 ∼ 1000 Å 으로 하여 실시하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
- 제 16 항에 있어서,상기 CMP 공정은 50 ∼ 500 ㎚ 의 크기를 갖는 실리카, 세리아 또는 알루미나 계열 산화막 슬러리를 ph 9 ∼ 11 로 유지하며 상기 폴리실리콘의 식각 타겟을 300 ∼ 1000 Å 으로 하여 실시하는 것을 특징으로하는 반도체소자의 콘택플러그 형성방법.
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