KR100507857B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 비교적 단순한 공정 및 우수한 공정 신뢰성으로 층간절연막을 완전히 평탄화하여 배선 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명은 셀영역 및 주변영역이 정의되고 셀영역에는 하부전극이 형성되어 두 영역 사이에 단차가 형성된 반도체 기판을 준비하는 단계; 하부전극을 포함하는 기판 전체 표면에 유전막, 상부전극 및 PSG막을 순차적으로 증착하는 단계; 주변영역 상의 PSG막, 상부전극 및 유전막을 제거하여 셀영역에 캐패시터 및 PSG막 패턴을 형성하는 단계; PSG막 패턴 표면에 인산용액 박막을 형성하는 단계; 기판 전면 상에 층간절연막으로서 SOD막을 형성하는 단계; 기판을 열처리하여 셀영역의 SOD막과 PSG막 패턴 사이에 마이크로-리프팅을 형성하는 단계; 셀영역의 SOD막을 리프트-오프시키는 단계; 및 셀영역의 PSG막 패턴을 제거하여 층간절연막을 평탄화하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 셀영역과 주변영역 사이의 단차 제거를 위한 층간절연막 평탄화 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 최소 선폭이 100㎚ 이하로 감소되면서, 좁은 공간 내에서 소자 동작에 요구되는 캐패시터 용량을 확보하기 위하여 캐패시터 높이는 계속 증가되고 있다. 이에 따라, 캐패시터가 존재하는 셀영역과 캐패시터가 존재하지 않는 주변영역 사이의 단차도 커지게 되면서, 층간절연막의 형성 후 통상의 화학기계연마(Chemical Mechanical Polishing; CMP)에 의한 단일 공정만으로는 두 영역 사이의 단차를 완전히 제거하여 평탄화를 이루는 데에는 한계가 있다.
이와 같이 층간절연막의 평탄화가 이루어지지 않으면, 후속 초미세 콘택홀 또는 금속배선 패터닝을 위한 포토리소그라피 공정에서 셀영역과 주변영역 사이에 포토레지스트막 두께 차이가 발생하여, 딥 UV에 의한 노광 시 포토레지스트막에 입사되는 총 광에너지(입사광 에너지＋하지막에서의 반사광 에너지)가 다르게 되어, 현상 후 포토레지스트 패턴의 선폭(DICD; Develop Inspection Critical Dimension) 균일도가 불량해지게 된다. 또한, 하지막에서의 난반사 증가에 의해 초미세 포토레지스트 패턴 프로파일(porfile) 불량이나 붕괴 현상 등이 발생하게 되고, 이러한 포토레지스트 패턴 불량은 초미세 콘택홀 식각 시 콘택홀이 완전히 오픈되지 않는 현상을 유발하여 배선간의 단선을 유발하게 된다. 또한, 금속막에 의한 콘택홀 매립 후 수행되는 에치백 또는 CMP 공정시 원치않는 영역에 금속막이 잔류할 뿐만 아니라 금속배선 식각시에도 금속막이 잔류하여 인접 금속배선과의 합선 등을 유발함으로써, 결국 금속배선의 신뢰성을 저하시킨다.
따라서, 최근에는 CMP 공정 이외에 셀영역에만 식각 공정을 더 부가하여 셀영역과 주변영역 사이의 단차를 최소화하여 층간절연막을 평탄화하는 방법이 제시되었는데, 이러한 방법을 도 1a 내지 도 1e를 참조하여 설명한다.
도 1a에 도시된 바와 같이, 셀영역(C) 및 주변영역(P)이 정의되고, 셀영역 (C)에는 분리절연막(11)에 의해 분리된 하부전극콘택 플러그(12)와 플러그 (12)와 콘택하는 실린더형 하부전극(13a)이 형성되어 셀영역(C)과 주변영역(P) 사이에 단차가 형성된 반도체 기판(10)을 준비한다. 그 다음, 하부전극(13a)을 포함하는 기판 전체 표면에 유전막(13b)과 상부전극(13c)을 순차적으로 증착하고, 주변영역(P) 상의 상부전극(13c) 및 유전막(13b)을 제거하여 셀영역(C)에 캐패시터(13)를 형성한 후, 기판 전면에 화학기상증착(Chemical Vpaor Deposition; CVD)에 의해 실리콘산화막으로 제 1 층간절연막(14)을 형성한다.
도 1b에 도시된 바와 같이, 포토리소그라피 공정에 의해 제 1 층간절연막 (14) 상에 주변영역(P)을 마스킹하는 포토레지스트 패턴(15)을 형성하고, 포토레지스트 패턴(15)을 마스크로하여 식각공정에 의해 셀영역(C)의 제 1 층간절연막(14)을 일부 제거한 후, 도 1c에 도시된 바와 같이, 공지된 방법에 의해 포토레지스트 패턴(15)을 제거한다. 그 다음, 도 1d에 도시된 바와 같이, 일부 제거된 제 1 층간절연막(14)을 CMP 공정에 의해 일부 제거하여 평탄화를 이룬 후, 도 1e에 도시된 바와 같이, 평탄화된 층간절연막(14) 상에 제 2 층간절연막(16)을 형성한다.
그러나, 상술한 방법은 공정이 복잡할 뿐만 아니라 평탄화를 위해 각각의 공정을 제어하기가 어려워 공정 신뢰성이 우수하지 못하기 때문에, 쓰루풋(throug-put)을 저하시키고 제조비용을 증가시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 비교적 단순한 공정 및 우수한 공정 신뢰성으로 층간절연막을 완전히 평탄화하여 배선 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 셀영역 및 주변영역이 정의되고 셀영역에는 하부전극이 형성되어 두 영역 사이에 단차가 형성된 반도체 기판을 준비하는 단계; 하부전극을 포함하는 기판 전체 표면에 유전막, 상부전극 및 PSG막을 순차적으로 증착하는 단계; 주변영역 상의 PSG막, 상부전극 및 유전막을 제거하여 셀영역에 캐패시터 및 PSG막 패턴을 형성하는 단계; PSG막 패턴 표면에 인산용액 박막을 형성하는 단계; 기판 전면 상에 층간절연막으로서 SOD막을 형성하는 단계; 기판을 열처리하여 셀영역의 SOD막과 PSG막 패턴 사이에 마이크로-리프팅을 형성하는 단계; 셀영역의 SOD막을 리프트-오프시키는 단계; 및 셀영역의 PSG막 패턴을 제거하여 층간절연막을 평탄화하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
여기서, PSG막의 P의 농도는 5 내지 40wt% 정도로 조절하고, PSG막은 CVD, PE-CVD, AP-CVD 또는 LP-CVD에 의해, P 소오스로서 PH3 개스, POCl4 증기, TMT, TEP, TMOP 또는 TEOP를 사용하여 증착한다.
또한, 인산용액 박막은 PSG막 패턴이 형성된 기판을 20 내지 200℃ 온도의 수분(H2O) 증기 분위기에 노출시켜 형성한다.
또한, SOD막은 수소-실세스퀴옥산 계열이나 폴리-실라잔 계열의 무기 SOD 용액을 도포하고 베이킹하여 형성하고, 열처리는 300 내지 800℃의 온도에서 노어닐링 방식으로 수행하는데, SOD 용액이 수소-실세스퀴옥산 계열인 경우, 열처리시 분위기 개스로서 N2, O2, H2 또는 이들의 조합 개스를 사용하고, 폴리-실라잔 계열인 경우에는 O2 개스 또는 H2＋O2, H2O를 사용한다.
또한, SOD막의 리프트-오프는 희석된 HF 용액이나 NH4F 용액과 같이 F가 첨가된 용액을 이용한 제 1 습식식각으로 실시하고, PSG막 패턴의 제거는 인-시튜로 제 1 습식식각과 동일한 제 2 습식식각으로 실시한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 층간절연막 평탄화 방법을 설명하기 위한 단면도이다.
도 2a에 도시된 바와 같이, 셀영역(C) 및 주변영역(P)이 정의되고, 셀영역 (C)에는 분리절연막(21)에 의해 분리된 하부전극콘택 플러그(22)와 플러그 (22)와 콘택하는 실린더형 하부전극(23a)이 형성되어 셀영역(C)과 주변영역(P) 사이에 단차가 형성된 반도체 기판(20)을 준비한다.
도 2b에 도시된 바와 같이, 하부전극(23a)을 포함하는 기판 전체 표면에 유전막(23b)과 상부전극(23c)을 순차적으로 증착하고, 상부전극(23c) 상부에 희생막으로서 고농도의 P(Phosphorous)를 함유한 PSG(Phospho-Silicate Glass; P2O5-SiO2)막(24)을 증착한다. 여기서, PSG막(24)은 함유된 P의 농도가 높을수록 습식식각율이 커지는 특성을 가지므로, 이후 PSG막(24)의 습식식각시의 식각율 및 셀영역(C)의 면적 등을 고려하여 P의 농도를 적절하게 조절하는데, 바람직하게는 약 5 내지 40wt% 정도로 조절한다. 또한, PSG막(24)의 증착은 CVD, 플라즈마강화(Plasma Enhanced; PE)-CVD, 상압(Atmosphere Pressure; AP)-CVD 또는 저압(Low Pressure; LP)-CVD에 의해, P 소오스로서 PH3 개스, POCl4 증기, TMT(tri-methyl phosphate), TEP(tri-ethylphosphate), TMOP(tetra-methyl oxy-phosphate) 또는 TEOP(tetra-ethyl oxy-phosphate)을 사용하여 수행한다.
도 2c에 도시된 바와 같이, 주변영역(P) 상의 PSG막(24), 상부전극(23c) 및 유전막(23b)을 제거하여 셀영역(C)에 캐패시터(23)를 형성함과 동시에 캐패시터 (23) 상부를 덮는 PSG막 패턴(24a)을 형성한다. 그 다음, 20 내지 200℃, 바람직하게 50 내지 150℃ 정도의 비교적 낮은 온도에서 수분(H2O) 증기(vpaor) 분위기에 기판을 노출시켜 PSG막 패턴(24a) 내부의 P2O5와 H2O를 반응시킴으로써, PSG막 패턴(24) 표면에 헤이즈(haze) 형태의 인산용액(H3PO4-H2O) 박막(25)을 형성한다. 즉, 고농도의 P가 함유된 PSG막 패턴(24a)은 흡습작용이 강하여 표면에 수분 증기가 쉽게 흡착되므로 P2O5와 H2O의 반응이 일어나게 된다. 한편, 수분 증기 분위기에 기판을 노출시키기 전에 딥(dip) 방식의 습식세정을 더 수행하여 표면을 세정하면서 PSG막(24)의 친수성을 더욱더 향상시킬 수도 있다.
도 2d에 도시된 바와 같이, 기판 전면 상에 수소-실세스퀴옥산(Hydrogen-silsesquioxane; SixHyOz) 계열이나 폴리-실라잔(poly-silazane; SixNyHz) 계열의 무기 SOD(Spin-On-Dielectrics) 용액을 도포(coating)하고 베이킹(baking)에 의해 고형화하여 제 1 층간절연막(26)으로서 SOD막(26)을 형성한다. 바람직하게, SOD막은 주변영역(P)에서 셀영역(C)과 주변영역(P) 사이의 단차보다 100 내지 500㎚ 정도 더 높게 되도록 형성하고, 베이킹은 50 내지 450℃의 온도에서 핫플레이트(hot palte) 방식이나 오븐(oven) 방식으로 수행한다. 이때, 셀영역(C)에서는 PSG막 패턴(24a) 표면에 형성되어 있는 인산용액 박막(25)에 의해 SOD막(26)과 PSG막 패턴(24a) 사이의 접착력이 저하되어 주변영역(P)에 비해 SOD막(26)이 얇게 형성된다. 그 후, 300 내지 800℃의 온도에서 노어닐링(furnace annealing) 방식으로 열처리를 수행하여, SOD막(26)을 실리콘산화막(SiO2) 계열로 전환시키고 막질을 치밀화시킨다. 이때, SOD막(26)이 수축하면서 PSG막 패턴(24)과 SOD막(26) 사이의 계면에 마이크로-리프팅(micro-lifting)(27)이 형성되며, 이러한 마이크로-리프팅 (27)의 빈도는 열처리 온도로 조절할 수 있다. 또한, 열처리시 분위기 개스는 SOD 용액에 따라 다르게 결정되는데, 예컨대 SOD 용액이 수소-실세스퀴옥산 계열인 경우에는 분위기 개스로 N2, O2, H2 또는 이들의 조합 개스를 사용하고, 폴리-실라잔(poly-silazane; SixNyHz) 계열인 경우에는 O2 개스 또는 H2＋O2, H 2O를 사용한다.
도 2e에 도시된 바와 같이, 희석된 HF 용액이나 NH4F 용액과 같이 F가 첨가된 용액을 이용하여 제 1 습식식각을 수행하여 SOD막(26)을 부분적으로 제거하여 셀영역(C)의 SOD막(26)을 PSG막 패턴(24a)으로부터 선택적으로 리프트-오프(lift-off) 시킨다. 즉, PSG막 패턴(24)이 상기 식각용액에 노출되면 마이크로-리프팅 (27)에 의해 셀영역(C)의 SOD막(26)과 PSG막 패턴(24a) 사이의 계면(28)으로 식각용액이 침투하고, 이러한 침투 속도는 모세관 현상과 PSG막 패턴(24a)의 습식식각율에 기인하여 급격히 증가하게 되면서 셀영역(C)의 SOD막(26)이 선택적으로 리프트-오프된다.
도 2f에 도시된 바와 같이, 제 1 습식식각과 동일한 제 2 습식식각을 인-시튜(in-situ)로 계속 더 수행하여, 셀영역의 PSG막 패턴(24a)을 제거하여, 셀영역(C)과 주변영역(P) 사이의 단차를 완전히 제거함으로써 평탄화를 이룬다. 그 후, 도 2g에 도시된 바와 같이, 평탄화된 SOD막(26a) 상부에 CVD에 의해 실리콘산화막으로 제 2 층간절연막(29)을 형성한다. 바람직하게, 제 2 층간절연막(29)의 증착은 PE-CVD, AP-CVD 또는 LPCVD에 의해 소오스로서 SiH4, O2, N2O, O 3, H2O2 또는 TEOS(tetra-ethyl ortho-silicate)를 사용하여 수행한다. 그 다음, 도시되지는 않았지만, 금속배선 공정 등의 후속 공정을 수행한다.
상기 실시예에 의하면, 층간절연막으로 SOD막으로 사용하고, 희생막으로서 PSG막을 사용하여 셀영역의 SOD막만을 선택적으로 리프트-오프시켜 셀영역과 주변영역 사이의 단차를 제거하여 평탄화를 이룸으로써, 종래에 비해 평탄화 공정을 단순화시킬 수 있을 뿐만 아니라 각각의 공정 제어가 용이해지므로 공정 신뢰성을 향상시킬 수 있게 된다.
또한, 층간절연막의 우수한 평탄화 특성에 의해 후속 배선 공정시 배선의 단선 및 배선 사이의 합선 등을 방지할 수 있으므로 우수한 배선 신뢰성을 얻을 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 SOD막의 층간절연막과 PSG막의 희생막을 적용하여 비교적 단순한 공정 및 우수한 공정 신뢰성으로 층간절연막을 완전히 평탄화할 수 있으므로, 배선 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 층간절연막 평탄화 방법을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 층간절연막 평탄화 방법을 설명하기 위한 단면도.
※ 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 분리절연막
22 : 하부전극콘택 플러그 23a : 하부전극
23b : 유전막 23c : 상부전극
23 : 캐패시터 24 : PSG막
24a : PSG막 패턴 25 : 인산용액 박막
26, 26a : SOD막 27 : 마이크로-리프팅
28 : 계면 29 : 제 2 층간절연막

Claims (11)

  1. 셀영역 및 주변영역이 정의되고 셀영역에는 하부전극이 형성되어 상기 두 영역 사이에 단차가 형성된 반도체 기판을 준비하는 단계;
    상기 하부전극을 포함하는 기판 전체 표면에 유전막, 상부전극 및 PSG막을 순차적으로 증착하는 단계;
    상기 주변영역 상의 PSG막, 상부전극 및 유전막을 제거하여 상기 셀영역에 캐패시터 및 PSG막 패턴을 형성하는 단계;
    상기 PSG막 패턴 표면에 인산용액 박막을 형성하는 단계;
    상기 기판 전면 상에 층간절연막으로서 SOD막을 형성하는 단계;
    상기 기판을 열처리하여 셀영역의 상기 SOD막과 PSG막 패턴 사이에 마이크로-리프팅을 형성하는 단계;
    상기 셀영역의 SOD막을 리프트-오프시키는 단계; 및
    상기 셀영역의 PSG막 패턴을 제거하여 상기 층간절연막을 평탄화하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 PSG막의 P의 농도는 5 내지 40wt% 정도인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 PSG막은 CVD, PE-CVD, AP-CVD 또는 LP-CVD에 의해 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 PSG막은 P 소오스로서 PH3 개스, POCl4 증기, TMT, TEP, TMOP 또는 TEOP를 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 인산용액 박막은 상기 PSG막 패턴이 형성된 기판을 20 내지 200℃ 온도의 수분(H2O) 증기 분위기에 노출시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 SOD막은 수소-실세스퀴옥산 계열이나 폴리-실라잔 계열의 무기 SOD 용액을 도포하고 베이킹하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 열처리는 300 내지 800℃의 온도에서 노어닐링 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 SOD 용액이 수소-실세스퀴옥산 계열인 경우, 상기 열처리시 분위기 개스로서 N2, O2, H2 또는 이들의 조합 개스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 SOD 용액이 폴리-실라잔 계열인 경우, 상기 열처리시 분위기 개스로서 O2 개스 또는 H2＋O2, H2O를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 SOD막의 리프트-오프는 희석된 HF 용액이나 NH4F 용액과 같이 F가 첨가된 용액을 이용한 제 1 습식식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 PSG막 패턴의 제거는 인-시튜로 제 1 습식식각과 동일한 제 2 습식식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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