KR0165358B1 - 반도체소자의 층간절연층 평탄화방법 - Google Patents
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- insulating layer
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims description 35
- 239000010410 layer Substances 0.000 claims abstract description 55
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 10
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000004020 conductor Substances 0.000 claims abstract description 6
- 238000010438 heat treatment Methods 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 238000000059 patterning Methods 0.000 claims abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- -1 tungsten nitride Chemical class 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 229910021341 titanium silicide Inorganic materials 0.000 claims 1
- 238000005498 polishing Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 239000003929 acidic solution Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000003637 basic solution Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002409 silicon-based active material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02134—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising hydrogen silsesquioxane, e.g. HSQ
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 기판상에 도전물질을 증착한 다음 패터닝하여 도전층 패턴을 형성하는 단계; 도전층 패턴이 형성된 상기 결과물상에 하이드로겐 실세스퀴옥산을 도포하여 제1절연막을 형성하는 단계; 상기 제1절연막을 열처리하여 도전층 패턴 폭이 넓은 영역과 좁은 영역의 식각률을 차별화시키는 단계; 상기 열처리된 제1절연막을 에치백하는 단계; 제1절연막이 에치백된 상기 결과물상에 제2절연막을 형성하는 단계; 상기 제2절연막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 층간절연층 평탄화방법을 제공한다. 본 발명에 따르면, 열처리에 따라 상이한 식각율 특성을 갖는 하이드로겐 실세스퀴옥산을 이용함으로써, 층간절연층의 디싱현상을 억제할 수 있다.
Description
제1a도, 제1b, 제1c도 및 제1d도는 본 발명의 층간절연층 평탄화방법을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 도전층
3 : 제1절연막 4 : 제2절연막
본 발명은 반도체소자의 층간절연층 평탄화방법에 관한 것으로서, 상세하기로는 층간절연층의 평탄도를 개선할 수 있는 반도체소자의 층간절연층 평탄화방법에 관한 것이다.
반도체소자의 집적도가 증가할수록 다층배선의 필요성은 더욱 증가하고 있다. 다층배선을 형성함에 있어서, 하부층의 배선과 상부층의 배선을 절연시키기 위한 층간절연층의 역할은 중요하다.
층간 절연층의 평탄화는 후속으로 형성하는 상부층의 포토마진(photo margin)과 평탄화에 큰 영향을 준다. 절연층을 평탄화하기 위한 방법으로는 붕소와 인이 도우프된 실리케이트 글래스(Borophosphosilicate Glass, 이하 BPSG) 리플로우(reflow) 방법, 스핀 온 글래스(Spin On Glass, 이하 SOG) 에치백(etch-back) 방법 등이 있다.
BPSG 리플로우 방법은 반도체 기판 표면에 BPSG막을 적층한 후 열처리하여 평탄화하는 방법이며, SOG 에치백 방법은 회로패턴층이 형성된 절연층위에 SOG막을 추가로 도포한 후, 에치백하여 평탄도를 개선하는 방법이다.
또 다른 평탄화 방법으로는 산화막과 포토레지스트를 이용한 평탄화 방법이 알려져 있다.
그런데 이방법은 건식식각시 산화막과 포토레지스트와의 식각비가 1:1인 조건을 만족해야만 가능한 방법이다.
최근, 단차를 가진 반도체 기판을 연마패드 위에 밀착시킨 후 연마제를 이용하여 반도체 기판을 연마함으로써 평탄화하는 방법인 화학기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 통한 평탄화방법이 제안된 바 있다. 이 때 연마제로는 화학적 식각 성분인 염기성 또는 산성 용액과 에칭 성분인 알루미나 또는 실리카를 혼합한 물질을 사용한다. 이 CMP 방법은 낮은 온도에서 전체적인 평탄화를 실시할 수 있다는 장점을 가지고 있기 때문에 반도체 소자 제조에 폭넓게 사용되고 있다.
그러나, 상기 CMP 방법에 따라 층간절연층을 평탄화시키는 경우, 도전층 간의 폭이 넓은 부분에서 디싱(dishing) 현상이 심하게 발생된다. 이러한 디싱현상은 후속단계에 많은 어려움을 초래한다.
그러므로 본 발명은 상기 문제점을 해결하여 평탄도가 우수한 층간절연층을 형성할 수 있는 반도체소자의 층간절연층 평탄화방법에 관한 것이다.
상기 목적을 달성하기 위하여 본 발명에서는 반도체 기판상에 도전물질을 증착한 다음 패터닝하여 도전층 패턴을 형성하는 단계; 도전층 패턴이 형성된 상기 결과물상에 하이드로겐 실세스퀴옥산을 도포하여 제1절연막을 형성하는 단계; 상기 제1절연막을 열처리하여 도전층 패턴 폭이 넓은 영역과 좁은 영역의 식각률을 차별화시키는 단계; 상기 열처리된 제1절연막을 에치백하는 단계; 제1절연막이 에치백된 상기 결과물상에 제2절연막을 형성하는 단계; 상기 제2절연막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 층간절연층 평탄화방법이 제공된다.
상기 제1절연막의 열처리 공정은 450∼800℃의 온도에서 수행한다.
또한, 상기 제1절연막의 에치백 공정은 도전층 패턴의 폭에 따라 선택적으로 식각될 수 있도록 습식 식각을 사용하는 것이 바람직하다.
상기 제2절연막은 실리콘 산화물로 이루어지며, 상기 도전물질은 티타늄, 텅스텐, 티타늄 질화물, 티타늄 규소활물, 텅스텐 질화물, 텡스텐 규소화물, 폴리실리콘 및 알루미늄중에서 선택된다.
본 발명의 바람직한 실시예에 의하면, 새로 개발된 SOG의 일종인 하이드로겐 실세스퀴옥산(Hydrogen Silsesquioxane)을 이용하여 층간절연층을 평탄화함으로써, 디싱현상을 억제시킬 수 있다.
제1a도 내지 제1d도는 본 발명에 따른 반도체소자의 층간절연층 평탄화방법을 설명하기 위한 단면도이다.
제1도는 반도체 기판(1)상에 도전물을 증착한 다음, 패터닝하여 도전층(2)를 형성하는 단계를 도시한다.
제2도는 도전층(2)가 형성된 상기 결과물상에 하이드로겐 실세스퀴옥산을 1차로 침저한 후, 약450 내지 800℃의 고온에서 열처리하여 제1절연막을 형성하는 단계를 도시한다.
여기에서, 제1절연막(3)인 하이드로겐 실세스퀴옥산막은 약400℃의 어닐링 온도에서는 막중에 Si-H 결합을 가지고 있고, 약 3.0정도의 낮은 유전율을 갖는 유전막이다. 이를 약 500℃정도의 고온에서 어닐링하면 막중의 Si-H 결합이 없어지고 치밀화(densification)돼어 실리콘 산화막(SiO2)이 되는 특성을 갖는다.
따라서, 상기 하이드로겐 실세스퀴옥산막을 약 500℃ 정도의 고온에서 어닐링을 실시하면, 폭이 넓은 영역에서는 치밀화되고, 폭이 좁은 영역에서는 외기의 공급이 원활히 되지 않기 때문에 치밀화가 잘 이루어지지 않아 후속의 습식 식각시 식각률이 달라지게 된다. 즉, 폭이 넓은 영역에서의 식각률이 좁은 영역에서의 그것보다 낮다.
제1c도는 제1절연막(3)이 형성되어 있는 결과물에 대한 에치백공정을 진행하는 단계를 도시한다.
반도체 기판(1)에 형성되어 있는 제1절연막(3)을 에치백하면 제1c도에 도시된 바와 같이 도전층(2) 패턴 폭이 좁은 영역에서는 식각률이 크기 때문에 제1절연막(3)이 많이 식각되고, 도전층 폭이 작은 영역은 제1절연막(3)이 적게 식각된다.
본 발명의 에치백 공정은 도전층(2) 패턴의 폭에 따라 제1절연막(3)이 선택적으로 식각될 수 있도록 습식식각을 사용하는 것이 바람직하다.
제1d도는 에치백공정이 완료된 상기 결과물상에 제2절연막(4)를 형성한 다음, 이를 평탄화하는 단계를 도시한다.
도전층(2) 및 제1절연막(3)이 형성된 상기 반도체 기판(1) 상부에 제2절연막(4)로서 실리콘 산화막을 예컨대, 화학기상증착법으로 형성시킨후, CMP 방법으로 평탄화한다. 이때, 상기 CMP 방법을 과도하게 실시할 수도 있고, CMP 방법을 실시한 후 에치백 방법을 더 실시할 수도 있다.
본 발명에 따르면, 열처리에 따라 상이한 식각율 특성을 갖는 하이드로겐 실세스퀴옥산을 이용함으로써, 층간절연층의 디싱현상을 억제할 수 있다.
Claims (5)
- 반도체 기판상에 도전물질을 증착한 다음 패터닝하여 도전층 패턴을 형성하는 단계; 도전층 패턴이 형성된 상기 결과물상에 하이드로겐 실세스퀴옥산을 도포하여 제1절연막을 형성하는 단계; 상기 제1절연막을 열처리하여 도전층 패턴 폭이 넓은 영역과 좁은 영역의 식각률을 차별화시키는 단계; 상기 열처리된 제1절연막을 에치백하는 단계; 제1절연막이 에치백된 상기 결과물상에 제2절연막을 형성하는 단계; 상기 제2절연막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 층간절연층 평탄화방법.
- 제1항에 있어서, 상기 제1절연막의 열처리 단계가 450∼800℃에서 실시되는 것을 특징으로 하는 반도체소자의 층간절연층 평탄화방법.
- 제1항에 있어서, 상기 제1절연막의 에치-백 공정이 도전층 패턴의 간격에 따라 선택적으로 식각될 수 있도록 습식식각을 이용하여 실시되는 것을 특징으로 하는 반도체소자의 층간절연층 평탄화방법.
- 제1항에 있어서, 상기 도전물질이 티타늄, 텅스텐, 티타늄 질화물, 티티늄 규소화물, 텅스텐 질화물, 텅스텐 규소화물, 폴리실리콘 및 알루미늄으로 이루어진 군으로부터 선택된 적어도 하나인 것을 특징으로 하는 반도체소자의 층간절연층 평탄화방법.
- 제1항에 있어서, 상기 제2절연막은 실리콘 산화물로 이루어지는 것을 특징으로 하는 반도체소자의 층간절연층 평탄화방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050689A KR0165358B1 (ko) | 1995-12-15 | 1995-12-15 | 반도체소자의 층간절연층 평탄화방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050689A KR0165358B1 (ko) | 1995-12-15 | 1995-12-15 | 반도체소자의 층간절연층 평탄화방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970052593A KR970052593A (ko) | 1997-07-29 |
| KR0165358B1 true KR0165358B1 (ko) | 1999-02-01 |
Family
ID=19440590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950050689A KR0165358B1 (ko) | 1995-12-15 | 1995-12-15 | 반도체소자의 층간절연층 평탄화방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0165358B1 (ko) |
-
1995
- 1995-12-15 KR KR1019950050689A patent/KR0165358B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970052593A (ko) | 1997-07-29 |
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