KR100458475B1 - 반도체소자의평탄화방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 평탄화 방법에 관한 것으로, 연마정지층과 Si-O 결합을 깨트릴 수 있는 도펀트 원자를 이용하여 연마대상막의 두께를 최소화함으로써 평탄화 공정후 연마 평탄도와 연마 균일도를 동시에 향상시켜 반도체 소자의 제조 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 평탄화 방법에 관한 것이다.

Description

반도체 소자의 평탄화 방법
본 발명은 반도체 소자의 평탄화 방법에 관한 것으로서, 특히 연마정지층과 Si-O 결합을 깨트릴 수 있는 도펀트 원자를 이용하여 연마대상막의 두께를 최소화함으로써 평탄화 공정후 연마 평탄도와 연마 균일도를 동시에 향상시켜 반도체 소자의 제조수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 평탄화 방법에 관한 것이다.
일반적인 반도체소자의 평탄화 공정에서 연마 평탄도는 연마량이 증가할수록 향상되며, 이와 반대로 연마 균일도는 연마량이 작을수록 향상되는 경향을 나타낸다. 이로 인해 연마 평탄도가 중요한 층간 절연막의 평탄화 공정에서 연마 대상막의 두께를 증가시켜 평탄화 공정을 진행해야 하는데, 이로 인해 연마 균일도는 악화되는 경향을 가진다.
또한 연마균일도가 중요한 소자 분리막 평탄화 공정에서는, 연마 대상막의 두께를 감소시켜 평탄화 공정을 진행해야 하는데, 이로 인해 발생하는 디싱, 라운딩(rounding) 현상으로 인하여 연마 평탄도 특성이 악화 된다.
종래의 층간 절연막 평탄화 공정에서는, 소자들의 밀도가 높은 셀지역과 상대적으로 밀도가 낮은 주변회로 지역간에는 단차가 생성되는데, 이러한 단차를 완화시키기 위하여 화학적 기계적 평탄화 방법(Chemical Mechanical Polishing; 이하 CMP 법이라 칭함)을 적용하였지만, 단차를 모두 제거하는 것은 매우 어려운 실정이다.
단차가 완전히 제거되지 못하는 경우, 후속 공정에서 진행되는 리소그라피(lithography) 공정시 촛점심도가 지역에 따라 다르게 되어 디포커스가 발생되고, 결과적으로 반도체 기판 상부에 균일한 패턴을 형성하는 것이 불가능하게 된다.
또한, 소자 분리막 평탄화 공정에서도 소자 분리막의 디싱이 발생하여 이후 게이트 형성 공정에서 폴리실리콘이 잔류하게 되어 소자 특성을 열화시킨다.
이러한 평탄화도의 비균일성은 웨이퍼 중심부의 소자 분리막이 웨이퍼 가장자리에 비해 두꺼운 센터 씨크(center thick) 현상을 유발하게 되고 웨이퍼 중심부의 소자 분리막을 연마하기 위해 계속적으로 평탄화식각하면 웨이퍼 가장자리의 패드 질화막이 연마된다는 문제점이 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 연마정지층과 Si-O 결합을 깨트릴 수 있는 도펀트 원자를 이용하여 연마대상막의 두께를 최소화하므로써, 평탄화 공정후 연마 평탄도와 연마 균일도를 동시에 향상시킬 수 있는 평탄화 방법을 제공하는 것을 그 목적으로 한다.
한편, 본 발명의 기술적 원리는, 먼저 층간절연막 평탄화 공정에서 연마정지층인 질화막을 주변회로 지역에 선택적으로 형성하여 주변회로 지역의 층간절연막의 연마속도를 느리게 하고, 빠른 연마속도가 필요한 셀지역의 층간절연막에는 도펀트 원자를 도핑하고, 층간절연막의 Si-O 결합을 깨트림으로써, 연마속도를 빠르게 하여 셀지역과 주변회로 지역과 단차를 제거하고 라운딩과 디싱 현상을 감소시킨다.
그리고 소자 분리막 평탄화 공정에서, 소자 분리막 형성후 연마정지층인 질화막을 필드 지역에 선택적으로 형성하여 필드 지역의 연마속도를 느리게 하고, 액티브 지역에 도펀트 원자를 도핑하여 연마속도를 빠르게 함으로써, 필드 지역의 소자 분리막의 디싱 현상을 억제한다.
또한 소자 분리막 형성후 질화막을 웨이퍼 가장자리에만 형성하여 웨이퍼 가장자리의 연마속도를 느리게 하고, 웨이퍼 중심부에 도펀트 원자를 도핑하여 연마속도를 빠르게 함으로써, 웨이퍼 중심부의 센터 씨크 현상을 방지하는 것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 평탄화 방법은 셀 지역과 주변회로 지역을 구비한 반도체 기판 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상부에 질화막을 형성하는 단계와, 상기 셀 지역 상부의 질화막을 제거하는 단계와, 상기 질화막을 마스크로 도펀트를 도핑하는 단계 및 CMP 법으로 평탄화를 실시하는 단계를 포함하는 것을 제1 특징으로 한다.
본 발명에 따른 반도체 소자의 평탄화 방법은 액티브 지역과 소자 분리 지역이 구비된 반도체 기판 상부에 소자 분리막을 형성하는 단계와, 상기 소자 분리막 상부에 질화막을 형성하는 단계와, 상기 액티브 지역의 질화막을 제거하는 단계와, 상기 질화막을 마스크로 도펀트를 도핑하는 단계 및 CMP 법으로 평탄화를 실시하는 단계를 포함하는 것을 제1 특징으로 한다.
본 발명에 따른 반도체 소자의 평탄화 방법은 반도체 기판에 상에 소자 분리막을 형성하는 단계와, 상기 소자 분리막 상에 질화막을 형성하는 단계와, 상기 반도체 기판 중심부의 질화막을 제거하는 단계와, 상기 질화막을 마스크로 소자 분리막에 도펀트를 도핑하는 단계 및 CMP 법으로 평탄화를 실시하는 단계를 포함하는 것을 제3 특징으로 한다.
이하 본 발명에 따른 반도체 소자의 평탄화 방법을 첨부 도면을 참고하여 설명한다.
도 1A 내지 도 1F는 본 발명에 따른 반도체 소자의 평탄화 방법의 제1 실시예를 도시한 도면으로서, 셀 지역과 주변회로 지역의 단차를 제거하기 위한 평탄화 방법을 도시한 단면도들이다.
도 1A를 참조하면, 패턴 밀도가 높은 셀 지역(2)과 상대적으로 패턴 밀도가 낮은 주변회로 지역(3)이 구비된 반도체 기판(1) 전면에 층간 절연막인 BPSG막을 5000 내지 30000Å의 두께로 증착한 후 750 내지 850℃의 온도에서 플로우한다. 여기서, 층간 절연막으로 BPSG막 대신에 O3 TEOS막, PE-TEOS막, MTO막, HDP 산화막, CVD 산화막 등을 사용할 수 있다. 이때, 셀 지역(2)과 주변회로 지역(3)에는 단차(4)가 발생한다.
도 1B는 반도체 기판 전체에 발생하는 단차를 도시한 단면도이다. 셀 지역(6, 7)과 다른 지역에 형성된 층간 절연막(9)에 단차가 발생하는 것을 알 수 있다.
도 1C를 참조하면, 상기 BPSG막 상부에 연마정지층인 질화막(10)을 50 내지 2000Å의 두께로 증착하고 셀지역의 질화막(11)을 제거하여 주변회로 지역에만 남도록 한다. 여기서, 질화막(10)은 SiON막 또는 Si3N4막으로 형성하며, 셀지역의 질화막(11)은 습식 식각, 플라즈마 에칭, 반응성 이온에치법 등의 방법을 이용하여 제거하는 것이 바람직하다.
도 1D를 참조하면, 층간절연막의 Si-O 결합을 깨뜨리기 위하여 질화막을 마스크로 상기 층간 절연막에 도펀트를 도핑한다. 여기서, 상기 도핑 공정은 안티몬, 비소, 인, 보론, 금, 질소, 수소, 불소, 지르코늄, 게르마늄 등을 이용하여 5 내지 50KeV의 에너지 및 1.0E10 내지 1.0E20의 농도로 수행하며, 도핑 후에 300 내지 1300℃의 온도에서 열처리하는 것이 바람직하다.
도 1E를 참조하면, CMP 법으로 평탄화를 실시한다. 상기 CMP법은 pH가 9 내지 13인 슬러리를 이용하되, 상기 슬러리는 50 내지 300nm의 실리카 입자와 탈이온수가 혼합된 현탁액을 사용하는 것이 바람직하다.
평탄화 후에는 평탄도가 우수한 층간 절연막(13)이 얻어지며, 또한 도 1F의 참조부호(14)와 전체 웨이퍼에 대하여 균일한 연마 특성을 얻을 수 있다.
도 2A 내지 도 2D는 본 발명에 따른 반도체 소자의 평탄화 방법의 제2 실시예를 도시한 도면으로서 소자 분리 지역과 액티브 지역의 단차를 제거하기 위한 평탄화 방법을 도시한 단면도들이다.
도 2A를 참조하면, 소자 분리 지역이 정의된 반도체 기판(1)에 소자 분리막인 O3 TEOS막(17)을 4000 내지 30000Å의 두께로 형성한 후 600 내지 1200℃로 어닐링한다. 여기서, O3 TEOS막 대신에 HDP 산화막, CVD 산화막 등을 사용할 수 있으며 소자 분리 영역과 액티브 영역의 O3 TEOS막(17) 사이에는 단차가 발생하게 된다.
도 2B를 참조하면, O3 TEOS막(17) 상부에 질화막(20)을 50 내지 2000Å의 두께로 증착하고, 액티브 지역 상부의 질화막(21)을 제거한다. 여기서, 질화막(20)은 SiON막 또는 Si3N4막으로 형성하며, 셀지역의 질화막(11)은 습식 식각, 플라즈마 에칭, 반응성 이온에치법 등의 방법을 이용하여 제거하는 것이 바람직하다.
도 2C를 참조하면, 질화막(20)을 마스크로 O3 TEOS막(17)에 도펀트를 도핑한다. 여기서, 상기 도핑 공정은 안티몬, 비소, 인, 보론, 금, 질소, 수소, 불소, 지르코늄, 게르마늄 등을 이용하여 5 내지 50KeV의 에너지 및 1.0E10 내지 1.0E20의 농도로 수행하며, 도핑 후에 300 내지 1300℃의 온도에서 열처리하는 것이 바람직하다.
도 2D를 참조하면, CMP법으로 평탄화 공정을 수행한다. 상기 CMP법은 pH가 9 내지 13인 슬러리를 이용하되, 상기 슬러리는 50 내지 300nm의 실리카 입자와 탈이온수가 혼합된 현탁액을 사용하는 것이 바람직하다. 상기 평탄화 공정에서는 참조부호(23)와 같이 균일한 연마 특성을 얻을 수 있다.
도 3A 내지 도 3D는 반도체 소자의 평탄화 방법의 제3 실시예를 도시한 도면으로서 반도체 기판 전체의 단차를 제거하기 위한 평탄화 방법을 도시한 단면도들이다.
도 3A를 참조하면, 반도체 기판(1)에 소자 분리막(26)을 4000 내지 30000Å의 두께로 형성한 후 600 내지 1200℃로 어닐링한다. 여기서, 소자 분리막(26)은 O3 TEOS막, HDP 산화막, CVD 산화막 등으로 형성할 수 있으며 반도체 기판(1)의 중심부와 가장 자리부분 사이에 단차가 발생하게 된다.
도 3B를 참조하면, 소자 분리막(26) 상부에 질화막을 50 내지 2000Å의 두께로 증착하고, 반도체 기판(1)의 중심부의 질화막(29)을 제거한다. 여기서, 질화막은 SiON막 또는 Si3N4막으로 형성하며, 중심부의 질화막(29)은 습식 식각, 플라즈마 에칭, 반응성 이온에치법 등의 방법을 이용하여 제거하는 것이 바람직하다.
도 3C를 참조하면, 질화막을 마스크로 소자 분리막(26)에 도펀트를 도핑한다. 여기서, 상기 도핑 공정은 안티몬, 비소, 인, 보론, 금, 질소, 수소, 불소, 지르코늄, 게르마늄 등을 이용하여 5 내지 50KeV의 에너지 및 1.0E10 내지 1.0E20의 농도로 수행하며, 도핑 후에 300 내지 1300℃의 온도에서 열처리하는 것이 바람직하다.
도 3D를 참조하면, CMP법으로 평탄화 공정을 수행한다. 상기 CMP법은 pH가 9 내지 13인 슬러리를 이용하되, 상기 슬러리는 50 내지 300nm의 실리카 입자와 탈이온수가 혼합된 현탁액을 사용하는 것이 바람직하다. 상기 평탄화 공정에서는 참조부호(31)와 같이 균일한 연마 특성을 얻을 수 있다.
이상 상술한 바와 같이, 본 발명은 층간절연막 형성후 전면에 연마정지층인 질화막을 웨이퍼 전면에 증착하고 셀지역의 질화막을 선택적으로 제거한 후, Si-O 결합을 깨트릴 수 있는 도펀트 원자를 도핑하고 평탄화함으로써, 연마 균일도를 향상시킬 수 있다. 또한 셀 지역과 주변회로 지역간의 단차를 최소화하므로써, 제조공정 수율 및 소자 동작의 신뢰성을 향상시킨다.
아울러, 웨이퍼내 연마균일도 특성이 중요한 소자 분리막 평탄화 공정에서 소자 분리막 형성후 질화막을 웨이퍼 전면에 증착하고 웨이퍼 중심부의 질화막을 제거한 후, Si-O 결합을 깨트릴 수 있는 도펀트 원자를 도핑하고 평탄화하므로써, 연마균일도를 향상시킨다.
또한 소자 분리막 평탄화 공정에서 소자 분리막 평탄화후 발생하는 소자 분리막의 디싱 현상을 해결하기 위해 소자 분리막 형성후 질화막을 웨이퍼 전면에 증착하고 액티브 지역의 질화막을 제거하고 평탄화하므로써, 소자 분리막의 디싱 현상을 감소시켜 게이트 형성을 용이하게 한다.
도 1A 내지 도 1F는 본 발명에 따른 반도체 소자의 평탄화 방법의 제1 실시예를 도시한 단면도들.
도 2A 내지 도 2D는 본 발명에 따른 반도체 소자의 평탄화 방법의 제2 실시예를 도시한 단면도들.
도 3A 내지 도 3D는 본 발명에 따른 반도체 소자의 평탄화 방법의 제1 실시예를 도시한 단면도들.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 실리콘 기판 2 : 셀지역
3 : 주변회로 지역 4 : 층간 절연막 형성후의 단차
5 : 종래의 일반적인 평탄화 공정후 남아 있는 단차
6 : 웨이퍼 가장자리 다이의 셀지역
7 : 웨이퍼 중심부 다이의 셀지역 8 : 층간 절연막
9, 13, 14 : 평탄화 공정후의 층간 절연막
10, 20 : 연마 정지층 11, 21, 29 : 식각으로 제거되는 질화막
12, 22, 30 : 도펀트 원자의 도핑
23, 31 : 평탄화 공정후 형성된 소자 분리막
24 : 웨이퍼 가장자리 다이 25 : 웨이퍼 중심부 다이

Claims (36)

  1. 셀 지역과 주변회로 지역을 구비한 반도체 기판 전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상부에 질화막을 형성하는 단계;
    상기 셀 지역 상부의 질화막을 제거하는 단계;
    상기 질화막을 마스크로 도펀트를 도핑하는 단계; 및
    CMP 법으로 평탄화를 실시하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  2. 제1항에 있어서,
    상기 층간 절연막은 BPSG막, O3 TEOS막, PE-TEOS막, MTO막, HDP 산화막 및 CVD 산화막 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  3. 제1항에 있어서,
    상기 층간 절연막의 두께는 5000 내지 30000Å인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  4. 제1항에 있어서,
    상기 층간 절연막을 형성한 후 750 내지 850℃의 온도에서 플로우하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  5. 제1항에 있어서,
    상기 질화막은 SiON막 및 Si3N4막 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  6. 제1항에 있어서,
    상기 질화막의 두께는 50 내지 2000Å일 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  7. 제1항에 있어서,
    상기 셀 지역 상부의 질화막을 제거하는 단계는 습식 식각, 플라즈마 에칭 및 반응성 이온에치법 중 선택된 어느 하나를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  8. 제1항에 있어서,
    상기 도펀트는 안티몬, 비소, 인, 보론, 금, 질소, 수소, 불소, 지르코늄 및 게르마늄 원자 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  9. 제1항에 있어서,
    상기 도펀트를 도핑하는 단계는 5 내지 50 KeV의 에너지 및 1.0E10 - 1.0E20 의 농도로 수행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  10. 제1항에 있어서,
    상기 도펀트를 도핑한 후 300 내지 1300℃의 온도에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  11. 제1항에 있어서,
    상기 CMP법은 pH가 9 내지 13인 슬러리를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  12. 제11항에 있어서,
    상기 슬러리는 50 내지 300nm의 실리카 입자와 탈이온수가 혼합된 현탁액을 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  13. 액티브 지역과 소자 분리 지역이 구비된 반도체 기판 상부에 소자 분리막을 형성하는 단계;
    상기 소자 분리막 상부에 질화막을 형성하는 단계;
    상기 액티브 지역의 질화막을 제거하는 단계;
    상기 질화막을 마스크로 도펀트를 도핑하는 단계; 및
    CMP 법으로 평탄화를 실시하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  14. 제13항에 있어서,
    상기 소자 분리막은 O3 TEOS막, HDP 산화막 및 CVD 산화막 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  15. 제13항에 있어서,
    상기 소자 분리막의 두께는 4000 내지 30000Å인 것을 특징으로 하는 반도체 소자의 평탄화 방법 방법.
  16. 제13항에 있어서,
    상기 소자 분리막 형성후 600 내지 1200℃의 온도에서 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  17. 제13항에 있어서,
    상기 질화막은 SiON막 및 Si3N4막 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  18. 제13항에 있어서,
    상기 질화막의 두께는 50 내지 2000Å인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  19. 제13항에 있어서,
    상기 액티브 지역의 질화막을 제거하는 단계는 습식 식각, 플라즈마 에칭 및 반응성 이온에치법 중 선택된 어느 하나를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  20. 제13항에 있어서,
    상기 도펀트는 안티몬, 비소, 인, 보론, 금, 질소, 수소, 불소, 지르코늄 및 게르마늄 원자 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  21. 제13항에 있어서,
    상기 도펀트를 도핑하는 단계는 5 내지 50 KeV의 에너지 및 1.0E10 - 1.0E20 의 농도로 수행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  22. 제13항에 있어서,
    상기 도펀트를 도핑한 후 300 내지 1300℃의 온도에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  23. 제13항에 있어서,
    상기 CMP법은 pH가 9 내지 13인 슬러리를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  24. 제23항에 있어서,
    상기 슬러리는 50 내지 300nm의 실리카 입자와 탈이온수가 혼합된 현탁액을 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  25. 반도체 기판에 상에 소자 분리막을 형성하는 단계;
    상기 소자 분리막 상에 질화막을 형성하는 단계;
    상기 반도체 기판 중심부의 질화막을 제거하는 단계;
    상기 질화막을 마스크로 소자 분리막에 도펀트를 도핑하는 단계; 및
    CMP 법으로 평탄화를 실시하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  26. 제25항에 있어서,
    상기 소자 분리막은 O3 TEOS막, HDP 산화막 및 CVD 산화막 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  27. 제25항에 있어서,
    상기 소자 분리막의 두께는 4000 내지 30000Å인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  28. 제25항에 있어서,
    상기 소자 분리막 형성후 600 내지 1200℃의 온도에서 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  29. 제25항에 있어서,
    상기 질화막은 SiON막 및 Si3N4막 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  30. 제25항에 있어서,
    상기 질화막의 두께는 50 내지 2000Å인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  31. 제25항에 있어서,
    상기 액티브 지역의 질화막을 제거하는 단계는 습식 식각, 플라즈마 에칭 및 반응성 이온에치법 중 선택된 어느 하나를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  32. 제25항에 있어서,
    상기 도펀트는 안티몬, 비소, 인, 보론, 금, 질소, 수소, 불소, 지르코늄 및 게르마늄 원자 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  33. 제25항에 있어서,
    상기 도펀트를 도핑하는 단계는 5 내지 50 KeV의 에너지 및 1.0E10 - 1.0E20 의 농도로 수행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  34. 제25항에 있어서,
    상기 도펀트를 도핑한 후 300 내지 1300℃의 온도에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  35. 제25항에 있어서,
    상기 CMP법은 pH가 9 내지 13인 슬러리를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  36. 제35항에 있어서,
    상기 슬러리는 50 내지 300nm의 실리카 입자와 탈이온수가 혼합된 현탁액을 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
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