KR100338778B1 - 선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법 - Google Patents

선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법 Download PDF

Info

Publication number
KR100338778B1
KR100338778B1 KR1020000048326A KR20000048326A KR100338778B1 KR 100338778 B1 KR100338778 B1 KR 100338778B1 KR 1020000048326 A KR1020000048326 A KR 1020000048326A KR 20000048326 A KR20000048326 A KR 20000048326A KR 100338778 B1 KR100338778 B1 KR 100338778B1
Authority
KR
South Korea
Prior art keywords
film
gate
layer
gate polysilicon
etch stop
Prior art date
Application number
KR1020000048326A
Other languages
English (en)
Other versions
KR20020015160A (ko
Inventor
이선웅
부재필
김경현
홍창기
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000048326A priority Critical patent/KR100338778B1/ko
Priority to US09/860,591 priority patent/US6383882B1/en
Publication of KR20020015160A publication Critical patent/KR20020015160A/ko
Application granted granted Critical
Publication of KR100338778B1 publication Critical patent/KR100338778B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers

Abstract

본 발명의 선택적 실리사이드 공정을 이용한 모스 트랜지스터의 제조 방법에 따르면, 먼저 실리콘 기판 위에 게이트 절연막 및 게이트 폴리실리콘막을 순차적으로 형성하고, 게이트 절연막 및 게이트 폴리실리콘막 측벽에 게이트 스페이서를 형성한다. 다음에 게이트 스페이서 및 게이트 폴리실리콘막을 마스크막으로 불순물 이온 주입 및 확산 공정을 수행하여 실리콘 기판에 소스/드레인 영역을 형성한다. 다음에 소스/드레인 영역, 게이트 스페이서 및 게이트 폴리실리콘막을 덮는 식각 저지막을 형성하고, 이어서 식각 저지막을 덮는 절연막을 형성한다. 다음에 절연막을 평탄화하여 게이트 폴리실리콘막 위의 식각 저지막을 노출시킨다. 다음에 노출된 식각 저지막 및 게이트 스페이서의 일부를 식각하여 게이트 폴리실리콘막의 상부 표면 및 상부 측면이 노출되도록 한다. 그리고 게이트 폴리실리콘막의 노출 부분 위에 실리사이드막을 형성한다.

Description

선택적 실리사이드 공정을 이용한 모스 트랜지스터의 제조 방법{Method for fabricating MOS transistor using selective silicide process}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 선택적 실리사이드 공정을 이용한 모스 트랜지스터의 제조 방법에 관한 것이다.
최근 로직 소자에 사용되는 트랜지스터를 제조하는데 있어서 실리사이드 공정은 거의 필수적으로 적용되고 있는 추세이다. 실리사이드 공정은 실리콘 혹은 폴리실리콘 위에 고융점 금속 또는 천이 금속 등을 적층한 후에 열처리를 수행함으로써 금속과 실리콘의 합금인 실리사이드를 형성하는 공정이다. 이와 같은 실리사이드를 전극 재료로 사용함으로써 전극 저항이 낮아지며, 따라서 실리사이드는 높은 속도를 요구하는 로직 소자의 스위칭 속도를 향상시키는데 큰 기여를 한다.
도 1 내지 도 4는 종래의 실리사이드 공정을 이용한 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 실리콘 기판(100) 위에 게이트 절연막(110) 및 게이트 폴리실리콘막(120)을 순차적으로 형성한다. 게이트 폴리실리콘막(120)을 형성한 후에는 이 게이트 폴리실리콘막(120)을 이온 주입 마스크로 하여 1차로 불순물 이온을 얕게 주입한다. 이어서 게이트 폴리실리콘막(120)의 측벽에 게이트 스페이서(130)를 형성한다. 다음에 게이트 폴리실리콘막(120) 및 게이트 스페이서(130)를 이온 주입 마스크로 하여 불순물 이온들을 2차로 깊게 주입한 후에, 주입된 불순물 이온들을 확산시켜 LDD(Lightly Doped Drain) 구조의 소스/드레인 영역들(140)을 형성한다. 다음에 소스/드레인 영역들(140)이 형성된 결과물 전면에 금속막(150)을 형성한다.
다음에 도 2를 참조하면, 금속막(150)이 형성된 결과물에 소정의 어닐링 공정을 수행하여 금속막(150)이 게이트 폴리실리콘막(120) 및 소스/드레인 영역(140)의 실리콘 원자들과 반응하도록 한다. 반응이 이루어지면 게이트 폴리실리콘막(120) 위에는 제1 실리사이드막(161)이 형성되고, 소스/드레인 영역(140) 위에는 제2 실리사이드막(162)이 형성된다. 한편 게이트 폴리실리콘막(120) 및 소스/드레인 영역(140)과 접촉되지 않은 금속막(150)은 실리콘 원자와의 반응이 일어나지 않는다. 따라서 제1 및 제2 실리사이드막(161, 162)을 형성한 후에는, 반응이 일어나지 않은 금속막을 제거한다.
다음에 도 3을 참조하면, 제1 및 제2 실리사이드막(161, 162)이 형성된 결과물 전면에 상기 결과물을 완전히 덮는 층간 절연막(170)을 형성한다. 다음에 화학 기계적 평탄화(CMP: Chemical Mechanical Polishing)와 같은 평탄화 공정을 수행하여 층간 절연막(170)을 평탄화한다.
다음에 도 4를 참조하면, 상기 층간 절연막(170)에 제1 실리사이드막(161)과 제2 실리사이드막(162)의 표면 일부를 노출시키는 컨택 홀을 각각 형성하고, 금속 물질을 사용하여 게이트 전극들(181) 및 소스/드레인 전극들(182)을 형성하게 되면, 제1 및 제2 실리사이드막(161, 162)의 존재로 인하여 게이트 전극들(181) 및 소스/드레인 전극들(182)의 저항이 감소되며, 결국 소자의 동작 속도를 향상시킬 수 있다.
그러나 상기와 같은 방법은 다음과 같은 문제점들이 있다.
첫째로, 제1 및 제2 실리사이드막(161, 162)을 형성하기 위하여 실리콘 기판(100) 위에 금속막(150)을 형성하는 단계가 고온에서 수행되므로, 실리콘 기판(100)과 금속막(150)의 계면 부근에 디스토션(distortion) 및 결정 파괴와 같은 결함들이 발생될 수 있다. 둘째로, 제1 및 제2 실리사이드막(161, 162) 형성을 위한 고온의 열처리 단계에 의해 실리콘 기판(100) 내에 누설 전류가 발생될 수 있다. 셋째로, 제1 및 제2 실리사이드막(161, 162)을 형성한 후에 실리콘 원자와 반응하지 않은 금속막(150)을 제거하는 단계에서 사용하는 화학 용액에 의해 게이트 폴리실리콘막(120)의 프로파일이 변경될 수도 있다. 그리고 넷째로 제1 및 제2 실리사이드막(161, 162)을 형성한 후에 층간 절연막(170)을 형성하므로, 후속 공정에서 제1 실리사이드막(161)을 보호하기 위하여 층간 절연막(170)의 두께가 두꺼워야만 한다.
특히 고속을 요구하지 않는 논리 소자에 적용할 모스 트랜지스터의 경우에는 소스/드레인 영역(140) 위에 실리사이드막을 형성하지 않아도 소자의 동작 속도 특성에 큰 영향을 끼치지 않으며, 따라서 실리콘 기판(100)에 영향을 주지 않도록 선택적으로 실리사이드막을 형성할 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 실리콘 기판에 결함이 발생되지 않도록 선택적 실리사이드 공정을 이용하여 모스 트랜지스터를 제조하는 방법을 제공하는 것이다.
도 1 내지 도 4는 종래의 실리사이드 공정을 이용한 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5 내지 도 12는 본 발명에 따른 선택적 실리사이드 공정을 이용한 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
400...실리콘 기판 410...게이트 절연막
420...게이트 폴리실리콘막 430...게이트 스페이서
440...소스/드레인 영역 450...식각 저지막
460...절연막 470...금속막
480...실리사이드막 490...층간 절연막
500...소스/드레인 전극 510...게이트 전극
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 선택적 실리사이드 공정을 이용한 모스 트랜지스터의 제조 방법에 따르면, 먼저 실리콘 기판 위에 게이트 절연막 및 게이트 폴리실리콘막을 순차적으로 형성한다. 다음에 상기 게이트절연막 및 게이트 폴리실리콘막 측벽에 게이트 스페이서를 형성한다. 다음에 상기 게이트 스페이서 및 게이트 폴리실리콘막을 마스크막으로 불순물 이온 주입 및 확산 공정을 수행하여 상기 실리콘 기판에 소스/드레인 영역을 형성한다. 다음에 상기 소스/드레인 영역, 게이트 스페이서 및 게이트 폴리실리콘막을 덮는 식각 저지막을 형성한다. 다음에 상기 식각 저지막을 덮는 절연막을 형성한다. 다음에 상기 절연막을 평탄화하여 상기 게이트 폴리실리콘막 위의 식각 저지막을 노출시킨다. 다음에 노출된 상기 식각 저지막 및 게이트 스페이서의 일부를 식각하여 상기 게이트 폴리실리콘막의 상부 표면 및 상부 측면이 노출되도록 한다. 그리고 상기 게이트 폴리실리콘막의 노출 부분 위에 실리사이드막을 형성한다.
상기 식각 저지막은 상기 절연막과의 선택비가 1 이상인 물질을 사용하여 형성하는 것이 바람직하다. 또한 상기 식각 저지막은 10-2000Å의 두께를 갖도록 형성하는 것이 바람직하다.
상기 절연막을 평탄화하는 단계는 화학 기계적 폴리싱법을 이용하여 수행할 수 있다. 또는 상기 절연막을 평탄화하는 단계는 에치 백을 이용하여 수행할 수도 있다.
노출된 상기 식각 저지막 및 게이트 스페이서의 일부를 식각하는 단계는 상기 게이트 폴리실리콘막의 상부 측면이 1500Å 이하의 두께만큼 노출될 때까지 이루어지도록 하는 것이 바람직하다.
노출된 상기 식각 저지막 및 게이트 스페이서의 일부를 식각하는 단계 후에 상기 게이트 폴리실리콘막의 상부를 향하여 돌출된 절연막의 돌출 부분을 제거하는단계를 더 포함할 수 있다. 이 경우에 상기 절연막의 돌출 부분은 습식 식각법을 이용하여 제거하는 것이 바람직하다.
상기 실리사이드막을 형성하는 단계는, 상기 절연막, 식각 저지막 및 게이트 폴리실리콘막의 노출면 위에 금속막을 형성하는 단계와, 상기 금속막이 형성된 결과물에 열처리하여 상기 게이트 폴리실리콘막과 상기 금속막 사이에 실리사이드막을 형성하는 단계, 및 상기 열처리동안 반응하지 않은 금속막을 제거하는 단계를 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 실리사이드막이 형성된 결과물 위에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 패터닝하여 상기 소스/드레인 영역 및 실리사이드막의 일부 표면을 노출시키는 컨택 홀을 각각 형성하는 단계, 및 상기 컨택 홀을 통하여 상기 소스/드레인 영역과 실리사이드막에 컨택되도록 소스/드레인 전극 및 게이트 전극을 각각 형성하는 단계를 더 포함하는 것이 바람직하다.
또한 상기 게이트 폴리실리콘막을 형성한 후에 상기 게이트 폴리실리콘막을 이온 주입 마스크로 하여 불순물 이온들을 얕게 주입시키는 단계를 더 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명은 보다 완전하게 설명하기 위하여 제공되는 것이다.
도 5 내지 도 12는 본 발명에 따른 선택적 실리사이드 공정을 이용한 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5에 도시된 바와 같이, 실리콘 기판(400) 위에 게이트 절연막(410) 및 게이트 폴리실리콘막(420)을 순차적으로 형성한다. 게이트 폴리실리콘막(420)을 형성한 후에는 이 게이트 폴리실리콘막(420)을 이온 주입 마스크로 하여 1차로 불순물 이온을 얕게 주입한다. 이어서 통상의 방법을 사용하여, 게이트 폴리실리콘막(420)의 측벽에 게이트 스페이서(430)를 형성한다. 상기 게이트 스페이서(430)는 SiN막을 사용하여 형성할 수 있다. 다음에 게이트 폴리실리콘막(420) 및 게이트 스페이서(430)를 이온 주입 마스크로 하여 불순물 이온들을 2차로 깊게 주입한 후에, 주입된 불순물 이온들을 확산시켜 실리콘 기판(400) 내에 LDD(Lightly Doped Drain) 구조의 소스/드레인 영역들(440)을 형성한다.
다음에 도 6에 도시된 바와 같이, 소스/드레인 영역(440), 게이트 스페이서(430) 및 게이트 폴리실리콘막(420)을 덮는 식각 저지막(450)을 형성한다. 이 식각 저지막은 후속 공정에서 형성될 절연막과 선택비가 적어도 1인 물질을 사용하여 형성한다. 예를 들면, 상기 절연막이 산화막인 경우 식각 저지막(450)은 SiN막 또는 SiON막을 사용하여 형성할 수 있다. 상기 식각 저지막(450)은 화학 기상 증착법을 사용하여 형성할 수 있으며, 그 두께는 대략 10-2000Å이 되도록 한다.
다음에 도 7에 도시된 바와 같이, 상기 식각 저지막(450)을 덮는절연막(160)을 형성한다. 상기 절연막(460)은 게이트 폴리실리콘막(430)이 형성된 부분과 형성되지 않은 부분에서의 단차에 의한 영향을 최소화하고 후속 공정인 평탄화 공정에서의 제거량의 최소화를 위하여 갭 필(gap fill) 특성이 양호한 물질을 사용하여 형성한다. 예를 들면 고밀도 플라즈마(HDP: High Density Plasma) 산화물, 도핑되지 않은 실리콘 유리(USG: Undoped Silicate Glass) BPSG(Boron Phosphorus Silicate Glass) 혹은 TEOS(Tetra Ethyl Ortho Silicate)를 사용하여 형성할 수 있지만, 반드시 이에 한정되는 것은 아니다. 또한 앞서 설명한 바와 같이, 상기 절연막(460)은 식각 저지막(450)의 선택비가 1 이상이다.
다음에 도 8에 도시된 바와 같이, 상기 절연막(460)을 평탄화하여 게이트 폴리실리콘막(420) 위의 식각 저지막(450)을 노출시킨다. 상기 평탄화는 화학 기계적 폴리싱(CMP: Chemical Mechanical Polishing)을 이용하거나, 혹은 드라이 에치 백(dry etch back)을 이용하여 수행한다. 식각 저지막(450)과 절연막의 선택비가 1 이상이므로 상기 평탄화는 식각 저지막(450)이 노출될 때까지 이루어질 수도 있으며, 또는 식각 저지막(450)이 노출된 후 일정 시간이 경과될 때까지 이루어질 수도 있다. 경우에 따라서는 식각 저지막(450)이 노출되기 전에 상기 평탄화를 중지할 수도 있는데, 예를 들면 식각 저지막(450) 위의 절연막(460)의 두께가 대략 2000Å 이하가 되면 상기 평탄화를 중지시킨다. 이 경우 게이트 폴리실리콘막(420) 위의 식각 저지막(450)상에 잔존하는 절연막(460)을 제거하기 위하여 선택비가 1 이하인, 즉 절연막(460) 식각률이 식각 저지막(450)의 식각률보다 큰 화학 용액을 사용하여 게이트 폴리실리콘막(420) 위의 식각 저지막(420)이노출되도록 잔존하는 절연막(460)을 제거한다. 예를 들면, 절연막(460)으로서 산화막을 사용하고 식각 저지막(450)으로서 SiN막을 사용하는 경우, 상기 화학 용액으로는 LAL 혹은 HF 용액을 사용할 수 있다.
다음에 도 9에 도시된 바와 같이, 식각 저지막(450) 및 게이트 스페이서(430)의 일부를 식각하여 게이트 폴리실리콘막(420)의 상부 표면 및 상부 측면이 노출되도록 한다. 상기 식각은 습식 식각법 및 건식 식각법 모두를 사용하여 수행되도록 할 수 있는데, 어느 경우나 식각 저지막(450) 및 게이트 스페이서(430)의 식각량이 절연막(460)의 식각량보다 1배 이상이 되도록 한다. 또한 이때의 식각은 다소의 과도 식각(over etch)이 되도록 하여, 게이트 폴리실리콘막(420)의 상부 측면이 대략 1500Å 이하의 두께만큼 노출되도록 한다. 일반적으로 식각 저지막(450) 및 게이트 스페이서(430)가 질화막으로 이루어진 경우, 상기 식각은 H3PO4용액을 이용하여 수행할 수 있다. 이와 같은 식각 저지막(450) 및 게이트 스페이서(430)의 일부에 대한 식각이 이루어지면, 게이트 폴리실리콘막(420)의 상부 측면 둘레에는 그루브(groove)가 형성된다. 한편 절연막(460)에 대한 식각 저지막(450) 및 게이트 스페이서(430)의 식각 선택비가 1 이상이므로, 식각이 종료된 후의 절연막(460)의 형상은 게이트 폴리실리콘막(420)의 상부를 향한 돌출 부분(p)을 갖는 역 기울기(negative slop)를 갖는 형상이 된다.
다음에 도 10에 도시된 바와 같이, 상기 절연막(460)의 돌출 부분(p)을 제거한다. 그리고 그 결과물 전면에 금속막(470)을 형성한다. 상기 절연막(460)의 돌출 부분(p)은 후속 실리사이드막 형성을 위한 금속막 적층시에 적층 프로파일을 양호하게 하기 위해서는 제거되어야 하며, HF 용액 등을 이용한 통상의 등방성 식각법을 이용하여 제거한다.
다음에 도 11에 도시된 바와 같이, 노출된 게이트 폴리실리콘막(420) 위에 실리사이드막(480)을 형성한다. 이를 위하여, 상기 금속막(470)이 형성된 결과물에 열처리(annealing)를 수행하여, 금속막(470)이 게이트 폴리실리콘막(420)의 실리콘 원자들과 반응하도록 한다. 반응이 이루어지면 게이트 폴리실리콘막(420)과 금속막(470)의 계면에는 실리사이드막(480)이 형성된다. 그러나 게이트 폴리실리콘막(420)과 접촉되지 않은 부분에서의 금속막(470)은 실리콘 원자와의 반응이 일어나지 않는다. 따라서 실리사이드막(480)을 형성한 후에는, 반응이 일어나지 않은 금속막을 통상의 방법을 사용하여 제거한다.
다음에 도 12에 도시된 바와 같이, 실리사이드막(480)이 형성된 결과물을 완전히 덮는 층간 절연막(490)을 형성한다. 이어서 통상의 리소그라피법을 이용한 노광 및 현상을 수행하여 층간 절연막(490) 위에 포토레지스트막 패턴(미도시)을 형성한다. 다음에 상기 포토레지스트막 패턴을 식각 마스크로 하여 층간 절연막(490)을 식각하여 실리사이드막(480)의 일부 표면을 노출시키는 컨택 홀을 형성하는 한편, 층간 절연막(490), 절연막(460) 및 식각 저지막(450)의 일부를 식각하여 소스/드레인 영역(440)을 노출시키는 컨택 홀을 형성한다. 다음에 포토레지스트막 패턴을 제거한 후에, 상기 컨택 홀을 금속막으로 채움으로써 소스/드레인 전극(500) 및 게이트 전극(510)을 만든다.
이상의 설명에서와 같이, 본 발명에 따른 선택적 실리사이드 공정을 이용한 모스 트랜지스터의 제조 방법에 의하면, 고속을 요구하지 않는 모스 트랜지스터에 있어서 소스/드레인 영역 위에는 실리사이드막을 형성하지 않고 게이트 폴리실리콘막 위에만 실리사이드를 선택적으로 형성하므로 실리사이드 공정 중에 발생되는 실리콘 기판 내의 결함을 억제할 수 있다. 또한 절연막을 형성한 후에 실리사이드막을 형성하므로 실리사이드막 형성 후에 상기 실리사이드막을 덮도록 형성하는 층간 절연막의 두께를 상대적으로 얇게 할 수 있다는 이점도 있다.

Claims (11)

  1. 실리콘 기판 위에 게이트 절연막 및 게이트 폴리실리콘막을 순차적으로 형성하는 단계;
    상기 게이트 절연막 및 게이트 폴리실리콘막 측벽에 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서 및 게이트 폴리실리콘막을 마스크막으로 불순물 이온 주입 및 확산 공정을 수행하여 상기 실리콘 기판에 소스/드레인 영역을 형성하는 단계:
    상기 소스/드레인 영역, 게이트 스페이서 및 게이트 폴리실리콘막을 덮는 식각 저지막을 형성하는 단계:
    상기 식각 저지막을 덮는 절연막을 형성하는 단계;
    상기 절연막을 평탄화하여 상기 게이트 폴리실리콘막 위의 식각 저지막을 노출시키는 단계;
    노출된 상기 식각 저지막 및 게이트 스페이서의 일부를 식각하여 상기 게이트 폴리실리콘막의 상부 표면 및 상부 측면이 노출되도록 하는 단계; 및
    상기 게이트 폴리실리콘막의 노출 부분 위에 선택적으로 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 식각 저지막은 상기 절연막과의 선택비가 1 이상인 물질을 사용하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 식각 저지막은 10-2000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 절연막을 평탄화하는 단계는 화학 기계적 폴리싱법을 이용하여 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  5. 제1항에 있어서,
    상기 절연막을 평탄화하는 단계는 에치 백을 이용하여 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  6. 제1항에 있어서,
    노출된 상기 식각 저지막 및 게이트 스페이서의 일부를 식각하는 단계는 상기 게이트 폴리실리콘막의 상부 측면이 1500Å 이하의 두께만큼 노출될 때까지 이루어지도록 하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  7. 제1항에 있어서,
    노출된 상기 식각 저지막 및 게이트 스페이서의 일부를 식각하는 단계 후에 상기 게이트 폴리실리콘막의 상부를 향하여 돌출된 절연막의 돌출 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  8. 제7항에 있어서,
    상기 절연막의 돌출 부분은 습식 식각법을 이용하여 제거하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  9. 제1항에 있어서, 상기 실리사이드막을 형성하는 단계는,
    상기 절연막, 식각 저지막 및 게이트 폴리실리콘막의 노출면 위에 금속막을 형성하는 단계;
    상기 금속막이 형성된 결과물에 열처리하여 상기 게이트 폴리실리콘막과 상기 금속막 사이에 실리사이드막을 형성하는 단계; 및
    상기 열처리동안 반응하지 않은 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  10. 제1항에 있어서,
    상기 실리사이드막이 형성된 결과물 위에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 패터닝하여 상기 소스/드레인 영역 및 실리사이드막의 일부 표면을 노출시키는 컨택 홀을 각각 형성하는 단계; 및
    상기 컨택 홀을 통하여 상기 소스/드레인 영역과 실리사이드막에 컨택되도록 소스/드레인 전극 및 게이트 전극을 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  11. 제1항에 있어서,
    상기 게이트 폴리실리콘막을 형성한 후에 상기 게이트 폴리실리콘막을 이온 주입 마스크로 하여 불순물 이온들을 얕게 주입시키는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
KR1020000048326A 2000-08-21 2000-08-21 선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법 KR100338778B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020000048326A KR100338778B1 (ko) 2000-08-21 2000-08-21 선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법
US09/860,591 US6383882B1 (en) 2000-08-21 2001-05-21 Method for fabricating MOS transistor using selective silicide process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000048326A KR100338778B1 (ko) 2000-08-21 2000-08-21 선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법

Publications (2)

Publication Number Publication Date
KR20020015160A KR20020015160A (ko) 2002-02-27
KR100338778B1 true KR100338778B1 (ko) 2002-05-31

Family

ID=19684202

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000048326A KR100338778B1 (ko) 2000-08-21 2000-08-21 선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법

Country Status (2)

Country Link
US (1) US6383882B1 (ko)
KR (1) KR100338778B1 (ko)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
KR100475118B1 (ko) * 2002-11-22 2005-03-10 삼성전자주식회사 2중 콘택 스페이서를 포함하는 반도체 소자의 제조방법
US6885033B2 (en) * 2003-03-10 2005-04-26 Cree, Inc. Light emitting devices for light conversion and methods and semiconductor chips for fabricating the same
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
KR100563095B1 (ko) * 2003-09-24 2006-03-27 동부아남반도체 주식회사 반도체 소자의 실리사이드 형성방법
US20050156208A1 (en) * 2003-09-30 2005-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Device having multiple silicide types and a method for its fabrication
KR100562301B1 (ko) * 2003-12-27 2006-03-22 동부아남반도체 주식회사 트랜지스터의 게이트 구조 및 그 제조 방법
US6900507B1 (en) * 2004-01-07 2005-05-31 Micron Technology, Inc. Apparatus with silicide on conductive structures
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
DE102004031741B4 (de) * 2004-06-30 2010-04-01 Qimonda Ag Verfahren zur Herstellung einer Kontaktanordnung für Feldeffekttransistorstrukturen mit Gateelektroden mit einer Metalllage und Verwendung des Verfahrens zur Herstellung von Feldeffekttransistoranordnungen in einem Zellenfeld
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7396716B2 (en) * 2005-08-11 2008-07-08 Texas Instruments Incorporated Method to obtain fully silicided poly gate
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
JP4364225B2 (ja) * 2006-09-15 2009-11-11 株式会社東芝 半導体装置およびその製造方法
EP2070533B1 (en) * 2007-12-11 2014-05-07 Apoteknos Para La Piel, s.l. Use of a compound derived from P-hydroxyphenyl propionic acid for the treatment of psoriasis
KR100976796B1 (ko) * 2008-06-03 2010-08-20 주식회사 동부하이텍 비휘발성 반도체 메모리 소자 및 그의 제조방법
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
KR20100040219A (ko) * 2008-10-09 2010-04-19 삼성전자주식회사 게이트 금속 실리사이드막을 갖는 집적 회로 반도체 소자의제조방법
US8803243B2 (en) 2012-01-03 2014-08-12 International Business Machines Corporation Complementary metal oxide semiconductor (CMOS) device having gate structures connected by a metal gate conductor
US9537040B2 (en) * 2013-05-09 2017-01-03 United Microelectronics Corp. Complementary metal-oxide-semiconductor image sensor and manufacturing method thereof
US9711374B2 (en) * 2013-06-13 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming oxide layer over exposed polysilicon during a chemical mechanical polishing (CMP) process
KR20140145777A (ko) 2013-06-14 2014-12-24 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
US10998241B2 (en) 2018-09-19 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation using a maskless fabrication process flow
DE102019118061A1 (de) * 2018-09-19 2020-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive doppelsilizidherstellung unter verwendung eines maskenlosen herstellungsprozessablaufs
CN114577882B (zh) * 2020-11-30 2024-04-12 联合微电子中心有限责任公司 气体传感器的制备方法以及气体传感器
CN114121678B (zh) * 2022-01-27 2022-04-29 广东省大湾区集成电路与系统应用研究院 一种finfet的制造方法
CN117410321B (zh) * 2023-12-15 2024-03-01 合肥晶合集成电路股份有限公司 一种半导体结构及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6096662A (en) * 1997-03-26 2000-08-01 Advanced Micro Devices, Inc. NH3 /N2 plasma treatment to enhance the adhesion of silicon nitride to thermal oxide
US6255180B1 (en) * 1998-05-14 2001-07-03 Cypress Semiconductor Corporation Semiconductor device with outwardly tapered sidewall spacers and method for forming same

Also Published As

Publication number Publication date
KR20020015160A (ko) 2002-02-27
US6383882B1 (en) 2002-05-07
US20020025634A1 (en) 2002-02-28

Similar Documents

Publication Publication Date Title
KR100338778B1 (ko) 선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법
KR20000013397A (ko) 트렌치 격리 형성 방법
KR100348316B1 (ko) 반도체 소자의 제조방법
KR100435261B1 (ko) 스플릿 게이트형 플래쉬 메모리소자의 제조방법
KR20050007637A (ko) 반도체 소자의 트랜지스터 제조방법
KR20060042460A (ko) 반도체소자의 리세스 채널을 갖는 트랜지스터 제조방법
KR20010054169A (ko) 반도체 소자 제조방법
KR100394524B1 (ko) 반도체소자의 제조방법
KR100281144B1 (ko) 반도체 소자 및 그 제조방법
KR100235625B1 (ko) 반도체 소자의 제조 방법
KR100467642B1 (ko) 반도체 소자 제조방법
KR100400784B1 (ko) 반도체 소자의 살리사이드 형성 방법
KR100460200B1 (ko) 반도체 소자 및 그 제조 방법
KR20010018687A (ko) 반도체장치의 제조방법
JP4033728B2 (ja) コンタクトホール形成方法
KR100770455B1 (ko) 반도체소자의 제조방법
JP3523244B1 (ja) 半導体装置の製造方法
JPH06244415A (ja) 半導体装置およびその製造方法
US20080220576A1 (en) Manufacturing method of anti-punch-through semiconductor device
KR20010065914A (ko) 대머신 게이트형 모스 트랜지스터 제조방법
KR100400780B1 (ko) 반도체 소자의 제조 방법
KR100469333B1 (ko) 반도체 소자의 제조 방법
KR20030051038A (ko) 반도체 소자의 제조 방법
KR100604811B1 (ko) 실리사이드 반응 면적이 증가된 게이트 전극 형성 방법
KR100546804B1 (ko) 반도체 소자의 층간 절연막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 18