KR20050007637A - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 트랜지스터 제조방법에 관한 것으로, 본 발명의 사상은 반도체기판의 소정영역에 패터닝공정을 수행하여 트렌치게이트전극패턴을 형성하는 단계, 상기 형성된 트렌치게이트전극패턴에 언도프드 폴리실리콘막의 매립/이온주입공정으로 도프드 폴리실리콘막의 형성을 수행하는 단계 및 상기 언도프드 폴리실리콘막의 매립/이온주입공정으로 도프드 폴리실리콘막의 형성을 1회 이상 더 반복 수행하여 적어도 2층 이상 적층된 도프드 폴리실리콘막을 형성하여 트렌치게이트전극을 형성하는 단계를 포함한다. 따라서 트렌치 게이트전극 형성시 언도프드 폴리실리콘막의 증착/이온주입을 통한 도프드 폴리실리콘막의 형성과 같은 과정을 3회 이상 수행하여 트렌치 게이트전극을 형성함으로써, 트렌치 게이트전극과 소스/드레인영역간의 카운터 도핑을 줄일 수 있게 되어 효과적인 채널길이를 확보할 수 있도록 한다.
Description
본 발명은 반도체소자의 트랜지스터 제조방법에 관한 것으로, 더욱 상세하게는 트랜치 게이트전극을 구비한 반도체소자의 트랜지스터 제조방법에 관한 것이다.
최근 반도체소자가 고집적화됨에 따라 짧은 채널효과와 같은 문제점이 발생하여 충분한 채널길이를 확보할 수 있도록 하는 트랜지스터의 제조가 요구되고 있는 데, 이를 만족시키기 위해 트렌치를 이용하여 게이트전극을 형성하는 트렌치 게이트전극이 사용되고 있다.
상기와 같은 트렌치 게이트전극 형성시 언도프드 폴리실리콘막을 증착한 후 이온주입공정을 수행하여 도프드 폴리실리콘막의 트렌치 게이트전극을 형성하고, 상기 형성된 게이트전극 상부에 이온주입 방지용 마스크를 형성한 후 이온주입공정을 수행하여 소스/드레인영역을 형성한다.
그러나 이 소스/드레인영역을 형성하기 위해 수행하는 이온주입공정시 주입된 이온이 이후 수행되는 열공정 등으로 인해 상기 트렌치 게이트전극을 형성하는 도프드 폴리실리콘막으로 확산되는 카운터 도핑(counter-doping)이 발생하여 효과적인 채널길이(effective channel length)가 줄어들게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 소스/드레인영역과 트렌치 게이트전극들을 형성하는 이온들의 카운터 도핑발생을 억제하여 효과적인 채널길이를 확보할 수 있도록 하는 반도체소자의 트랜지스터 제조방법을 제공함에 있다.
도 1 내지 도 5는 본 발명에 따른 반도체소자의 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체기판 12: 소자분리막
14: 산화막 16: 제1 질화막
18: LDD영역 20: 스페이서
22: 게이트산화막 24: 제1 도프드 폴리실리콘막
26: 제2 도프드 폴리실리콘막 28: 제3 도프드 폴리실리콘막
30: 소스/드레인영역 T.G.P: 트렌치게이트전극패턴
T.G: 트렌치게이트전극
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체기판의 소정영역에 패터닝공정을 수행하여 트렌치게이트전극패턴을 형성하는 단계, 상기 형성된 트렌치게이트전극패턴에 언도프드 폴리실리콘막의 매립/이온주입공정으로 도프드 폴리실리콘막의 형성을 수행하는 단계 및 상기 언도프드 폴리실리콘막의 매립/이온주입공정으로 도프드 폴리실리콘막의 형성을 1회 이상 더 반복 수행하여 적어도 2층 이상 적층된 도프드 폴리실리콘막을 형성하여 트렌치게이트전극을 형성하는 단계를 포함한다.
상기 언도프드 폴리실리콘막은 500~ 550℃ 정도의 온도범위에서 0.1~ 3 torr 정도의 압력, SiH4또는 Si2H6과 같은 Si 소스 가스와 PH3가스분위기에서, 100~ 150Å 정도의 두께로 형성하는 것이 바람직하다.
상기 이온주입공정은 10~ 25 Kev의 에너지대역에서 1E11~ 1E12ion/㎠의 도즈량으로 수행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각마스크로 식각공정을 수행하여 소자분리영역을 정의하는 트렌치(Trench; 미도시)를 형성한다. 상기 형성된 트렌치 내부에 갭필(gap fill)특성이 우수한 HDP(High Density plasma)산화막이 채워지도록 증착한 후 상기 반도체기판(10)이 노출될 때까지 화학적 기계적 연마(chemical mechanical polishing: CMP)공정 등의 평탄화공정을 수행하여 소자분리막(12)을 형성한다.
상기 결과물 상에 상기 소자분리막(12)의 형상을 보호하기 위해 제1 질화막(14) 및 트렌치 게이트전극용 산화막(16)을 순차적으로 형성한다.
상기 제1 질화막(14)은 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 1~ 3torr 정도의 압력 및 650~ 800℃ 정도의 온도에서 LP- CVD법으로 50~ 65Å 정도의 두께로 형성할 수 있고, 상기 트렌치 게이트전극용 산화막(16)은 600~ 700℃ 정도의 온도, 1~ 3torr 정도의 압력 및 LP- CVD법으로 400~ 600Å 정도의 두께로 형성할 수 있다.
상기 결과물의 소정영역에 포토레지스트패턴(PR)을 형성하고, 이를 식각마스크로 하부의 산화막(16), 제1 질화막(14)을 순차적으로 식각하면, 반도체기판(10)의 소정영역이 노출되는 데, 이 영역은 이후 트렌치게이트전극이 형성되는 영역이다.
상기 노출된 반도체기판(10)의 소정영역에 이온주입공정을 수행하여 LDD(lightly doped drain)영역(18)을 형성한다. 이때 상기 이온주입은 30~ 60 °틸티드하도록 진행되는 틸티드(tilted) 이온주입공정으로 수행하고, 1E14 내지 1E15ion/㎤ 정도의 도즈량, 20 내지 25KeV 정도의 이온주입에너지로 수행할 수 있다. 이어서 상기 형성된 포토레지스트 패턴(PR)을 제거하는 스트립공정을 수행한다.
도 2를 참조하면, 상기 결과물 전면에 제2 질화막을 형성한 후, 이를 식각하여 상기 제1 질화막(14) 및 산화막(16)의 측벽에 스페이서(20)를 형성한다.
상기 제2 질화막은 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 1~ 3torr 정도의 압력 및 650~ 800℃ 정도의 온도에서 LP- CVD법으로 50~ 65Å 정도의 두께로 형성할 수 있다.
도 3을 참조하면, 상기 제1 질화막(14), 산화막(16) 및 스페이서(20)를 식각마스크로 상기 반도체기판(10)에 식각공정을 수행하여 트렌치게이트전극패턴(T.G.P)을 형성한다. 상기 트렌치게이트전극패턴(T.G.P) 상부에 게이트 산화막(22)을 형성하는 데, 이는 750~ 850℃ 정도의 온도에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃ 정도의 온도에서 N2가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 50~ 70Å 정도의 두께로 형성할 수 있다.
이어서, 상기 게이트산화막(22)이 형성된 트렌치게이트전극패턴(T.G.P)을 매립하기 위해 도프드 폴리실리콘막을 형성하는 데, 이는 3층으로 이루어진 도프드 폴리실리콘막을 형성한다. 즉, 제1 언도프드 폴리실리콘막을 형성한 후 이온주입공정을 수행하여 제1 도프드 폴리실리콘막(24)을 형성하고, 상기 제1 도프드 폴리실리콘막(24)상부에 제2 언도프드 폴리실리콘막을 형성한 후 이온주입공정을 수행하여 제2 도프드 폴리실리콘막(26)을 형성하고, 제2 도포드 폴리실리콘막(26) 상부에 제3 언도프프 폴리실리콘막을 형성한 후 이온주입공정을 수행하여 제3 도프드 폴리실리콘막(28)을 형성함으로써, 트렌치게이트전극패턴(T.G.P)을 매립한다.
상기 제1, 제2 및 제3 언도프드 폴리실리콘막(24, 26, 28)은 500~ 550℃ 정도의 온도범위에서 0.1~ 3 torr 정도의 압력, SiH4또는 Si2H6과 같은 Si 소스 가스와 PH3가스분위기에서 언도프드 폴리실리콘(undoped Poly Silcon)막을 100~ 150Å 정도의 두께로 각각 형성할 수 있다.
상기 이온주입공정들은 10~ 25 Kev의 에너지대역에서 1E11~ 1E12ion/㎠의 도즈량으로 각각 수행한다.
상기와 같은 제1 언도프드 폴리실리콘막의 증착 후 이온주입공정으로 제1 도프드 폴리실리콘막의 형성을 진행하는 것을 하나의 과정으로 보았을 때, 이 과정을 3회 반복 수행하여 3층의 도프드 폴리실리콘막으로 형성된 트렌치 게이트전극을 형성하게 된다. 상기 제1 과정의 수행시 제1 도프드 폴리실리콘막의 도핑영역은 종래기술보다 좁은 영역이므로 종래 기술과 동일한 이온주입량에 대해 더 좁은 영역에 이온주입공정을 수행하기 때문에, 이온 주입된 상기 영역의 이온밀도는 높아지게 되고, 이후 수행되는 공정들에 의해 상기 높아진 이온밀도를 가진 영역들 간의 카운터 도핑이온의 양은 현저히 줄어들게 된다. 따라서 카운터 도핑이 감소된 각 영역들로 인해 효과적인 채널길이를 확보할 수 있게 된다.
도 4를 참조하면, 상기 형성된 제1, 제2 제3 도프드 폴리실리콘막(24, 26, 28)을 에치백하여 상기 기판(10)에 형성된 트렌치를 매립하는 트렌치게이트전극(T.G)을 형성한다. 이어서 상기 트렌치게이트전극용 산화막(16)을 제거하는 습식식각공정을 수행한다. 이때 반도체기판(10) 표면에 형성된 제1 질화막(14)이 식각정지막으로 작용하여 반도체기판(10) 및 소자분리막(12)의 손상을 방지할 수 있도록 한다.
도 5를 참조하면, 상기 형성된 트렌치게이트전극(T.G)을 이온주입용 마스크로 하여 이온주입공정을 수행하여 소스/드레인영역(30)을 형성하여 트렌치게이트전극을 구비한 트랜지스터의 형성을 완료한다.
본 발명에 의하면 트렌치 게이트전극 형성시 언도프드 폴리실리콘막의 증착/이온주입으로 도프드 폴리실리콘막의 형성과 같은 과정을 3회 수행하여 트렌치게이트전극을 형성함으로써, 트렌치 게이트전극과 소스/드레인영역간의 카운터 도핑을 줄일 수 있게 되어 효과적인 채널길이를 확보할 수 있도록 한다.
본 발명의 바람직한 일 실시예에서는 언도프드 폴리실리콘막의 증착/이온주입으로 도프드 폴리실리콘막의 형성과 같은 과정을 3회만 수행하는 것을 제시하고있지만, 카운터 도핑발생을 억제하기 위해서는 상기 과정의 횟수는 한정하지 않고 반복 사용할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면 트렌치 게이트전극 형성시 언도프드 폴리실리콘막의 증착/이온주입을 통한 도프드 폴리실리콘막의 형성과 같은 과정을 3회 이상 수행하여 트렌치 게이트전극을 형성함으로써, 트렌치 게이트전극과 소스/드레인영역간의 카운터 도핑을 줄일 수 있게 되어 효과적인 채널길이를 확보할 수 있도록 하는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (3)
- 반도체기판의 소정영역에 패터닝공정을 수행하여 트렌치게이트전극패턴을 형성하는 단계;상기 형성된 트렌치게이트전극패턴에 언도프드 폴리실리콘막의 매립/이온주입공정으로 도프드 폴리실리콘막의 형성을 수행하는 단계; 및상기 언도프드 폴리실리콘막의 매립/이온주입공정으로 도프드 폴리실리콘막의 형성을 1회 이상 더 반복 수행하여 적어도 2층 이상 적층된 도프드 폴리실리콘막을 형성하여 트렌치게이트전극을 형성하는 단계를 포함하는 반도체소자의 트랜지스터 제조방법.
- 제1 항에 있어서, 상기 언도프드 폴리실리콘막은500~ 550℃ 정도의 온도범위에서 0.1~ 3 torr 정도의 압력, SiH4또는 Si2H6과 같은 Si 소스 가스와 PH3가스분위기에서, 100~ 150Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 제조방법.
- 제1 항에 있어서, 상기 이온주입공정은10~ 25 Kev의 에너지대역에서 1E11~ 1E12ion/㎠의 도즈량으로 수행하는 것을 특징으로 하는 반도체소자의 트랜지스터 제조방법.
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