KR101016336B1 - 플래시 메모리소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리소자의 제조방법에 관한 것으로, 이를 위한 본 발명의 플래시 메모리소자의 제조방법은 반도체기판 소정영역에 이온주입공정을 통해 웰영역을 형성하는 단계; 상기 반도체기판 전면에 터널산화막, 도전막 및 유전체막을 순차적으로 형성하는 단계; 상기 터널산화막, 상기 도전막 및 상기 유전체막을 선택적으로 식각하여 상기 웰영역의 반도체기판 상에 상기 터널산화막, 상기 도전막 및 상기 유전체막이 순차적으로 적층된 적층구조물을 형성하는 단계; 상기 적층구조물 양측에 스페이서를 형성하는 단계; 상기 적층구조물 및 상기 스페이서를 이온주입용 마스크로 상기 이온주입공정을 실시하여 상기 적층구조물 양측의 상기 웰영역의 표면에 문턱전압조절용 이온이 주입된 영역을 형성하는 단계; 상기 스페이서를 포함한 상기 적층구조물을 감싸도록 상기 웰영역의 반도체기판 상에 콘트롤게이트전극을 형성하는 단계; 및 상기 콘트롤게이트전극을 이온주입용 마스크로 이온주입공정을 실시하여 상기 웰영역에 소스/드레인영역을 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 터널 산화막 형성을 위한 산화공정과 같은 고온열처리공정이후 문턱전압조절용 이온이 주입된 영역을 형성하기 때문에 상기 영역들에 분포된 이온들이 인접한 다른 막질로 확산되는 것을 방지할 수 있어, 균일한 이온농도분포를 가지는 웰영역 및 문턱전압조절용 이온이 주입된 영역을 가질 수 있다.
웰영역, 고온열처리공정
Description
도 1 내지 도 3은 본 발명의 바람직한 일실시예에 따른 플래시 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체기판 11: 웰영역
12: 소자분리막 14: 터널산화막
16: 제1 폴리실리콘막 18: 유전체막
20: 식각마스크용 산화막 22: 제1 스페이서
26: 문턱전압조절용 이온이 주입된 영역
28: 제2 폴리실리콘막 30:제2 스페이서
32: 소스/드레인영역
본 발명은 플래시 메모리소자의 제조방법에 관한 것으로, 더욱 상세하게는 문턱전압조절용 이온이 형성된 영역의 균일한 이온분포농도를 가질 수 있도록 하는 플래시 메모리소자의 제조방법에 관한 것이다.
최근 반도체소자의 형성에 있어서, 고온열처리를 통한 공정이 증가하고 있는 데, 상기 고온열처리 공정을 수행하는 동안 반도체기판을 포함한 소자형성을 위한 영역에 주입된 이온은 이동하게 되고, 이는 소자의 특성을 저하시키고 있다.
특히, 플래시 메모리소자의 플로팅 게이트전극 형성 전 활성영역 내에는 문턱전압조절용 이온이 주입되어 있다.
그러나 상기 문턱전압 조절용 이온은 상기 터널산화막 형성 등을 위한 산화공정과 같은 고온열처리공정으로 인해 다른 막질 예를 들어, 소자분리막의 산화막으로 침투하여 국부적인 도핑농도의 저하를 가져오고 상기 문턱전압조절용 이온이 형성된 영역은 불균일한 이온농도분포를 가지게 된다. 따라서 상기 불균일한 이온농도분포는 험프(hump)현상을 초래하게 되고, 이는 소자의 성능을 저하시키는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 문턱전압 조절용 이온이 형성된 영역의 이온농도분포를 일정하게 하여 소자의 성능을 향상시킬 수 있도록 하는 플래시 메모리소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 플래시 메모리소자의 제조방법은 반도체기판 소정영역에 이온주입공정을 통해 웰영역을 형성하는 단계; 상기 반도체기판 전면에 터널산화막, 도전막 및 유전체막을 순차적으로 형성하는 단계; 상기 터널산화막, 상기 도전막 및 상기 유전체막을 선택적으로 식각하여 상기 웰영역의 반도체기판 상에 상기 터널산화막, 상기 도전막 및 상기 유전체막이 순차적으로 적층된 적층구조물을 형성하는 단계; 상기 적층구조물 양측에 스페이서를 형성하는 단계; 상기 적층구조물 및 상기 스페이서를 이온주입용 마스크로 상기 이온주입공정을 실시하여 상기 적층구조물 양측의 상기 웰영역의 표면에 문턱전압조절용 이온이 주입된 영역을 형성하는 단계; 상기 스페이서를 포함한 상기 적층구조물을 감싸도록 상기 웰영역의 반도체기판 상에 콘트롤게이트전극을 형성하는 단계; 및 상기 콘트롤게이트전극을 이온주입용 마스크로 이온주입공정을 실시하여 상기 웰영역에 소스/드레인영역을 형성하는 단계를 포함한다.
상기 웰영역의 불순물 도핑농도보다 상기 문턱전압조절용 이온이 주입된 영역의 불순물 도핑농도가 높을 수 있다.
상기 문턱전압조절용 이온이 주입된 영역을 형성하는 단계는, 1E16 내지 1E17ion/㎤ 범위의 도즈량 및 10 내지 15KeV 범위의 이온주입에너지를 사용하여 실시할 수 있다.
상기 웰영역을 형성하는 단계는, 1E15 내지 1E16ion/㎤ 범위의 도즈량 및 200 내지 250KeV 범위의 이온주입에너지를 사용하여 실시할 수 있다.
상기 스페이서는 상기 유전체막과 동일한 물질 및 공정한 공정조건을 사용하여 형성할 수 있다.
상기 적층구조물을 형성하기 이전에 상기 유전체막 상에 버퍼막을 형성하는 단계를 더 포함할 수 있다. 이때, 버퍼막은 상기 적층구조물을 형성하는 과정에서 하부구조물을 보호함과 동시에 식각마스크로 작용한다.
상기 웰영역의 불순물 도핑농도보다 상기 문턱전압조절용 이온이 주입된 영역의 불순물 도핑농도가 높을 수 있다.
상기 문턱전압조절용 이온이 주입된 영역을 형성하는 단계는, 1E16 내지 1E17ion/㎤ 범위의 도즈량 및 10 내지 15KeV 범위의 이온주입에너지를 사용하여 실시할 수 있다.
상기 웰영역을 형성하는 단계는, 1E15 내지 1E16ion/㎤ 범위의 도즈량 및 200 내지 250KeV 범위의 이온주입에너지를 사용하여 실시할 수 있다.
상기 스페이서는 상기 유전체막과 동일한 물질 및 공정한 공정조건을 사용하여 형성할 수 있다.
상기 적층구조물을 형성하기 이전에 상기 유전체막 상에 버퍼막을 형성하는 단계를 더 포함할 수 있다. 이때, 버퍼막은 상기 적층구조물을 형성하는 과정에서 하부구조물을 보호함과 동시에 식각마스크로 작용한다.
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이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명의 바람직한 일실시예인 플래시메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 이온주입공정을 수행하여 웰영역(13)을 형성한다. 이때 수행하는 이온주입공정시 도즈(dose)량은 1E15 내지 1E16 ion/㎤ 정도로 하며, 이온 주입에너지는 200 내지 250KeV 정도로 하고, N형 이온을 주입할 때의 도펀트는 비소(As)나 인(P)을 이용하고, P형 이온을 주입할 때의 도펀트는 보론(B)을 이용할 수 있다.
상기 웰영역(13)이 형성된 반도체기판(10)에 터널산화막(14), 플로팅게이트전극용 제1 폴리실리콘막(미도시) 및 패드질화막(미도시)을 순차적으로 형성한다.
상기 터널산화막(14)은 750~ 800℃ 정도의 온도에서 습식산화를 진행한 후 900~ 910℃ 정도의 온도범위와 N2의 기체분위기에서 약 20~ 30분 동안 1000℃ 정도의 온도에서 열처리하여 형성할 수 있다. 상기 터널산화막(14)의 형성은 이후 수행할 문턱전압조절용 이온이 형성된 영역의 형성을 위한 이온주입공정 이전에 수행하여, 상기 영역의 이온이 다른 영역으로 확산되는 것을 방지할 수 있다.
상기 플로팅 게이트전극용 제1 폴리실리콘막(미도시)은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3 가스를 이용한 저압화학기상증착(pressure chemical vapor deposition: 이하는 'LP- CVD'이라 칭함)법을 통해 500~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 70~ 150Å 정도의 두께로 형성할 수 있다.
이어서 상기 결과물의 소정영역에 포토레지스트 패턴을 형성한 후 이를 식각마스크로 식각공정을 수행하여 소자분리영역을 정의하는 트렌치(trench; T)를 형성한다. 트렌치(T) 내부에 갭필(gap fill)특성이 우수한 HDP(HighDensity plasma)산화막이 채워지도록 증착한 후 상기 패드질화막(미도시)이 노출될 때까지 화학적 기계적 연마(chemical mechanical polishing: CMP)공정등의 평탄화공정을 수행하여 소자분리막(미도시)을 형성한다. 상기 패드질화막(미도시)을 습식식각공정을 통해 제거한다.
상기 결과물상부에 플로팅게이트전극 제2 폴리실리콘막(16), 제1 유전체막(18) 및 식각마스크용 산화막(20)을 순차적으로 형성한다.
상기 플로팅 게이트전극용 제2 폴리실리콘막(16)은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3 가스를 이용한 LP- CVD법을 통해 500~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 70~ 150Å 정도의 두께로 형성할 수 있다.
상기 제1 유전체막(18)은 ONO 구조 즉, 제1 산화막, 질화막 및 제2 산화막이 순차적으로 적층된 구조로 형성하는 것이 바람직하다. 이 때의 제1 산화막 및 제2 산화막은 1~ 3torr 정도의 압력 및 810~ 850℃ 정도의 온도에서 LP- CVD법으로 35~ 60Å 정도의 두께로 형성하고, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO(high temperature oxide)막 또는 N2O가스를 소스로 한 HTO막 중 어느 하나로 형성할 수 있다. 상기 질화막은 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 1~ 3torr 정도의 압력 및 650~ 800℃ 정도의 온도에서 LP- CVD법으로 50~ 65Å 정도의 두께로 형성할 수 있다. 이어서, 상기 유전체막(18)의 형성 완료후에는 유전체막(18)의 특성을 향상시키고, 각 막질들 간의 경계를 강화하기 위해 750~ 800℃ 정도의 온도범위에서 습식산화방식의 스팀어닐(Steam anneal)공정을 진행한다. 상기 스팀어닐공정은 자연산화막 또는 불순물에 의한 오염이 발생되지 않도록 유전체막(18)의 증착 후에 시간지연없이 수행한다.
상기 식각마스크용 산화막(20)은 1~ 3torr 정도의 압력 및 810~ 850℃ 정도의 온도에서 LP- CVD법으로 400~ 600Å 정도의 두께로 형성하고, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO(high temperature oxide)막 또는 N2O가스를 소스로 한 HTO막 중 어느 하나로 형성할 수 있다. 이 식각마스크용 산화막(20)은 이후 수행하는 식각공정시 하부막질들의 식각손상을 방지하기 위한 버퍼산화막의 역할을 한다.
상기 결과물의 소정영역에 포토레지스트 패턴(PR)을 형성하고, 이를 식각마스크로 식각공정을 수행하여 플로팅게이트전극을 형성한다. 이어서 상기 포토레지스트 패턴(PR)은 스트립 공정을 통해 제거한다.
도 2를 참조하면, 상기 형성된 플로팅게이트전극 전면에 제2 유전체막을 형성한 후 에치백 공정을 수행하여 상기 플로팅게이트전극에 제1 스페이서(22)를 형성한다. 상기 제1 스페이서 형성용 제2 유전체막은 제1 유전체막(18)과 동일한 재질을 동일한 공정조건으로 형성할 수 있다.
이어서, 상기 반도체기판(10)내부에 형성된 웰영역(13)의 표면에 상기 플로팅게이트전극 및 제1 스페이서(22)를 이온주입용 마스크로 이온주입공정을 수행하여 문턱전압 조절용 이온이 형성된 영역(26)을 형성한다. 상기 문턱전압 조절용 이온이 형성된 영역(26)은 상기 터널산화막(14)형성을 위한 열산화공정의 진행 후 형성된다. 따라서 종래기술에서와 같이 상기 터널산화막 형성을 위한 산화공정과 같은 고온열처리공정으로 인해, 이미 형성된 문턱전압 조절용 이온이 다른 막질로 확 산하여 국부적인 도핑농도의 저하를 가져오게 되고, 이로써 문턱전압조절용 이온이 형성된 영역은 불균일한 이온농도분포를 가지게 되었는데, 본 발명에서는 상기와 같이 터널산화막 형성을 위한 산화공정과 같은 고온열처리공정 이후 문턱전압 조절용 이온이 주입되기 때문에 인접한 다른 막질로의 확산을 방지할 수 있어, 균일한 이온농도분포를 가지는 문턱전압조절용 이온이 주입된 영역을 가질 수 있다. 상기 문턱전압조절용 이온이 형성된 영역(26)을 형성하기 위한 이온주입 공정시 도즈(dose)량은 1E16 내지 1E17 ion/㎤ 정도로 하며, 이온 주입에너지는 10 내지 15KeV정도로 하고, P형 이온을 주입할 때의 도펀트는 비소(As)나 인(P)을 이용하고, N형 이온을 주입할 때의 도펀트는 보론(B)을 이용할 수 있다.
도 3을 참조하면, 상기 결과물상부 전면에 콘트롤게이트전극용 제2 폴리실리콘막을 형성하고, 상기 제2 폴리실리콘막의 소정영역에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각마스크로 식각하여 콘트롤게이트전극(28)을 형성한다.
상기 콘트롤게이트전극용 제2 폴리실리콘막은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3가스를 이용한 LP- CVD법을 통해 500~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력조건에서 70~ 150Å 정도의 두께로 형성할 수 있다.
이어서 상기 결과물 전면에 질화막을 형성한 후 에치백공정을 통해 콘트롤게이트전극 측벽에 제2 스페이서(30)를 형성한다. 상기 제2 스페이서용 질화막은 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 1~ 3torr 정도의 압력 및 650~ 800℃ 정도의 온도에서 LP- CVD법으로 50~ 65Å 정도의 두께로 형성할 수 있다. 상기 제2 스 페이서(30)는 웰영역(13) 및 문턱전압 조절용 이온이 형성된 영역(26)에 이후 수행할 이온주입공정으로 소스/드레인영역을 형성하기 위한 이온주입용 마스크이다. 이어서 상기 제2 스페이서(30)를 이온주입용 마스크로 하여 상기 웰영역(24) 및 문턱전압조절용 이온이 형성된 영역(26)에 이온주입공정을 수행하여 소스/드레인영역(32)을 형성한다. 따라서 콘트롤게이트전극과 플로팅게이트전극이 구비된 플래시메모리소자의 형성을 완료한다.
본 발명의 일실시예에 의하면, 터널 산화막 형성을 위한 산화공정과 같은 고온열처리공정이후 문턱전압 조절용 이온이 형성된 영역을 형성하기 때문에 상기 영역들에 분포된 이온들이 인접한 다른 막질로 확산되는 것을 방지할 수 있어, 균일한 이온농도분포를 가지는 문턱전압조절용 이온이 주입된 영역을 가질 수 있고, 상기 균일한 이온농도분포로 인한 험프(hump)현상의 발생을 방지한다.
본 발명의 일실시예에서는 플래시메모리소자에 있어서 균일한 이온농도분포를 가지도록 형성하였지만, 균일한 이온농도분포를 가지기 위한 반도체소자의 공정에 관해서는 어디에도 적용할 수 있다.
이상에서 살펴본 바와 같이 본 발명은 터널 산화막 형성을 위한 산화공정과 같은 고온열처리공정이후 문턱전압 조절용 이온이 형성된 영역을 형성하기 때문에 상기 영역들에 분포된 이온들이 인접한 다른 막질로 확산되는 것을 방지할 수 있어, 균일한 이온농도분포를 가지는 문턱전압조절용 이온이 주입된 영역을 가질 수 있고, 상기 균일한 이온농도분포로 인한 험프현상의 발생을 방지하고, 이는 소자의 특성을 개선시킬 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (6)
- 반도체기판 소정영역에 이온주입공정을 통해 웰영역을 형성하는 단계;상기 반도체기판 전면에 터널산화막, 도전막 및 유전체막을 순차적으로 형성하는 단계;상기 터널산화막, 상기 도전막 및 상기 유전체막을 선택적으로 식각하여 상기 웰영역의 반도체기판 상에 상기 터널산화막, 상기 도전막 및 상기 유전체막이 순차적으로 적층된 적층구조물을 형성하는 단계;상기 적층구조물 양측에 스페이서를 형성하는 단계;상기 적층구조물 및 상기 스페이서를 이온주입용 마스크로 상기 이온주입공정을 실시하여 상기 적층구조물 양측의 상기 웰영역의 표면에 문턱전압조절용 이온이 주입된 영역을 형성하는 단계;상기 스페이서를 포함한 상기 적층구조물을 감싸도록 상기 웰영역의 반도체기판 상에 콘트롤게이트전극을 형성하는 단계; 및상기 콘트롤게이트전극을 이온주입용 마스크로 이온주입공정을 실시하여 상기 웰영역에 소스/드레인영역을 형성하는 단계를 포함하는 플래시 메모리소자의 제조방법.
- 제1항에 있어서,상기 웰영역의 불순물 도핑농도보다 상기 문턱전압조절용 이온이 주입된 영역의 불순물 도핑농도가 높은 플래시 메모리소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 문턱전압조절용 이온이 주입된 영역을 형성하는 단계는,1E16 내지 1E17ion/㎤ 범위의 도즈량 및 10 내지 15KeV 범위의 이온주입에너지를 사용하여 실시하는 플래시 메모리소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 웰영역을 형성하는 단계는,1E15 내지 1E16ion/㎤ 범위의 도즈량 및 200 내지 250KeV 범위의 이온주입에너지를 사용하여 실시하는 플래시 메모리소자의 제조방법.
- 제1항에 있어서,상기 스페이서는 상기 유전체막과 동일한 물질 및 동일한 공정조건을 사용하여 형성하는 플래시 메모리소자의 제조방법.
- 제1 항에 있어서,상기 적층구조물을 형성하기 이전에 상기 유전체막 상에 버퍼막을 형성하는 단계를 더 포함하는 플래시 메모리소자의 제조방법.
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