KR20080002495A - 낸드 플래시 메모리 소자의 제조방법 - Google Patents

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주광철
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Abstract

본 발명은 고농도 이온주입공정과 STI 공정을 적용하는 반도체 메모리 소자의 제조방법에서 손상된 기판을 보상할 수 있는 반도체 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 복수의 제1 이온주입공정을 통해 도펀트가 주입된 기판을 제공하는 단계와, 상기 기판에 트렌치를 형성하는 단계와, 상기 기판의 손상을 보상하기 위하여 상기 도펀트가 활성화되지 않는 온도 범위 내에서 어닐링 공정을 실시하는 단계와, 상기 트렌치가 매립되는 소자 분리막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법을 제공한다.
반도체 메모리 소자, 소자 분리막, 트렌치, 채널 영역, 기판 손상, RTN(Rapid Thermal Nitride Treatment),

Description

낸드 플래시 메모리 소자의 제조방법{METHOD FOR MANUFACTURING NAND FLASH MEMORY DEVICE}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 2는 본 발명의 실시예에 따른 RTN(Rapid Thermal Nitride Treatment)에 의해 기판의 손상이 보상되는 것을 설명하기 위하여 도시한 특성도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : TN-웰
12 : P-웰
13 : 패드 산화막
14 : 패드 질화막
15 : 트렌치
17: 월 산화막
본 발명은 반도체 제조기술에 관한 것으로, 특히 반도체 메모리 소자의 제조방법, 더욱 상세하게는 반도체 메모리 소자의 소자 분리막 채널 영역을 구현하기 위한 방법에 관한 것이다.
최근에는 반도체 메모리 소자의 고집적화에 따라 소자의 특성과 면적을 확보하기 위하여 고농도 이온주입공정을 실시하여 웰 영역(well junction)과 채널 영역(channel junction)을 고농도로 형성하고, LOCOS(LOCal Oxidation of Silicon) 공정 대신에 STI(Shallow Trench Isolation) 공정을 이용하여 소자 분리막을 형성하고 있다.
그러나, 현재 반도체 메모리 소자의 제조공정시 적용되고 있는 고농도 이온주입공정과 STI 공정은 그 특성상 실리콘 기판에 많은 손상을 준다. 특히 STI 공정은 트렌치(trench)를 형성하기 위해 실리콘 기판을 직접 식각하기 때문에 실리콘 기판의 손상은 크게 발생하게 된다. 특히, STI 공정은 LOCOS 공정과 달리 트랜지스터의 폭이 감소함에 따라 문턱전압이 감소하여 발생하는 INWE(Inverse Narrow Width Effect) 현상이 나타나게 된다. 그 이유는 STI 공정을 적용하는 경우 프로파일이 거의 수직하게 형성됨에 따라 게이트 프린지 필드(fringe field)가 증가하기 때문이다.
이러한 문턱전압 감소 효과는 P-웰 형성 및 문턱전압 조절용으로 주입된 도 펀트인 보론(boron)이 소자 분리막 내로 분리(segregation)됨으로 인해 더욱 심화된다. 즉, STI 공정을 이용한 소자 분리막 형성공정에서 HDP(High Density Plasma)막의 매립 특성의 한계를 극복하기 위해서 SOD(Spin On Dielectric)막을 적용하고 있는데, HDP막 대신에 SOD막을 적용하는 경우 웰 형성 및 문턱전압 조절을 위해 주입된 도펀트(보론 도펀트)들이 소자 분리막 내로 분리되어 험프(hump)가 유발되고, 결국 누설전류(leakage)가 증가하게 된다. 이를 보상하기 위해 P-웰 채널 이온주입공정을 증가시키게 되는데, 셀 특성 측면에서 손상을 증가시키는 요인으로 작용하고 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 고농도 이온주입공정과 STI 공정을 적용하는 반도체 메모리 소자의 제조방법에서 손상된 기판을 보상할 수 있는 반도체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 복수의 제1 이온주입공정을 통해 도펀트가 주입된 기판을 제공하는 단계와, 상기 기판에 트렌치를 형성하는 단계와, 상기 기판의 손상을 보상하기 위하여 상기 도펀트가 활성화되지 않는 온도 범위 내에서 어닐링 공정을 실시하는 단계와, 상기 트렌치가 매립되는 소 자 분리막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 반도체 메모리 소자 중 낸드 플래시 메모리 소자(NAND flash memory device)의 제조방법을 예로 들어 설명한다.
먼저, 도 1a에 도시된 바와 같이, p-형(p-type) 반도체 기판(P-sub, 10)이 제공된다.
이어서, 마스크 키 패터닝(mask key patterning)을 실시한 후 이렇게 생성된 마스크 키 패턴(mask key pattern)을 이용하여 셀 형성영역에 포토 마스크 공정을 실시한다.
이어서, 반도체 기판(10) 상에 스크린 산화막(screen oxide, 미도시)을 형성한다. 여기서, 상기 스크린 산화막을 형성하는 이유는 후속 공정에서 실시되는 웰 또는 채널 이온주입공정에 의해 반도체 기판(10)의 계면(surface)이 손상되는 것을 방지하기 위함이다.
이어서, 상기 스크린 산화막을 보호막으로 이용한 웰 이온주입공정을 실시하여 반도체 기판(10) 내에 TN-웰(Triple N-well, TN-well, 11)을 형성한다. 이때, TN-웰(11)은 인(Phosphorus, P)을 이용하여 1.0E13 내지 3.0E13ions/cm2의 도즈(dose)로 1.0MeV 내지 2.0MeV의 이온 주입 에너지에서 형성할 수 있다.
이어서, 셀 영역과 NMOS 트랜지스터가 형성될 영역에 P-웰(P-well, 12)을 형성한다. 이때, P-웰(12)은 보론(Boron, B)을 이용하여 1.0E13 내지 3.0E13ions/cm2의 도즈로 200KeV 내지 600KeV 이온 주입 에너지에서 형성할 수 있다.
이어서, PMOS 트랜지스터가 형성될 영역에 N-웰(미도시)을 형성한다.
이어서, 반도체 기판(10)의 표면에 채널 영역(미도시)을 형성한다. 이때, 채널 영역은 질량(mass)이 비교적 큰 BF2(또는, B11) 이용하여 1.0E11 내지 1.0E14ions/cm2의 도즈로 5~50KeV의 이온주입에너지에서 실시한다. 또한, 이온들 간의 충돌을 극대화하기 위하여 이온주입각(tilt)을 3°내지 45°범위 내에서 실시한다.
이어서, 도 1b에 도시된 바와 같이, 기판(10) 상에 패드 산화막(13)을 형성 한다. 이때, 패드 산화막(13)은 스크린 산화막을 제거한 후 별도의 공정을 통해 기판(10) 상에 형성하거나, 또는 스크린 산화막을 제거하지 않고 그 상부에 형성하거나, 또는 스크린 산화막을 그대로 사용한다.
이어서, 패드 산화막(13) 상부에 질화막 계열의 물질로 패드 질화막(14)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 패드 질화막(14) 상부에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 감광막 패턴(미도시)을 형성한다.
이어서, 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 패드 질화막(14), 패드 산화막(13) 및 기판(10)을 일정 깊이(P-웰 영역 내의 깊이)로 식각한다. 이로써, 트렌치(15)가 형성된다. 상기 식각공정은 수직한 프로파일(profile)을 얻기 위하여 건식식각 방식으로 실시하는 것이 바람직하며, 건식식각공정은 공정 특성상 부산물(by-product)에 의해 폴리머(polymer)가 생성되기 때문에, 공정 후에 부산물을 제거하기 위한 세정공정을 5~20초 동안 실시할 수도 있다. 이때, 세정공정은 부산물의 제거를 더욱 용이하게 진행하기 위하여 메가소닉(megasonic) 방식을 이용할 수도 있다.
이어서, 도 1d에 도시된 바와 같이, 트렌치(15)의 저면과 내측면으로 노출되는 기판(10)에 대해 어닐(anneal) 공정(16)을 실시하여 손상을 보상한다. 이하, 상기 어닐공정을 'DRA(Damage Release Anneal) 공정'으로 명명하기로 한다. DRA 공정(16)은 도 1a 내지 도 1c에서 실시되는 복수의 이온주입공정과 식각공정시 손상 된 기판(10)을 보상하기 위한 공정이다. 기판(10)은 복수의 이온주입공정과 식각공정에 의해 손상을 받기 때문에 실리콘 결합(bonding)이 깨진 상태로 존재하게 된다. 이와 같이 파괴된 실리콘 결합을 보상하기 위하여 DRA 공정을 진행한다. 이때, DRA 공정(16)은 실리콘 결합이 파괴된 기판(10)에 'Si-N' 결합층을 형성하기 위해서 RTA(Rapid Thermal Anneal) 공정으로 N2 분위기에서 실시한다. 이러한 공정은 RTN(Rapid Thermal Nitride Treatment) 공정으로도 불린다. 이때, RTA 공정은 웰 형성, 문턱전압 조절 및 채널 영역을 형성하기 위해 주입된 도펀트들이 활성화되지 않으면서 N2가 치환되는 온도 범위, 820℃ 이하, 바람직하게는 780~820℃에서 실시하는 것이 바람직하다. 즉, RTA 공정이 너무 높으면 기판(10) 내에 주입된 도펀트들이 활성화되어 치환이 이루어지고, RTA 공정이 너무 낮으면 N2가 치환되지 않는다.
예컨대, RTA 공정은 기판(10)을 재결정화하여 기판(10) 내에 형성된 포인트 결함(point defect)을 제거하기 위해서 780~820℃이 온도에서 0~60초(여기서, '0초'는 당 분야에서 관용적으로 불리어지고 있는 스파이크 RTA(spike RTA)를 의미함) 동안 실시한다. 또한, RTA 공정은 TED(Transient Enhanced Diffusion)를 억제하기 위하여 상온에서부터 램프 업(ramp-up) 비율을 초당 20~250℃ 정도로 하여 실시한다.
한편, 전술한 바와 같이 웰 형성, 문턱전압 조절 및 채널 영역을 형성하기 위해 주입된 도펀트들을 활성화시키지 않으면서 N2를 치환시킬 수 있는 요인은 RTA 공정 시간이다. 즉, RTA 공정을 가능한 짧게 가져가는 경우 웰 형성, 문턱전압 조절 및 채널 영역을 형성하기 위해 주입된 도펀트들을 활성화시키지 않으면서 N2를 치환시킬 수 있다.
상기 RTA 공정을 진행한 후 결과는 도 2를 통해서도 확인할 수 있다. 도 2에 도시된 바와 같이, 비교적 낮은 850℃ 이하의 저온에서 어닐링공정만으로 실리콘의 재결정화가 일어나는 것을 확인할 수 있으며, 보론 도펀트의 거동없이 실리콘 기판의 손상이 제거되는 것을 확인할 수 있다.
이어서, 도 1e에 도시된 바와 같이, 트렌치(15)의 내부면에 월 산화막(wall oxide, 17)을 형성한다. 월 산화막(17)은 트렌치(15)를 형성하기 위한 식각공정시 트렌치(15) 내부면의 손상을 보상하는 한편, 트렌치(15)의 상부 및/또는 저부 모서리 부위를 라운딩처리하여 활성영역의 임계치수(critical dimension)를 감소시키기 위해 형성한다. 이러한 월 산화막(17)은 산화공정으로 실시하며, 문턱전압 조절용 이온주입공정을 주입된 도펀트와 필드 정지(field stop)용 이온주입공정을 통해 주입된 도펀트의 거동이 최대한 억제될 수 있도록 750~800℃의 온도 범위 내에서 습식산화방식으로 실시하는 것이 바람직하다. 여기서, 필드 정지용 도펀트를 주입하기 위한 이온주입공정은 웰 영역 형성공정 후 실시되며, 문턱전압 조절을 위한 이용주입공정은 필드 정지용 도펀트를 주입하기 위한 이온주입공정 후에 실시될 수 있다.
한편, 도 1e에서, DRA 공정(16)에 의해 형성된 'Si-N' 결합에 의해 산화공정 을 이용한 월 산화막(17) 형성공정이 어려운 경우 LPRO(Low Pressure Radical Oxidation) 공정을 진행할 수 있다.
이어서, 도 1f에 도시된 바와 같이, 후속 소자 분리막용 SOD막 증착에 의한 도펀트 손실을 보상하는 한편, 험프(hump)를 방지하기 위하여 이온주입공정(18)을 실시한다. 이때, 이온주입공정(18)은 기판(10)의 표면에 도핑이 집중되도록 질량(mass)이 비교적 큰 BF2 도펀트를 이용하여 1E11~1E13ions/cm2의 도즈로 5~100KeV의 이온주입에너지에서 실시한다. 또한, 이온주입공정(18)은 도펀트의 채널링(channeling)을 방지하기 위하여 이온주입각을 3°내지 45°범위 내에서 실시한다. 또한, 이온주입공정(18)은 모든 방향에서의 프로파일이 다른 STI 특성상의 불균일 도핑을 억제하기 위하여 쿼드 임플란트(quad implant)를 이용하여 4~16회 회전시켜 실시한다.
이후에 진행되는 제조공정부터는 설명의 편의를 위해 각 공정에 대한 도면을 도시하지 않고 간략하게 설명하기로 한다.
이어서, 트렌치(15, 도 1c참조)가 매립되도록 소자 분리막용 물질을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 소자 분리막(미도시)을 형성한다. 이때, 소자 분리막용 물질은 HDP, SOD 또는 HDP/SOD 적층 구조로 형성할 수 있다.
이어서, 트렌치(15) 형성공정시 패터닝된 패드 질화막(14A)과 패드 산화막(13A)을 제거한다.
이어서, 패드 산화막(13A)이 제거된 부위에 터널 산화막(미도시)을 형성한다. 이때, 터널 산화막은 750℃ 내지 800℃의 온도범위 내에서 습식산화공정을 실시한 후 900℃ 내지 910℃ 온도범위에서 N2를 이용하여 20분 내지 30분 간 어닐공정을 실시하여 60Å 내지 90Å의 두께를 갖는 산화막으로 형성할 수 있다. 또한, 터널 산화막은 순수 산화막(pure oxide)을 60Å 내지 90Å의 두께로 형성한 후 900℃ 내지 950℃의 온도범위에서 N20 가스 10slm를 이용하여 10분 내지 30분 간 어닐공정을 실시하여 70Å 내지 100Å 두께를 갖는 산화 질화막(nitrided oxide)으로 형성할 수도 있다.
이어서, 터널 산화막 상에 플로팅 게이트용 폴리실리콘막(미도시)을 형성한다. 이때, 폴리 실리콘막은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 SiH4 또는 Si2H6와 PH3 가스를 이용하여 그레인(grain) 크기(size)가 최소화되어 전계 집중을 방지할 수 있도록 도프트 폴리실리콘막으로 형성한다. 이때, 증착공정은 580℃ 내지 620℃의 온도범위에서 0.1torr 내지 3torr의 낮은 압력으로 실시한다.
이어서, 폴리실리콘막 상에 유전체막(미도시)을 형성한다. 이때, 유전체막은 ONO 구조 또는 ONON 구조로 형성할 수 있다. 예컨대, ONO 구조의 경우 유전체막의 상하부층인 산화막은 우수한 내압과 TDDB(Time Depedent Dielectric Breakdown) 특성이 우수한 DCS(Dichloro Silane; SiH2Cl2)와 N2O 가스를 소스 가스로 이용하여 고온 산화막(hot temperature oxide)으로 증착할 수 있다. 이때, 증착 조건은 650℃ 내지 800℃의 온도와 0.1torr 내지 3torr의 낮은 압력하에서 LP-CVD 공정으로 형성할 수 있다. 한편, 유전체막의 중간층인 질화막은 DCS와 NH3 가스를 이용하여 1torr 내지 3torr의 낮은 압력과 650℃ 내지 800℃ 정도의 온도하에서 LP-CVD 방식으로 형성한다.
이어서, 유전체막 상에 컨트롤 게이트용 폴리실리콘막(미도시)을 형성할 수 있다. 이때, 폴리실리콘막은 플로팅 게이트용 폴리실리콘막과 동일한 방법과 물질로 형성할 수 있다.
이어서, 컨트롤 게이트 상에는 컨트롤 게이트의 저항을 낮추기 위하여 그 상부에 텅스텐, 텅스텐실리사이드층 또는 텅스텐/텅스텐실리사이드층을 형성할 수도 있다.
상기에서 설명한 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법은 일례로 STI 공정에 대해서만 설명하였으나, 이는 설명의 편의를 위한 것으로 SA-STI(Self Aligned Shallow Trench Isolation) 공정 또는 ASA-STI(Advanced SA-STI) 공정에서도 모두 적용할 수 있다.
SA-STI 공정의 경우에 대해 간략하게 설명하기로 한다. 먼저, 도 1a를 통해 설명한 공정을 진행한 후 기판(10) 상에 터널 산화막, 플로팅 게이트용 제1 폴리실리콘막, 완충 산화막 및 패드 질화막을 순차적으로 형성한다. 그런 다음, 식각 마스크를 이용한 식각공정을 실시하여 트렌치를 형성한다. 이때, 제1 폴리실리콘막은 250~500Å의 두께로 증착하고, 패드 질화막은 LP-CVD 공정으로 900~2000Å의 두께 로 증착한다. 이와 같이 트렌치를 형성한 후 실시되는 공정은 실시예와 동일하며, 다만 도 1f를 통해 설명한 공정 이후 공정에 있어서 패드 질화막과 완충 산화막을 제거한 후 플로팅 게이트용 제2 폴리실리콘막을 증착하고, 그 상부에 유전체막, 컨트롤 게이트를 형성한다. 이때, 제2 폴리실리콘막은 LP-CVD 공정으로 400~1000Å의 두께로 형성한다.
ASA-STI 공정의 경우에 대해 간략하게 설명하기로 한다. 먼저, 도 1a를 통해 설명한 공정을 진행한 후 기판(10) 상에 터널 산화막, 플로팅 게이트용 폴리실리콘막, 완충 산화막 및 패드 질화막을 순차적으로 형성한다. 그런 다음, 식각 마스크를 이용한 식각공정을 실시하여 트렌치를 형성한다. 이때, 폴리실리콘막은 650~1500Å의 두께로 증착하고, 패드 질화막은 LP-CVD 공정으로 900~2000Å의 두께로 증착한다. 이와 같이 트렌치를 형성한 후 실시되는 공정은 실시예에서 설명한 것과 동일하며, 다만, 도 1f를 통해 설명한 공정 이후의 공정에 있어서 패드 질화막과 완충 산화막을 모두 제거한 후 그 상부에 유전체막과 컨트롤 게이트를 형성한다.
본 발명의 기술 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 소자 분리막을 형성하기 위한 트렌치 형성공정 후 RTA 공정을 실시하여 이전 공정들-복수의 이온주입공정, 식각공정 들-에 의해 손상된 기판을 보상하여 줌으로써 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, RTA 공정을 850℃ 이하의 저온에서 실시함으로써 손상된 실리콘 기판을 재결정화할 수 있어 포인트 결함(point defect)에 의한 TED를 억제할 수 있다.
둘째, 본 발명에 의하면, RTA 공정을 850℃ 이하의 저온에서 실시하여 보론 도펀트의 거동의 소오스(source)로 확인되는 포인트 결함(point defect)을 제거함으로써 보론 도펀트 손실을 방지하여 문턱전압의 감소에 의한 험프 발생을 억제시킬 수 있다.
셋째, 본 발명에 의하면, 댕글링 결합(dangling bond)이 깨진 기판에 RTA 공정을 N2 분위기에서 실시하여 'Si-N'결합층을 형성함으로써 후속 트렌치를 매립하는 소자 분리막용 물질로 사용되는 SOD막에 의한 보론 도펀트 손실을 감소시킬 수 있다.
넷째, 본 발명에 의하면, RTA 공정을 N2 분위기에서 실시하여 'Si-N'결합층을 형성함으로서 안정된 셀 도핑 프로파일(cell doping profile)을 유지할 수 있다.
다섯째, 본 발명에 의하면, 도펀트 손실을 최소화함으로서 도펀트 손실에 의 한 도펀트 손실을 보상하기 위한 이온주입공정을 생략할 수 있어 기판의 손상을 최소화할 수 있다.

Claims (9)

  1. 복수의 제1 이온주입공정을 통해 도펀트가 주입된 기판을 제공하는 단계;
    상기 기판에 트렌치를 형성하는 단계;
    상기 기판의 손상을 보상하기 위하여 상기 도펀트가 활성화되지 않는 온도 범위 내에서 어닐링 공정을 실시하는 단계; 및
    상기 트렌치가 매립되는 소자 분리막을 형성하는 단계
    를 포함하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 어닐링 공정은 RTA 공정으로 실시하는 반도체 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 RTA 공정은 780~820℃의 온도 범위로 실시하는 반도체 메모리 소자의 제조방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 RTA 공정은 N2 분위기에서 실시하는 반도체 메모리 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 RTA 공정은 1~60초 동안 실시하고, 온도를 상온으로부터 초당 20~250℃로 램프 업시켜 실시하는 반도체 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 어닐링 공정을 실시하는 단계 후 상기 트렌치 내부면에 월 산화막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 월 산화막을 형성하는 단계는 상기 도펀트가 활성화되는 것을 방지하기 위하여 750~800℃의 온도 범위에서 실시하는 반도체 메모리 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 월 산화막을 형성하는 단계 후 상기 월 산화막을 이온주입마스크로 이용하여 상기 기판에 대해 제2 이온주입공정을 실시하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제2 이온주입공정은 BF2 도펀트를 이용하여 1E11~1E13ions/cm2의 도즈로 5~100KeV의 이온주입에너지에서 3~45°이온주입각으로 실시하는 반도체 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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CN113782589A (zh) * 2021-08-31 2021-12-10 上海华虹宏力半导体制造有限公司 沟槽型功率mosfet器件的工艺方法

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* Cited by examiner, † Cited by third party
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CN113782589A (zh) * 2021-08-31 2021-12-10 上海华虹宏力半导体制造有限公司 沟槽型功率mosfet器件的工艺方法

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