KR20090000354A - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 웰이 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 기판의 셀 채널 정션에 문턱 전압을 조절하기 위한 문턱 전압 이온 주입 공정을 실시하는 단계 및 이온 주입 공정을 실시한 후 열처리를 실시하는 단계를 포함하는 것을 특징으로 하기 때문에, 이온 주입 공정 중에 반도체 기판에 발생될 수 있는 결함을 최소화하고 후속하는 열처리 공정에서 이온 주입 영역이 확산되지 않는다.
이온 주입, 문턱 전압, 확산, 결함

Description

비휘발성 메모리 소자의 제조 방법{Method of fabricating non-volatile memory device}
도 1a 및 도 1b는 종래 기술에 따른 이온 주입 공정 후 결함이 발생된 소자의 단면을 나타낸 사진이다.
도 2a 내지 도 2e는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 :스크린 산화막
106 : 트리플 n웰 108 : p웰
110 : 터널 절연막 112 : 제1 도전막
114 : 보호막 118 : 제2 도전막
120 : 유전체막
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 문턱 전압을 조절하기 위한 이온 주입 공정시 반도체 기판에 발생될 수 있는 결함을 방지 할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
최근 들어, 소자의 집적도가 높아짐에 따라, 플래시 소자를 구현함에 있어서, 소자 분리막을 SA-STI(Self Aligned Shallow Trench Isolation) 방식으로 형성하고 있다. SA-STI 방식을 이용한 플래시 소자의 제조 방법을 간략하게 설명하면 다음과 같다. 먼저, 반도체 기판에 대해 이온 주입 공정을 실시하여 웰을 형성하고, 반도체 기판상에 터널 산화막, 제1 폴리 실리콘층 및 패드 질화막을 순차적으로 형성한 후, 트렌치 식각 공정으로 소자 분리 영역에 트렌치를 형성한다. 이어서, 트렌치를 절연물질로 매립하여 소자 분리막을 형성한다. 이렇게 소자 분리막을 형성하는 방식이 SA-STI 방식이다. 계속해서, 소자 분리막을 포함하는 반도체 기판의 상부에 제2 폴리 실리콘층을 형성한 후 소자 분리막 상부의 제2 폴리실리콘층을 일부 제거하여 제1 및 제2 폴리실리콘층으로 이루어진 플로팅 게이트를 형성한다. 제2 폴리실리콘층은 플로팅 게이트와 유전체막의 커플링 비(coupling ratio)를 향상시키기 위하여 형성된다. 다시, 전체 상부에 ONO 유전체막을 형성하고, 유전체막 상부에 콘트롤 게이트를 형성한다.
이와 같이, 플래시 메모리 소자를 구현함에 있어, SA-STI 방식을 적용하면, 공정이 진행되는 과정에서 터널 산화막이 노출되지 않기 때문에 터널 산화막에 식각 손상이 발생되는 것을 방지할 수 있으며, 특히 소자 분리막의 가장 자리에서 터널 산화막이 노출되지 않기 때문에 터널 산화막의 막질이나 전기적 특성이 저하(예를 들면, oxide thinning 현상)되는 것을 방지할 수 있다.
한편, NAND 플래시 메모리의 경우 NOR 플래시와는 다르게 셀을 프로그램 시 키기 위하여 FN 터널링을 이용하기 때문에, 안정적인 셀 구조가 요구된다. 또한, 기억소자로 활용하기 위해서는 대용량의 셀 구조가 요구되기 때문에 모든 셀의 구조나 전기적 특성이 균일해야 한다. 그러나, 셀의 문턱 전압을 조절하기 위하여 일반적인 문턱 전압 이온주입 공정을 실시하게 되면 반도체 기판에 공간(도 1a의 도면부호 A 참조)이 그대로 남거나 디스로케이션(dislocation; 도 1b의 도면부호 B 참조)가 발생되는 등 반도체 기판에 결함이 발생될 수 있다. 이러한 결함들은 메모리 소자의 성능을 저하시킬 수 있다.
본 발명은 옥타-데카-보란을 도펀트로 사용하여 문턱 전압 조절 이온 주입 공정을 실시한 후 급속 열처리 공정을 실시함으로써, 이온 주입 공정 중에 반도체 기판에 발생될 수 있는 결함을 최소화하고 후속하는 열처리 공정에서 이온 주입 영역이 확산되지 않는다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 웰이 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 기판의 셀 채널 정션에 문턱 전압을 조절하기 위한 문턱 전압 이온 주입 공정을 실시하는 단계 및 이온 주입 공정을 실시한 후 열처리를 실시하는 단계를 포함하는 것을 특징으로 한다.
상기 문턱 전압 이온 주입 공정시 옥타-데카-보란을 도펀트로 주입할 수 있다. 상기 문턱 전압 이온 주입 공정은 0∼100KeV의 이온 주입 에너지로 1E12ions/cm2∼1E15ions/cm2 도우즈의 농도로 주입하여 실시할 수 있다. 상기 문턱 전압 이온 주입 공정을 실시하기 전에 상기 반도체 기판상에 스크린 산화막을 형성하는 단계를 더욱 포함할 수 있다. 상기 스크린 산화막은 상기 반도체 기판에 대해 750∼800℃의 온도에서 습식 산화를 실시하여 형성할 수 있다. 상기 스크린 산화막은 30∼150Å의 두께로 형성할 수 있다. 상기 열처리는 급속 열처리 공정으로 실시할 수 있다. 상기 열처리는 10∼50℃/s의 승온 조건에서 800∼1100℃의 온도로 N2 분위기에서 0∼60초 동안 실시할 수 있다. 상기 열처리 공정을 실시한 뒤, 상기 반도체 기판상에 터널 절연막과 제1 도전막을 형성하는 단계와, 상기 제1 도전막과 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 절연물질을 채워 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 포함하는 상기 제1 도전막 상에 제2 도전막과 유전체막을 형성하는 단계 및 상기 유전체막 상에 콘트롤 게이트를 형성하는 단계를 더욱 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 104)을 형성한다. 반도체 기판(102)은 p형의 반도체 물질로 형성할 수 있다. 스크린 산화막(104)은 후속하는 이온 주입 공정에서 반도체 기판(102)이 손상되는 것을 방지하는 버퍼막 역할을 할 수 있으며, 특히, 본 발명에서 후속하는 이온 주입 공정에서 사용하는 도펀트(dopant)는 질량이 크기 때문에, 전자 정지 에너지 손실(electron stop energy loss)을 위한 버퍼막 역할을 할 수 있다. 이에 따라, 후속하는 문턱 전압 조절을 위한 이온 주입 공정 중에 발생할 수 있는 반도체 기판(102) 내부의 스트레스를 최소화하여 반도체 기판(102)에 디스로케이션이 발생되는 것을 방지할 수 있다. 또한, 스크린 산화막(104)의 두께를 조절함으로써 후속하는 문턱 전압 조절을 위한 이온 주입 공정에서 반도체 기판(102)에 불가피하게 손상되는 두께를 조절할 수 있다. 스크린 산화막(104)은 750∼800℃의 온도에서 반도체 기판(102)에 대해 습식 산화를 실시하여 30∼150Å의 두께로 형성하는 것이 바람직하다.
그리고, 반도체 기판(102)에 트리플 n웰(106)과 p웰(108)을 포함하는 웰 정션(well junction)을 형성한다. 이를 위하여, 반도체 기판(102)에 셀을 형성할 영역을 표시하기 위한 마스크 키 패터닝(mask key patterning; 도시하지 않음)을 실 시하고, 키 패턴(key pattern; 도시하지 않음)을 이용하여 셀 형성 영역에 포토 마스킹(photo masking; 도시하지 않음)을 실시한다. 이후, 셀 영역 분리(cell region isolation)를 위해 n타입 도펀트를 주입하여 트리플 n웰(106)을 형성하고, nMOS 셀 트랜지스터를 형성하기 위하여 p타입 도펀트를 주입하여 p웰(108)을 형성한다.
도 2b를 참조하면, 웰 정션의 형성이 완료된 반도체 기판(102)의 셀 채널 정션에 p타입 도펀트를 주입함으로써 문턱 전압 조절을 위한 이온 주입 공정을 실시한다. 문턱 전압 조절을 위한 이온 주입 공정은 0∼100KeV의 이온 주입 에너지로 B18H22의 옥타-데카-보란(Octa-deca-borane)의 도판트를 1E12ions/cm2∼1E15ions/cm2 도우즈(dose)의 농도로 주입하여 실시할 수 있다. 이때 사용되는 옥타-데카-보란은 비교적 큰 질량의 엑씨머(excimer) 도판트이기 때문에, 문턱 전압 조절을 위한 이온 주입 공정은 수직으로 진행하는 것이 바람직하며, 이온 주입 장비는 클러스터 임플란터(cluster implanter)를 사용하는 것이 바람직하다. 이때, 이온 주입 에너지의 크기를 조절함으로써 이온 주입 공정을 통해 반도체 기판(102)이 불가피하게 손상되는 깊이를 조절할 수 있다.
한편, 문턱 전압 조절을 위한 이온 주입 공정에서 사용되는 도판트를 옥타-데카-보란 대신에 BF2를 사용할 수 있다. 하지만 이 경우 F19 이온에 의해 EOR(End Of Range)결함이 발생될 수 있으며, 후속 공정의 열처리에 의해 F19 아웃 개싱(out gassing)이 발생되어 후속하는 공정에서 형성되는 게이트 절연막의 막질이 저하된다. 또한 이러한 결함이 발생되는 것을 방지하기 위하여, 도판트를 B11만을 이용하 여 문턱 전압 이온 주입 공정을 실시할 수도 있다. 하지만, 이 경우 후속하는 열처리 공정을 통해 B11 도판트가 확산되는 TED(Transient Enhanced Diffusion) 결함이 발생되어, 도판트가 게이트 전극 하부의 채널 및 정션(junction)으로 확산됨으로써 문턱전압(Vt) 감소 및 내압 특성 악화등 소자 특성의 열화 현상을 일으키는 문제점이 발생된다.
반면에, 본 발명의 문턱 전압 조절을 위한 이온 주입 공정에서 사용되는 도판트는 질량이 비교적 큰 도판트인 옥타-데카-보란을 사용한다. 옥타-데카-보란은 비교적 낮은 에너지에서 핵 정지 에너지(nuclear stop energy)를 극대화할 수 있기 때문에, 정지 에너지 손실의 버퍼막으로써 역할하는 스크린 산화막(104)의 버퍼 효과를 통해 반도체 기판(102) 내에서 스트레스(stress)를 최소화시킬 수 있다. 이를 통해 후속하는 공정에서 반도체 기판(102)에 디스로케이션(dislocation)이 발생되는 것을 최소화할 수 있다. 또한, 본 발명에 따라 문턱 전압 조절을 위한 이온 주입 공정을 실시할 때 발생되는 EOR 결함은, 도판트로 사용되는 옥타-데카-보란의 특성상 셀프 어닐링(self annealing)을 통해 일부 치유될 수 있다. 또한, 전술한 바와 같이 스크린 산화막(104)의 두께와 이온 주입 에너지를 조절하여 문턱 전압 조절 이온 주입 공정 중에 반도체 기판(102)에 주입되는 도판트층의 두께를 조절함으로써 반도체 기판(102)에 발생되는 EOR 결함의 두께를 조절할 수 있다. 따라서, 일부 채널 정션(channel junction)에 잔류하는 일부 EOR 결함은 후속하는 어닐링 공정을 통해 치유될 수 있도록, EOR 결함이 발생되는 두께를 콘트롤 할 수 있다.
반도체 기판(102)에 대해 문턱 전압 조절을 위한 이온 주입 공정을 실시한 뒤, 반도체 기판(102)에 대해 급속 열처리 공정(Rapid Thermal Process; RTP) 공정을 실시한다. 급속 열처리 공정을 통해 이온 주입 공정 중에 반도체 기판(102)의 채널 정션에 발생된 EOR 결함과 그로 인한 스트레스를 치유할 수 있으며, 반도체 기판(102)에 주입된 도판트를 활성화시켜 후속하는 열공정을 통해 도판트가 확산되는 TED 현상이 발생하는 것을 억제할 수 있다. 급속 열처리 공정은 10∼50℃/s의 승온 조건에서 800∼1100℃의 온도로 N2 분위기에서 0∼60초 동안 실시한다. 이때, 스크린 산화막(104)의 조밀한 특성으로 인하여 보론의 외부 확산을 최소화할 수 있다.
도 2c를 참조하면, 이온 주입 공정을 위한 마스크(도시하지 않음)과 스크린 산화막(104; 도 2b 참조)을 제거한 뒤, 반도체 기판(102) 상에 터널 절연막(110)을 형성한다. 터널 절연막(110)은 산화막으로 형성하는 것이 바람직하며, 이를 위하여 반도체 기판(102)에 대해 750∼800℃의 온도에서 습식 산화를 진행한 뒤 900∼910℃의 온도에서 N2 분위기로 20∼30분간 어닐 공정을 실시한다.
그리고, 터널 절연막(110) 상에 제1 도전막(112)을 형성한다. 제1 도전막(112)은 플래시 메모리 소자에서 전자가 저장되는 플로팅 게이트로써 역할을 하며, 동시에 후속하는 공정에서 실시되는 식각 공정에서 버퍼막 역할을 한다. 제1 도전막(112)은 LP-CVD 방식으로 그레인 사이즈가 최소화된 도프트 폴리 실리콘층으로 형성하는 것이 바람직하다. 이를 위하여, 580∼620℃의 온도와 0.1∼0.3 토르(torr)의 압력에서 SiH4 또는 Si2H6과 PH3 가스를 이용하여 250∼500Å의 두께로 형성하는 것이 바람직하다. 이때 도프트된 폴리 실리콘층의 P농도는 1.5E20∼ 3.0E20 atoms/cc 인 것이 바람직하다.
이어서, 제1 도전막(112) 상에 보호막(114)을 형성한다. 보호막(114)은 후속하는 공정에서 실시되는 트렌치 식각 공정중에 제1 도전막(112)이 손상되는 것을 보호하는 역할을 한다. 보호막(114)은 LP-CVD방법을 이용하여 900∼2000Å의 두께의 질화막으로 형성하는 것이 바람직하다.
도 2d를 참조하면, 소자 분리 영역에 포함되는 보호막(114; 도 2c 참조)과 제1 도전막(112), 터널 절연막(110) 및 반도체 기판(102)의 일부를 제거하는 식각 공정을 실시하여 트렌치를 형성한다. 트렌치의 측벽은 소정의 경사를 가지며 기울도록 형성하는 것이 바람직하다. 그리고 트렌치를 절연 물질로 채워서 소자 분리막(116)을 형성한다. 이후에 보호막(114)을 제거한다.
도 2e를 참조하면, 소자 분리막(116)을 포함하는 제1 도전막(112) 상에 제2 도전막(118)을 형성한다. 제2 도전막(118)은 제1 도전막(112)과 합체되어 플로팅 게이트로써 역할을 한다. 이를 위하여, 제2 도전막(118)은 제1 도전막(112)과 동일한 물질을 이용하여 400∼1000Å의 두께로 형성하는 것이 바람직하다. 이어서, 제2 도전막(118) 상에는 유전체막(120)을 형성한다. 유전체막(120)은 ONO(Oxide/Nitride/Oxide)구조의 제1 내지 제3 적층막으로 형성하는 것이 바람직하다. 제1 적층막과 제3 적층막은 부분적인 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown)특성이 좋은 DCS(SiH2Cl2)와 N2O gas를 source로 하는 HTO(Hot Temperature Oxide)로 형성하는 것이 바람직하다. 또한 제2 적층막은 반응기체로서 NH3 + DCS(SiH2Cl2) gas를 이용하여 1∼3torr 이하의 낮은 압력하에서 650∼800℃의 온도분위기에서 LP-CVD 방법으로 증착하는 것이 바람직하다.
이후에, 도면에는 도시하지 않았지만 유전체막(120) 상에 콘트롤 게이트, 게이트용 전극층 등을 형성한 뒤 적층막을 패터닝하여 게이트 형성을 완료한다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 옥타-데카-보란을 도펀트로 사용하여 문턱 전압 조절 이온 주입 공정을 실시한 후 급속 열처리 공정을 실시함으로써, 이온 주입 공정 중에 반도체 기판에 발생될 수 있는 결함을 최소화하고 후속하는 열처리 공정에서 이온 주입 영역이 확산되지 않는다. 이에 따라 문턱전압 감소 및 내압 특성 악화등 소자 특성의 열화 현상을 일으키는 문제점의 발생을 억제할 수 있다.

Claims (9)

  1. 웰이 형성된 반도체 기판이 제공되는 단계;
    상기 반도체 기판의 셀 채널 정션에 문턱 전압을 조절하기 위한 문턱 전압 이온 주입 공정을 실시하는 단계; 및
    이온 주입 공정을 실시한 후 열처리를 실시하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 문턱 전압 이온 주입 공정시 옥타-데카-보란을 도펀트로 주입하는 비휘발성 메모리 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 문턱 전압 이온 주입 공정은 0∼100KeV의 이온 주입 에너지로 1E12ions/cm2∼1E15ions/cm2 도우즈의 농도로 주입하여 실시하는 비휘발성 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 문턱 전압 이온 주입 공정을 실시하기 전에 상기 반도체 기판상에 스크린 산화막을 형성하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 스크린 산화막은 상기 반도체 기판에 대해 750∼800℃의 온도에서 습식 산화를 실시하여 형성하는 비휘발성 메모리 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 스크린 산화막은 30∼150Å의 두께로 형성하는 비휘발성 메모리 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 열처리는 급속 열처리 공정으로 실시하는 비휘발성 메모리 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 열처리는 10∼50℃/s의 승온 조건에서 800∼1100℃의 온도로 N2 분위기에서 0∼60초 동안 실시하는 비휘발성 메모리 소자의 제조 방법.
  9. 제1항에 있어서, 상기 열처리 공정을 실시한 뒤,
    상기 반도체 기판상에 터널 절연막과 제1 도전막을 형성하는 단계;
    상기 제1 도전막과 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 절연물질을 채워 소자 분리막을 형성하는 단계;
    상기 소자 분리막을 포함하는 상기 제1 도전막 상에 제2 도전막과 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 콘트롤 게이트를 형성하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
KR1020070064363A 2007-06-28 2007-06-28 비휘발성 메모리 소자의 제조 방법 KR20090000354A (ko)

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