KR100972695B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 본 발명의 사상은 상술한 목적을 달성하기 위한 본 발명의 사상은 반도체기판의 소정영역에 문턱전압조절용 이온주입을 실시하는 단계, 상기 주입된 이온의 활성비를 높이기 위해 급속열처리공정을 실시하는 단계 및 상기 이온주입에 의한 상기 반도체기판의 손상을 보상하고 상기 급속열처리공정에서의 급속열변화에 의한 상기 반도체기판의 손상을 보상하기 위해 산화공정을 실시하는 단계를 포함한다. 따라서 매스가 큰 이온을 사용함으로써, 후속에 진행되는 열공정에 의한 TED 현상을 억제할 수 있고, 열처리공정을 실시함으로써, 매스가 큰 이온의 활성비(activation ratio)를 극대화하고, 상기 매스가 큰 이온이 반도체기판에 주입됨으로써 발생하는 기판의 손상을 억제할 수 있다.
TED 현상, 문턱전압 조절용 이온
Description
도 1 내지 도 3은 본 발명의 바람직한 일실시예에 따른 반도체소자의 소스/드레인영역 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체기판 12: 웰 영역
14: 문턱전압조절용이온이 주입된 영역 16: 터널 산화막
18: 플로팅게이트전극용 폴리실리콘막 20: 유전체막
22: 콘트롤게이트전극용 폴리실리콘막 24 : 금속 실리사이드막
26: 소스/드레인 영역
26: 소스/드레인 영역
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체소자의 문턱전압 조절용 이온이 주입된 영역 형성방법에 관한 것이다.
반도체소자의 형성에 있어서 고온열처리를 통한 공정이 증가하고 있는 데, 상기 고온열처리 공정을 수행하는 동안 반도체기판을 포함한 소자형성을 위한 영역에 주입된 이온은 원하지 않는 확산을 하게 되고, 이는 소자의 특성을 저하시킨다.
특히 반도체 소자의 문턱전압 조절용 이온이 주입된 영역을 형성하는 공정시에 주로 상기와 같은 이온의 원하지 않는 확산 즉, TED(Transient Enhanced Diffusion)현상이 빈번하게 발생하게 하는 데, 이를 방지하기 위해 매스(mass)가 큰 이온을 주입하여 상기 영역을 형성하게 되었다.
그러나 매스가 큰 이온으로 이온주입공정을 수행하면, 고에너지의 공정조건에서 수행되는 상기 이온주입공정을 통해 발생하는 반도체기판의 손상을 유발시키고, 상기 문턱전압 조절용 이온이 주입된 영역에 주입된 이온의 활성비(activation ratio: 반도체기판을 구성하는 실리콘원자와 주입된 이온과의 결합정도)를 저하시켰다.
따라서 문턱전압 조절용 이온이 주입된 영역 형성을 위한 이온주입 공정시 상기 영역에 주입된 이온의 활성비를 최대한으로 유지하고 반도체기판의 손상을 저하시킬 수 있도록 하면서 동시에, 상기 영역에 형성된 이온의 확산을 방지할 수 있도록 하는 기술개발이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 문턱전압 조절용 이온이 주입된 영역 형성을 위한 이온주입공정시 상기 영역에 주입된 이온의 활성비를 최대한으로 유지하고 반도체기판의 손상을 저하시킬 수 있도록 하면서 동시에, 상기 영역에 형성된 이온의 확산을 방지할 수 있도록 하는 반도체소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체기판의 소정영역에 문턱전압조절용 이온주입을 실시하는 단계, 상기 주입된 이온의 활성비를 높이기 위해 급속열처리공정을 실시하는 단계 및 상기 이온주입에 의한 상기 반도체기판의 손상을 보상하고 상기 급속열처리공정에서의 급속열변화에 의한 상기 반도체기판의 손상을 보상하기 위해 산화공정을 실시하는 단계를 포함한다. 상기 문턱전압조절용 이온은 인듐(in)을 이용하고, 인듐이온의 주입공정은 5~ 100KeV의 에너지에서 1E11~ 1E13 ion/㎠ 의 도즈에서 수행하는 것이 바람직하다. 상기 급속열처리공정은 1100℃이상의 열처리 온도를 갖도록 진행하고, 상기 열처리온도에 도달할 때까지 N2의 분위기에서 실시하고, 램프업속도(ramp up rate)는 100~ 250℃/sec, 램다운속도(ramp down rate)는 25~ 50℃/sec가 되도록 수행하는 것이 바람직하다. 상기 산화공정은 상기 급속열처리공정과 인시튜(In -situ) 되도록 진행하여, 600~ 800℃의 온도에서 O2분위기에 수행하는 것이 바람직하다. 상기 문턱전압 조절용 이온이 주입되기 이전 반도체기판에 이온주입공정을 실시하여 웰영역을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 문턱전압 조절용 이온이 주입된 상기 반도체기판 상에 터널산화막, 플 로팅게이트전극, 유전체막, 콘트롤게이트전극을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나 본 발명의 실시 예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명의 바람직한 일실시예에 따른 반도체소자의 소스/드레인영역 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 사진식각공정을 이용하여 NMOS영역에 웰을 형성하기 위한 웰형성 이온주입공정과 문턱전압 조절용 이온주입공정을 각각 수행하여, 웰영역(12) 및 문턱전압 조절용 이온이 주입된 영역(14)을 각각 형성한다.
상기 반도체 기판(10)은 PMOS영역 즉, P형 트랜지스터가 형성되는 영역 및 NMOS영역 즉, N형 트랜지스터가 형성되는 영역으로 구분 정의되어 있는 데, 본 발 명의 바람직한 일실시 예에서는 NMOS영역의 형성에 관해서만 설명하기로 한다.
상기 NMOS영역의 문턱전압 조절용 이온은 인듐(in: 사이즈가 49)을 이용하고, 5~ 100KeV의 에너지에서 1E11~ 1E13 ion/㎠ 의 도즈로, 도펀트 채널링에 관계없는 0°틸트에서 이온주입공정을 수행한다. 상기 인듐이온과 같은 매스가 큰 이온을 사용함으로써, 후속에 진행되는 열공정에 의한 TED 현상이 억제된다.
상기 결과물이 형성된 반도체기판(10)에 H2 또는 N2 분위기에서 급속열처리(rapid thermal process: RTP 또는 rapid thermal anneal: RTA)공정을 실시한다. 상기 수행하는 열처리공정은 NMOS 영역에 형성된, 매스가 큰 이온인 인듐(in)이온의 활성비(activation ratio)를 극대화하기 위한 것이고, 상기 매스가 큰 이온인 인듐이온이 반도체기판에 주입됨으로써 발생하는 기판의 손상을 억제하기 위한 것이다. 상기 열처리공정은 1100℃이상의 열처리 온도를 갖도록 진행하고, 이때 열처리공정이 수행되는 온도에 도달할 때까지 N2의 분위기에서 실시한다.
이어서 상기 결과물 전면에 산화공정을 수행하는 데, 이 산화공정은 상기 열처리공정의 맥시멈(maximum)온도 이후 진행되는 온도저하 및 온도상승에 의한 급속열변화에 희한 상기 결과물의 손상 발생을 보상하고, 상기 열처리공정효과의 극대화를 위해 수행하기 위해서이고, 상기 이온주입공정에 의한 상기 반도체기판의 손상을 보상하기 위해서이다.
이 산화공정은 일정시간동안 O2 분위기에 노출시켜 상기 문턱전압조절용 이온이 주입된 영역을 산화시켜 상기 영역을 안정화시키게 하는 데, 상기 산화공정은 열처리공정과 인시튜(In -situ) 되도록 진행하고, 600~ 800℃의 온도에서 O2분위기에 수행하고, 램프업속도(ramp up rate)는 100~ 250℃/sec, 램다운속도(ramp down rate)는 25~ 50℃/sec가 되도록 수행하는 것이 바람직하다.
도 2을 참조하면, 상기 결과물 전면 상부에 터널산화막(16), 플로팅게이트전극용 폴리실리콘막(18) 및 패드질화막(미도시)을 순차적으로 형성한다.
상기 터널산화막(16)은 750~ 800℃의 온도범위내에서 습식산화를 진행한 후, 900~ 910℃ 의 온도범위와 N2의 기체분위기에서 20~ 30분 동안 열처리하여 형성할 수 있다.
상기 플로팅 게이트전극용 폴리실리콘막(18)은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3 가스를 이용한 저압화학기상증착(pressure chemical vapor deposition: LP- CVD)법을 통해 580~ 620℃의 온도 및 0.1~ 3torr 정도의 압력에서 250~ 500Å의 두께로, 도프드 폴리실리콘막으로 하고, 이 도프드 폴리실리콘막의 P농도를 1.5E20~3.0E20 atoms/cc의 도핑레벨로 형성할 수 있다.
상기 패드질화막(미도시)은 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 1~ 3torr의 압력 및 650~ 800℃의 온도에서 LP- CVD법으로 900~ 2000Å의 두께로 형성할 수 있다.
상기 결과물 상부에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴(미도시)을 식각마스크로 식각공정을 수행하면 소자분리영역을 정의하는 트렌치(미도시)를 형성한다. 이어서 상기 트렌치(미도시)내부에 갭필(Gap Fill)특성이 우수한 HDP산화막이 채워지도록 증착한 후 상기 패드질화막(미도시)이 노출될 때까지 화학적 기계적 연마(chemical mechanical polishing: CMP)공정 등의 평탄화공정을 수행하여 소자분리막(미도시)을 형성한다. 그리고 상기 형성된 패드질화막(미도시)은 식각공정을 통해 제거한다. 상기 결과물 상에 플로팅게이트전극 폴리실리콘막을 다시 증착한 후 패터닝공정을 통해 플로팅게이트전극(F.G)를 형성한다.
도 3을 참조하면, 상기 플로팅게이트전극(F.G)이 형성된 반도체기판(10) 상부에 유전체막(20), 콘트롤게이트전극용 폴리실리콘막(22)및 금속실리사이드막(24)을 순차적으로 형성한다.
상기 유전체막(20)은 ONO 구조 즉, 제1 산화막, 질화막 및 제2 산화막이 순차적으로 적층된 구조로 형성하는 것이 바람직하다. 이 때의 제1 산화막 및 제2 산화막은 SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO(high temperature oxide)막 또는 N2O가스를 소스로 한 HTO막을 증착하고, 질화막은 650~ 800℃의 온도 및 1~ 3 torr의 압력에서 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 1~ 3torr의 압력 및 650~ 800℃의 온도에서 LP- CVD법으로 형성할 수 있다. 이어서, 상기 유전체막(20)의 형성 완료후에는 유전체막(20)의 특성을 향상시키고, 각 막질들 간의 경계를 강화하기 위해 750~ 800℃의 온도범위에서 습식산화방식의 스팀어닐(Steam anneal)공정을 진행한다. 상기 스팀어닐공정은 자연산화막 또는 불순물에 의한 오염이 발생되지 않도록 유전체막(20)의 증착 후에 시간지연없이 형성하도록 수행한다.
상기 콘트롤 게이트전극용 폴리실리콘막(22)은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3가스를 이용한 LP- CVD법을 통해 500~ 550℃의 온도 및 0.1~ 3torr의 압력조건에서 70~ 150Å의 두께로 형성할 수 있다.
상기 금속실리사이드막(24)은 비결정질 상태의 텅스텐 실리사이드막으로써, SiH4(monosilane : MS) 또는 SiH2Cl2(DichloroSilane: DCS)와 WF6의 반응에 의해 1000~ 1200Å의 두께로 형성하고, 300 내지 500℃의 온도에서 양호한 스텝 커버리지(step coverage)를 구현하면서 막질의 면저항을 최소화하도록 화학양론적비 2.0 내지 2.8로 조절한다.
이어서 상기 결과물의 소정영역에 포토레지스트 패턴(미도시)을 형성하고, 이를 식각마스크로 식각공정을 수행하면 콘트롤게이트전극패턴(C.G)을 형성한다.
상기 형성된 플로팅게이트전극패턴(F.G) 및 콘트롤게이트전극패턴(C.G)을 이온주입용 마스크로 하여 이온주입공정을 수행하여 소스/드레인영역(26)을 형성한다.
본 발명의 일실시예에 의하면, 상기 인듐이온과 같은 매스가 큰 이온을 사용함으로써, 후속에 진행되는 열공정에 의한 TED 현상을 억제할 수 있다.
또한, 본 발명의 일실시예에 의하면, 열처리공정을 실시함으로써, 매스가 큰 이온의 활성비(activation ratio)를 극대화하고, 상기 매스가 큰 이온인 인듐이온이 반도체기판에 주입됨으로써 발생하는 기판의 손상을 억제할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 매스가 큰 이온을 사용하여 문턱전압 조절용 이온이 형성된 영역을 형성함으로써, 후속에 진행되는 열공정에 의한 TED 현상을 억제할 수 있는 효과가 있다.
또한, 본 발명에 의하면, 상기 문턱전압 조절용 이온이 형성된 영역 형성후 열처리공정을 실시함으로써, 매스가 큰 이온의 활성비(activation ratio)를 극대화하고, 상기 매스가 큰 이온이 반도체기판에 주입됨으로써 발생하는 상기 반도체기판의 손상을 억제할 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (6)
- 반도체기판의 소정영역에 문턱전압조절용 이온주입을 실시하는 단계;상기 주입된 이온의 활성비를 높이기 위해 1100℃이상의 열처리 온도에서 급속열처리공정을 실시하는 단계; 및상기 이온주입에 의한 상기 반도체기판의 손상을 보상하고 상기 급속열처리공정에서의 급속열변화에 의한 상기 반도체기판의 손상을 보상하기 위해 산화공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서, 상기 문턱전압조절용 이온은인듐(in)을 이용하고, 인듐이온의 주입공정은 5~ 100KeV의 에너지에서 1E11~ 1E13 ion/㎠ 의 도즈에서 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서, 상기 급속열처리공정은상기 열처리온도에 도달할 때까지 N2의 분위기에서 실시하고, 램프업속도(ramp up rate)는 100~ 250℃/sec, 램프다운속도(ramp down rate)는 25~ 50℃/sec가 되도록 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서, 상기 산화공정은상기 급속열처리공정과 인시튜(In -situ) 되도록 진행하여, 600~ 800℃의 온도에서 O2분위기에 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서,상기 문턱전압 조절용 이온이 주입되기 이전 반도체기판에 이온주입공정을 실시하여 웰영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서,상기 문턱전압 조절용 이온이 주입된 상기 반도체기판 상에 터널산화막, 플로팅게이트전극, 유전체막, 콘트롤게이트전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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