KR20020002717A - 플래쉬 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것이며, 필드 산화막이 형성된 반도체 기판상에 터널 산화막 및 언도프 폴리실리콘층을 순차적으로 형성하는 단계와, 언도프 폴리실리콘층에 이온을 주입하여 도핑시키는 동시에 표면을 비정질화시킨 후 도핑된 폴리실리콘층의 표면을 제거하여 실리콘 그레인 바운더리가 노출되도록 하는 단계와, 도핑된 폴리실리콘층 및 터널 산화막을 순차적으로 패터닝하여 플로팅 게이트를 형성하는 단계와, 전체 상부면에 유전체막, 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 순차적으로 형성한 후 반사 방지막, 텅스텐 실리사이드층, 폴리실리콘층 및 유전체막을 순차적으로 패터닝하여 유전체막상에 폴리실리콘층 및 텅스텐 실리사이드층으로 이루어진 콘트롤 게이트를 형성하는 단계와, 플로팅 게이트 양측부의 반도체 기판에 불순물 이온을 주입하여 소오스 및 드레인을 형성하는 단계로 이루어진다.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히, 콘트롤 게이트와 플로팅 게이트간의 캐패시터 커플링비(Capacitor Coupling Ratio)를 증가시키므로써 동작전압이 감소되고 프로그램 및 소거 특성이 향상될 수 있도록 한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
일반적으로 플래쉬 메모리 셀은 반도체 기판의 채널영역 상부에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트와, 게이트 양측부의 반도체 기판에 형성된 접합영역으로 이루어지며, 플로팅 게이트로 핫 전자(Hot electron)가 주입됨에 따라 프로그램되고, 주입된 전자가 F-N 터널링(Tunneling)에 의해 방전됨에 따라 소거된다.
그러면 종래 플래쉬 메모리 셀의 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도로서, 도 2 내지 4를 참조하여 설명하기로 한다.
도 1a는 필드 산화막(2)이 형성된 반도체 기판(1)상에 터널 산화막(3) 및 폴리실리콘층(4)을 순차적으로 형성한 후 패터닝하여 플로팅 게이트(4)를 형성한 상태의 단면도이다.
도 1b는 전체 상부면에 유전체막(5), 폴리실리콘층(6a), 텅스텐 실리사이드층(WSix; 6b) 및 반사 방지막(7)을 순차적으로 형성한 상태의 단면도로서, 도 2의 A1 - A2 부분을 절취한 상태가 도시된다.
도 1c는 자기정렬식각(Self Align Etch) 방식으로 상기 반사 방지막(7), 텅스텐 실리사이드층(6b), 폴리실리콘층(6a) 및 유전체막(5)을 순차적으로 패터닝하여 상기 유전체막(5)상에 폴리실리콘층(6a) 및 텅스텐 실리사이드층(6b)으로 이루어진 콘트롤 게이트(6)가 형성되도록 한 후 상기 플로팅 게이트(4) 양측부의 반도체 기판(1)에 불순물 이온을 주입하여 소오스 및 드레인(9a 및 9b)을 형성한 상태의 단면도로서, 도 2의 B1 - B2 부분을 절취한 상태가 도시된다.
상기와 같이 이루어진 플래쉬 메모리 셀은 상기 플로팅 게이트(4)로 핫 전자를 주입시키거나, 주입된 핫 전자를 방전시키기 위해서 상기 콘트롤 게이트(6)에 포지티브(Positive) 또는 네가티브(Negative)의 고전압을 인가해야 한다. 그러므로 전원전압(예를들어, 5V)을 이용하여 고전압(예를들어, 9V, 12V)을 생성하는 챠지 펌프 회로(Charge pump circuit) 등이 필요하며, 이에 따라 게이트 산화막의 두께가 두꺼운 고전압용 트랜지스터를 형성해야 한다. 실제로 85개의 메모리 셀이 형성된 하나의 다이(Die)내에 게이트 산화막의 두께가 120Å인 저전압용 트랜지스터와, 200Å인 고전압용 트랜지스터가 각각 형성된다. 따라서 게이트 산화막의 두께를 다르게 제어하는 공정이 진행되어야 하기 때문에 공정의 개발에 많은 어려움이 따른다.
프로그램 및 소거 동작시 콘트롤 게이트에 인가되는 전압을 낮추기 위해서는 메모리 셀의 캐패시터 커플링비를 높여야 한다. 여기서 커플링비는 콘트롤 게이트와 플로팅 게이트간에 작용하는 캐패시턴스(CONO)와 플로팅 게이트와 반도체 기판간에 작용하는 캐패시턴스(CTUN)의 비 즉, CONO/ (CONO+ CTUN)를 의미한다. 따라서 산화막, 질화막 및 산화막으로 이루어지는 ONO 구조의 유전체막에 인가되는 정전용량을 증가시키면 터널 산화막에 인가되는 유효전압(Effective voltage)이 증가되어 낮은 전압으로도 프로그램 및 소거가 가능해진다.
상기와 같이 이루어지는 플래쉬 메모리 셀은 도 3에 도시된 바와 같은 캐패시턴스를 갖는다.
CONO: 콘트롤 게이트와 플로팅 게이트간의 캐패시턴스
CTUN: 플로팅 게이트와 반도체 기판간의 캐패시턴스
CGS: 플로팅 게이트와 소오스간의 캐패시턴스
CGD: 플로팅 게이트와 드레인간의 캐패시턴스
따라서, 도 4에 도시된 바와 같이 드레인(9b)에 접지전압(0V)이 인가된 경우 플로팅 게이트(4)에 유기되는 전압(Vf)은 하기의 식 1과 같고, 상기 콘트롤 게이트(6)에 접지전압(0V)이 인가된 경우 플로팅 게이트(4)에 유기되는 전압(Vf)은 하기의 식 2와 같다.
여기서, VCG: 콘트롤 게이트에 인가되는 전압
VD: 드레인에 인가되는 전압
VB: 반도체 기판에 인가되는 전압
VS: 소오스에 인가되는 전압
그러므로 중첩원리에 의해 식 1과 식 2의 합을 식 3과 같이 구할 수 있고, 이를 통해 콘트롤 게이트(6)와 플로팅 게이트(4)간의 캐패시턴스(CONO)를 증가시키면 플로팅 게이트(4)에 유기되는 전압(Vf)이 증가됨을 알 수 있다.
{VGD/ VONO+ CGS+ CGD+ CTUN) x Vd}
일반적으로 콘트롤 게이트(6)와 플로팅 게이트(4)간의 캐패시턴스(CONO)는 하기의 식 4와 같이 구할 수 있다.
여기서, A : 면적, L : 길이
결과적으로, 상기 식 3을 통해 알 수 있듯이 콘트롤 게이트(6)와 플로팅 게이트(4)간의 접촉면적을 증가시키면 플로팅 게이트(4)에 유기되는 전압(Vf)이 증가되어 캐패시터 커플링비가 증가될 수 있는데, 종래의 플래쉬 메모리 셀은 플로팅 게이트의 표면이 평탄하기 때문에 커플링비를 증가시키는데 한계가 있으며, 이에 따라 메모리 셀의 크기 축소에도 한계가 있다. 참고로, 종래의 플래쉬 메모리 셀은 0.6 이하의 커플링비를 갖는다.
따라서 본 발명은 언도프 폴리실리콘층에 이온을 주입하고 이온 주입에 의해 비정질화된 표면부를 제거하여 실리콘 그레인 바운더리가 노출되도록 하거나, 선택적 메타스테이블 폴리실리콘(SMPS) 형성 공정을 진행하여 언도프 폴리실리콘층의 표면을 요철 구조로 형성하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1c는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 종래의 플래쉬 메모리 셀을 설명하기 위한 레이 아웃도.
도 3은 종래 플래쉬 메모리 셀이 가지는 캐패시턴스를 도시한 개념도.
도 4는 도 3을 설명하기 위한 회로도.
도 5a 내지 도 5e는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도.
도 6a 내지 도 6i는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11 및 21: 반도체 기판 2, 12 및 22: 필드 산화막
3, 13 및 23: 터널 산화막 4, 14b 및 24: 플로팅 게이트
5, 15 및 25: 유전체막 6, 16 및 26: 콘트롤 게이트
6a, 16a 및 26a: 폴리실리콘층 6b, 16b 및 26b: 텅스텐 실리사이드층
7, 17 및 27: 반사 방지막 9a 및 19a: 소오스
9b 및 19b: 드레인 14 및 24b: 언도프 폴리실리콘층
14a 및 24a: 도프트 폴리실리콘층
본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 필드 산화막이 형성된 반도체 기판상에 터널 산화막 및 언도프 폴리실리콘층을 순차적으로 형성하는 단계와, 언도프 폴리실리콘층에 이온을 주입하여 도핑시키는 동시에 표면을 비정질화시킨 후 도핑된 폴리실리콘층의 표면을 제거하여 실리콘 그레인 바운더리가 노출되도록 하는 단계와, 도핑된 폴리실리콘층 및 터널 산화막을 순차적으로 패터닝하여 플로팅 게이트를 형성하는 단계와, 전체 상부면에 유전체막, 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 순차적으로 형성한 후 반사 방지막, 텅스텐 실리사이드층, 폴리실리콘층 및 유전체막을 순차적으로 패터닝하여 유전체막상에 폴리실리콘층 및 텅스텐 실리사이드층으로 이루어진 콘트롤 게이트를 형성하는 단계와, 플로팅 게이트 양측부의 반도체 기판에 불순물 이온을 주입하여 소오스 및 드레인을 형성하는 단계로 이루어지며, 상기 도핑된 폴리실리콘층의 표면은 HNO3및 HF 혼합용액으로 제거된다.
또한, 본 발명에 따른 다른 플래쉬 메모리 셀의 제조 방법은 필드 산화막이 형성된 반도체 기판상에 터널 산화막, 도프트 폴리실리콘층 및 언도프 폴리실리콘층을 순차적으로 형성하는 단계와, 언도프 폴리실리콘층, 도프 폴리실리콘층 및 터널 산화막을 순차적으로 패터닝하여 플로팅 게이트를 형성하는 단계와, 표면에 성장된 자연산화막을 제거한 후 선택적 메타스테이블 폴리실리콘 형성 공정을 진행하여 언도프 폴리실리콘층의 표면이 요철 구조가 되도록 한 다음 언도프 폴리실리콘층이 전도성을 갖도록 열처리하는 단계와, 전체 상부면에 유전체막을 형성한 후 유전체막상에 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 순차적으로 형성하는 단계와, 반사 방지막, 텅스텐 실리사이드층 및 폴리실리콘층을 순차적으로 패터닝하여 유전체막상에 폴리실리콘층과 텅스텐 실리사이드층으로 이루어진 콘트롤 게이트를 형성하는 단계와, 플로팅 게이트 양측부의 반도체 기판에 불순물 이온을 주입하여 접합영역을 형성하는 단계로 이루어진다.
상기 터널 산화막을 형성하기 전에 HF 및 SC-1 용액을 이용하여 상기 반도체기판의 표면을 세정하며, 상기 유전체막을 형성하기 전에 자연 산화막과 파티클을 제거하기 위하여 HF 및 SC-1 용액을 이용하여 세정한다.
상기 선택적 메타스테이블 폴리실리콘 형성 공정은 550 내지 560℃ 온도의 장비 내부로 상기 반도체 기판을 로딩하여 가열시키는 단계와, 실리콘 소오스 가스를 30 내지 70sccm의 량으로 플로우시키며 상기 언도프 폴리실리콘층의 표면에 실리콘 시드가 형성되거나 상기 언도프 폴리실리콘층에 존재하는 실리콘 그레인이 성장되도록 하는 단계와, 실리콘 원자의 이동에 의해 표면이 요철 구조가 되도록 플라즈마 열처리하는 단계로 이루어진다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 5a 내지 도 5e는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도이다.
도 5a는 필드 산화막(12)이 형성된 반도체 기판(11)상에 터널 산화막(13) 및 언도프(Undoped) 폴리실리콘층(14)을 순차적으로 형성한 상태의 단면도로서, 상기 언도프 폴리실리콘층(14)은 500 내지 2000Å의 두께로 형성한다.
도 5b는 상기 언도프 폴리실리콘층(14)에 비소(As) 또는 인(P) 이온을 주입하여 상기 언도프 폴리실리콘층(14)을 도핑시키는 동시에 표면을 비정질화시킨 후 도핑된 폴리실리콘층(14a)의 표면을 200:0.5의 비율로 혼합된 HNO3및 HF 용액에 디핑(Dipping)하여 제거시키므로써 실리콘(Si) 그레인 바운더리(Grain Boundary)가 노출된 상태의 단면도로서, 이온 주입에 의해 비정질화된 부분을 제거하므로써 실리콘(Si) 그레인 바운더리가 노출되어 도핑된 폴리실리콘층(14a)의 표면이 요철 구조를 갖게 된다.
이때, 상기 이온은 5 내지 40KeV의 에너지 및 1E10 내지 1E13ions/㎤의 량으로 주입되며, 이온의 주입 각도는 0 내지 45도가 되도록 한다.
도 5c는 상기 도핑된 폴리실리콘층(14b) 및 터널 산화막(13)을 순차적으로 패터닝하여 플로팅 게이트(14b)를 형성한 상태의 단면도이다.
도 5d는 전체 상부면에 유전체막(15), 폴리실리콘층(16a), 텅스텐 실리사이드층(16b) 및 반사 방지막(17)을 순차적으로 형성한 상태의 단면도이고, 도 5d는 자기정렬식각 방식으로 상기 반사 방지막(17), 텅스텐 실리사이드층(16b), 폴리실리콘층(16a) 및 유전체막(15)을 순차적으로 패터닝하여 상기 유전체막(15)상에 폴리실리콘층(16a) 및 텅스텐 실리사이드층(16b)으로 이루어진 콘트롤 게이트(16)가 형성되도록 한 후 상기 플로팅 게이트(14) 양측부의 반도체 기판(11)에 불순물 이온을 주입하여 소오스 및 드레인(19a 및 19b)을 형성한 상태의 단면도로서, 상기 반사 방지막(17)은 질화막으로 형성한다.
상기와 같이 본 발명의 제 1 실시예에 따르면, 언도프 폴리실리콘층(14)을 형성한 후 이온 주입하여 언도프 폴리실리콘층을 도핑(Doping)시키는 동시에 표면을 비정질화시킨다. 그리고 도핑된 폴리실리콘층(14a)의 표면을 HNO3및 HF 혼합용액에 디핑하여 비정질화된 부분을 제거시키므로써 실리콘(Si) 그레인 바운더리가 노출되도록 한다. 그러므로 요철 구조의 표면에 의해 플로팅 게이트(14b)의 유효표면적이 증대되고, 이에 따라 플로팅 게이트(14b)와 유전체막(15)의 접촉 면적이 증대되어 캐패시터 커플링비가 증대된다.
도 6a 내지 도 6i는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도이다.
도 6a는 필드 산화막(22)이 형성된 반도체 기판(21)상에 터널 산화막(23), 도프트 폴리실리콘층(24a) 및 언도프 폴리실리콘층(24b)을 순차적으로 형성한 상태의 단면도로서, 상기 터널 산화막(23)을 형성하기 전에 상기 반도체 기판(21)의 표면을 50:1의 HF 및 SC-1(NH4OH/H2O2/H2O) 용액을 이용하여 세정한다.
상기 터널 산화막(23)은 750 내지 800℃의 온도에서 습식(Wet) 산화 방식으로 형성하며, 두께를 65 내지 100Å 정도로 제어하여 반도체 기판(21)과의 계면 결함 밀도가 최소화되도록 한다. 그리고 상기 산화 공정후 900 내지 910℃의 온도 및 질소(N2) 가스 분위기에서 20 내지 30분간 열처리한다.
상기 도프트 폴리실리콘층(24a)은 510 내지 555℃의 온도 및 0.1 내지 1.0Torr의 압력 조건에서 실리콘 소오스 가스(SiH4또는 Si2H6) 및 PH3가스를 이용한 저압화학기상증착(LPCVD) 방식으로 형성하며, 상기 조건에서 PH3가스의 공급을 중단하면 인-시투로 상기 도프트 폴리실리콘층(24a)상에 언도프 폴리실리콘층(24b)이 형성된다. 이때, 상기 도프트 폴리실리콘층(24a)과 언도프 폴리실리콘층(24b)의 증착비는 3 내지 5 : 1이 되도록 하여 언도프 폴리실리콘층(24b)의 두께가 충분히확보되도록 한다.
도 6b 및 도 6c는 상기 언도프 폴리실리콘층(24b), 도프 폴리실리콘층(24a) 및 터널 산화막(23)을 순차적으로 패터닝하여 플로팅 게이트(24)를 형성한 상태의 단면도로서, 이때, 반도체 기판(21)의 손실이 발생되지 않도록 한다.
도 6b는 비트라인(Bit Line)과 동일한 방향에서 절취한 상태의 단면도이고, 도 6c는 워드라인(Word Line)과 동일한 방향으로 절취한 상태의 단면도이다.
도 6d 및 6e는 피란하(PIRANHA(H2SO4/H2O2)) 및 50:1의 HF 용액을 이용하여 표면에 성장된 자연산화막(도시않됨)을 제거한 후 선택적 메타스테이블 폴리실리콘(Selective Metastable Poly Silicon; SMPS) 형성 공정을 진행하여 상기 언도프 폴리실리콘층(24b)의 표면이 요철 구조가 되도록 한 다음 상기 언도프 폴리실리콘층(24b)이 전도성을 갖도록 인-시투 플라즈마 PH3열처리를 실시한 상태의 단면도이다.
상기 선택적 메타스테이블 폴리실리콘 형성 공정은 550 내지 560℃ 온도의 장비 내부로 상기 반도체 기판을 로딩(Loading)하여 일정 시간동안 가열(Heat up)시키는 단계, 실리콘 소오스 가스(SiH4또는 Si2H6)를 30 내지 70sccm의 량으로 플로우(Flow)시키며 상기 언도프 폴리실리콘층(24b)의 표면에 실리콘 시드(Si seed)가 형성되거나 상기 언도프 폴리실리콘층(24b)에 존재하는 실리콘(Si) 그레인이 성장되도록 하는 단계, 실리콘 원자의 이동(Migration)에 의해 표면이 요철 구조가 되도록 열처리하는 단계로 이루어지는데, 상기 열처리시 실리콘(Si) 원자의 이동 시간이 최소화되도록 하므로써 그레인의 밀도와 크기가 양호해지며, 성장이 촉진된다.
상기 실리콘(Si) 시드는 폴리실리콘 또는 반도체 기판의 표면보다 선택비가 뛰어난 언도프 또는 낮은 농도의 도프 비정질 실리콘의 표면에서 선택적으로 성장된다. 그러나 이때, 도 6e의 노출된 반도체 기판(21)에 수십 Å 두께의 폴리실리콘이 증착되지 않도록 하기 위해서는 시드의 형성 시간을 최소화시켜야 한다.
또한, 상기 열처리는 10-7Torr 이하의 압력 및 620 내지 670℃의 온도 조건에서 고주파 전력(RF Power)을 이용하여 실시하되, 반도체 기판이 노출되는 부분에서는 고주파 전력을 30 내지 100와트(W)로 낮게 조절하여 접합영역이 형성될 부분에 도핑이 최소화되도록 한다.
상기와 같은 선택적 메타스테이블 폴리실리콘 형성 공정은 2개의 챔버(Chamber)가 구비된 싱글 웨이퍼 타입(Single Wafer Type) 화학기상증착(CVD) 장비에서 이루어진다. 그러므로 상기와 같은 선택적 메타스테이블 폴리실리콘 형성 공정은 하나의 장비내에서 진행된다.
도 6f 및 도 6g는 50:1의 HF 및 SC-1(NH4OH/H2O2/H2O) 용액을 이용한 세정 공정으로 표면에 생성된 자연 산화막과 파티클(Particle)을 제거한 후 전체 상부면에 유전체막(25)을 형성한 상태의 단면도로서, 상기 유전체막(25)은 하부 산화막(SiO2), 질화막(Si3N4) 및 상부 산화막(SiO2)으로 이루어진 ONO 구조로 형성되며, 상기 유전체막(25)을 형성한 직후 막간의 계면 특성이 강화되도록 750 내지790℃의 온도에서 증기 열처리(습식 산화) 공정을 실시한다.
상기 하부 및 상부 산화막은 0.5Torr 이하의 압력 및 810 내지 850℃의 온도 조건에서 TDDB(Time Dependent Dielectric Breakdown) 특성이 양호한 DCS(SiH2Cl2) 및 N2O를 소오스 가스로 이용한 열산화막을 저압화학기상증착(LPCVD) 방식으로 증착하며, 상기 질화막은 NH3및 DCS(SiH2Cl2)를 소오스 가스로 이용한 저압화학기상증착(LPCVD) 방식으로 증착한다.
도 6h 및 도 6i는 전체 상부면에 폴리실리콘층(26a), 텅스텐 실리사이드층(26b) 및 반사 방지막(27)을 순차적으로 형성한 후 자기정렬식각 방식으로 상기 반사 방지막(27), 텅스텐 실리사이드층(26b) 및 폴리실리콘층(26a)을 순차적으로 패터닝하여 상기 유전체막(25)상에 폴리실리콘층(26a)과 텅스텐 실리사이드층(26b)으로 이루어진 콘트롤 게이트(26)를 형성한 상태의 단면도로서, 상기 폴리실리콘층(26a)은 도프트 폴리실리콘막과 언도프 폴리실리콘막으로 이루어진다.
상기 폴리실리콘층(26a)은 상기 텅스텐 실리사이드층(26b) 형성시 불소(F)의 확산에 의해 상기 유전체막(25)을 이루는 산화막의 두께 증가가 유발되지 않도록 하기 위하여 이중 구조로 형성하는데, 먼저, 530 내지 550℃의 온도 및 1Torr 이하의 압력 조건에서 실리콘 소오스 가스(SiH4또는 Si2H6) 및 PH3가스를 이용한 저압화학기상증착(LPCVD) 방식으로 도프트 폴리실리콘막을 형성한 후 PH3가스의 공급을 중단시켜 상기 도프트 폴리실리콘막상에 언도프 폴리실리콘막이 증착되도록 한다.이때, 상기 도프트 폴리실리콘막과 언도프트 폴리실리콘막의 증착 비율은 5 내지 7 : 1이 되도록 하며, 전체 두께는 500 내지 1000Å이 되도록 한다.
또한, 상기 텅스텐 실리사이드층(26b)은 300 내지 500℃의 온도에서 불소(F) 농도와 스트레스(Stress)가 낮고 접착력이 좋은 DCS(SiH2Cl2)와 WF6의 반응에 의해 증착되도록 하며, 이때 양호한 층덮힘에 의해 자체저항(Rs)이 최소화되도록 화학양론적비를 2.0 내지 2.8 정도로 조절한다. 그리고 상기 반사 방지막(27)은 SiOxNy 또는 Si3N4로 형성한다.
이후, 상기 플로팅 게이트(24) 양측부의 반도체 기판(21)에 불순물 이온을 주입하여 접합영역(도시않됨)을 형성한다.
상기한 바와 같이 본 발명의 제 2 실시예에 따르면, 언도프 폴리실리콘층(24b)을 형성한 후 선택적 메타스테이블 폴리실리콘(SMPS) 형성 공정을 진행하여 상기 언도프 폴리실리콘층(24b)의 표면이 요철 구조가 되도록 한다. 그러므로 요철 구조의 표면에 의해 플로팅 게이트(24)의 유효 표면적이 증대되고, 이에 따라 플로팅 게이트(24)와 유전체막(25)의 접촉 면적이 증대되어 캐패시터 커플링비가 증대된다.
상기한 바와 같이 본 발명은 언도프 폴리실리콘층에 이온을 주입하고 이온 주입에 의해 비정질화된 표면부를 제거하여 실리콘 그레인 바운더리가 노출되도록하거나, 선택적 메타스테이블 폴리실리콘(SMPS) 형성 공정을 진행하여 언도프 폴리실리콘층의 표면을 요철 구조로 형성한다. 따라서 플로팅 게이트의 표면적이 증가됨에 따라 플로팅 게이트와 콘트롤 게이트간의 캐패시턴스가 증가되고, 이에 따라 메모리 셀의 커플링비가 0.9 이상으로 증가된다.
그러므로 본 발명은 첫째, 전원전압과 같이 낮은 전압을 이용하여 메모리 셀을 프로그램 및 소거시킬 수 있으며, 둘째, 커플링비의 증가에 따라 메모리 셀의 프로그램 및 소거 특성이 향상되고, 메모리 셀의 크기 축소가 가능해지므로써 0.25㎛의 디자인 룰(Design rule)을 갖는 소자의 제조가 가능해진다. 또한, 셋째, 고전압용 트랜지스터의 형성이 필요치 않아지므로 게이트 산화막의 두께를 단일화시킬 수 있으며, 이에 따라 공정이 단순화되어 소자의 수율이 증대되고, 넷째, 고전압을 생성하기 위한 부가 회로의 구성이 생략되어 설계가 용이해 진다.
Claims (24)
- 필드 산화막이 형성된 반도체 기판상에 터널 산화막 및 언도프 폴리실리콘층을 순차적으로 형성하는 단계와,상기 언도프 폴리실리콘층에 이온을 주입하여 도핑시키는 동시에 표면을 비정질화시킨 후 도핑된 폴리실리콘층의 표면을 제거하여 실리콘 그레인 바운더리가 노출되도록 하는 단계와,상기 도핑된 폴리실리콘층 및 터널 산화막을 순차적으로 패터닝하여 플로팅 게이트를 형성하는 단계와,전체 상부면에 유전체막, 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 순차적으로 형성한 후 상기 반사 방지막, 텅스텐 실리사이드층, 폴리실리콘층 및 유전체막을 순차적으로 패터닝하여 상기 유전체막상에 폴리실리콘층 및 텅스텐 실리사이드층으로 이루어진 콘트롤 게이트를 형성하는 단계와,상기 플로팅 게이트 양측부의 반도체 기판에 불순물 이온을 주입하여 소오스 및 드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 언도프 폴리실리콘층은 500 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 이온은 비소(As) 및 인(P)중 어느 하나인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 또는 제 3 항에 있어서,상기 이온은 5 내지 40KeV의 에너지 및 1E10 내지 1E13ions/㎤의 량으로 주입되며, 0 내지 45도의 각도로 주입되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 도핑된 폴리실리콘층의 표면은 HNO3및 HF 혼합용액으로 제거되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 반사 방지막은 질화막인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 필드 산화막이 형성된 반도체 기판상에 터널 산화막, 도프트 폴리실리콘층 및 언도프 폴리실리콘층을 순차적으로 형성하는 단계와,상기 언도프 폴리실리콘층, 도프 폴리실리콘층 및 터널 산화막을 순차적으로 패터닝하여 플로팅 게이트를 형성하는 단계와,표면에 성장된 자연산화막을 제거한 후 선택적 메타스테이블 폴리실리콘 형성 공정을 진행하여 상기 언도프 폴리실리콘층의 표면이 요철 구조가 되도록 한 다음 상기 언도프 폴리실리콘층이 전도성을 갖도록 열처리하는 단계와,전체 상부면에 유전체막을 형성한 후 상기 유전체막상에 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 순차적으로 형성하는 단계와,상기 반사 방지막, 텅스텐 실리사이드층 및 폴리실리콘층을 순차적으로 패터닝하여 상기 유전체막상에 폴리실리콘층과 텅스텐 실리사이드층으로 이루어진 콘트롤 게이트를 형성하는 단계와,상기 플로팅 게이트 양측부의 반도체 기판에 불순물 이온을 주입하여 접합영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 터널 산화막을 형성하기 전에 HF 및 SC-1 용액을 이용하여 상기 반도체 기판의 표면을 세정하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 터널 산화막은 750 내지 800℃의 온도에서 습식 산화 공정을 실시하는 단계와,900 내지 910℃의 온도 및 질소(N2) 가스 분위기에서 20 내지 30분간 열처리하는 단계에 의해 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 터널 산화막은 65 내지 100Å의 두께로 형성된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 도프트 폴리실리콘층은 510 내지 555℃의 온도 및 0.1 내지 1.0Torr의 압력 조건에서 실리콘 소오스 가스 및 PH3가스를 이용한 저압화학기상증착 방식으로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 언도프 비정질 실리콘층은 510 내지 555℃의 온도 및 0.1 내지 1.0Torr의 압력 조건에서 실리콘 소오스 가스를 이용한 저압화학기상증착 방식으로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 도프트 폴리실리콘층과 언도프트 폴리실리콘층은 인-시투 방식으로 형성되며, 증착 비율은 3 내지 5 : 1인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 자연 산화막은 피란하 및 HF 용액으로 제거되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 선택적 메타스테이블 폴리실리콘 형성 공정은 550 내지 560℃ 온도의 장비 내부로 상기 반도체 기판을 로딩하여 가열시키는 단계와,실리콘 소오스 가스를 30 내지 70sccm의 량으로 플로우시키며 상기 언도프 폴리실리콘층의 표면에 실리콘 시드가 형성되거나 상기 언도프 폴리실리콘층에 존재하는 실리콘 그레인이 성장되도록 하는 단계와,실리콘 원자의 이동에 의해 표면이 요철 구조가 되도록 플라즈마 열처리하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 15 항에 있어서,상기 플라즈마 열처리는 10-7Torr 이하의 압력, 620 내지 670℃의 온도 및 PH3분위기에서 실시되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 유전체막을 형성하기 전에 자연 산화막과 파티클을 제거하기 위하여 HF 및 SC-1 용액을 이용하여 세정하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 유전체막은 하부 산화막, 질화막 및 상부 산화막을 순차적으로 형성하는 단계와,막간의 계면 특성이 강화되도록 750 내지 790℃의 온도에서 증기 열처리하는 단계에 의해 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 18 항에 있어서,상기 하부 및 상부 산화막은 0.5Torr 이하의 압력 및 810 내지 850℃의 온도 조건에서 DCS 및 N2O를 소오스 가스로 이용한 저압화학기상증착 방식으로 증착된 열산화막인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 18 항에 있어서,상기 질화막은 NH3및 DCS를 소오스 가스로 이용한 저압화학기상증착 방식으로 증착된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 폴리실리콘층은 도프트 폴리실리콘막과 언도프트 폴리실리콘막으로 이루어지며, 전체 두께는 500 내지 1000Å인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 7 또는 제 21 항에 있어서,상기 폴리실리콘층은 530 내지 550℃의 온도 및 1Torr 이하의 압력 조건에서 실리콘 소오스 가스와 PH3가스를 이용한 저압화학기상증착 방식으로 도프트 폴리실리콘막을 형성하는 단계와,PH3가스의 공급이 중단된 상태에서 상기 도프트 폴리실리콘막상에 언도프 폴리실리콘막이 증착되도록 하는 단계에 의해 형성된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 22 항에 있어서,상기 도프트 폴리실리콘막과 언도프트 폴리실리콘막의 증착 비율은 5 내지 7 : 1인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 텅스텐 실리사이드층은 300 내지 500℃의 온도에서 DCS와 WF6의 반응에 의해 증착되며, 화학양론적비는 2.0 내지 2.8로 조절되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100642900B1 (ko) * | 2002-12-30 | 2006-11-03 | 매그나칩 반도체 유한회사 | 플래시 메모리 소자의 제조 방법 |
| KR100972695B1 (ko) * | 2003-06-30 | 2010-07-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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2000
- 2000-06-30 KR KR1020000037003A patent/KR20020002717A/ko not_active Application Discontinuation
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| KR100972695B1 (ko) * | 2003-06-30 | 2010-07-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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