KR20050002312A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 본 발명의 사상은 반도체기판 표면에 문턱전압 조절을 위한 이온주입을 실시하는 단계, 상기 반도체기판 상에 사진식각공정을 수행하여 활성영역과 소자분리영역을 정의하는 트렌치를 형성하는 단계, 상기 문턱전압 조절을 위해 주입된 이온이 상기 소자분리영역으로 확산되는 것을 최대한 억제하면서 상기 트렌치 측벽에 측벽산화막을 형성하는 산화공정을 수행하는 단계, 상기 측벽산화막상에 상기 문턱전압 조절용 이온이 주입된 영역의 이온확산을 방지하기 위한 확산방지막인 라이너막을 형성하는 단계 및 상기 측벽산화막과 라이너막이 형성된 상기 트렌치 내부에 산화막을 매립하여 소자분리막을 형성하는 단계를 포함한다. 따라서, 트렌치에 측벽산화막을 형성하는 산화공정이 수행하는 온도를 낮추고, 상기 측벽산화막상부에 확산방지막으로써의 라이너막을 형성함으로써, 문턱전압 조절용 이온이 형성된 영역의 이온농도분포를 일정하게 하여 소자의 성능을 개선할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{Method of forming device's isolation layer in semiconductor device}
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것이다.
일반적인 반도체소자의 소자분리막 형성공정은 반도체 기판의 소정영역에 소자분리막 형성용 포토레지스트 패턴을 형성하고 이 패턴을 식각마스크로 식각공정을 수행하여 트렌치를 형성한다. 이때 상기 식각공정에 대해 발생한 식각손상을 보상하고, 트렌치 상부 또는 바닥모서리의 라운딩(rounding)처리 및 상기 트렌치 내부에 매립될 산화막의 접착력증대 및 스트레스완화를 가지기 위해, 상기 형성된 트렌치 측벽에 측벽산화막을 형성하는 산화공정을 수행한다.
이때 상기 반도체기판에는 상기 소자분리막 형성공정 이전에 이온주입공정을 통해 문턱전압 조절용 이온주입을 실시하는 데, 상기 산화공정으로 인해 상기 문턱전압 조절을 위한 이온주입시 이온들은 상기 측벽산화막으로 확산하는 현상이 발생한다.
따라서 상기 문턱전압조절을 위한 이온이 주입된 영역에서 측벽산화막으로 확산된 이온으로 인해, 문턱전압조절을 위한 이온이 주입된 영역은 불균일한 이온농도분포를 가지게 된다. 따라서 상기 불균일한 이온농도분포는 험프(hump)현상을 초래하게 하고, 이는 문턱전압이 낮아지는 역좁은 채널폭효과(inverse narrow width effect)를 발생시켜 소자의 성능을 저하시키는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 문턱전압 조절을 위한 이온이 주입된 영역의 이온농도분포를 일정하게 하여 소자의 성능을 향상시킬 수 있도록 하는 반도체소자의 소자분리막 제조방법을 제공함에 있다.
도 1 내지 도 5는 본 발명의 바람직한 일 실시예인 반도체소자의 소자분리막 형성방법을 설명하기 위한 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 게이트산화막
14: 폴리실리콘막 16: 패드질화막
18: 측벽산화막 20: 라이너막
22: 소자분리막
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체기판 표면에 문턱전압 조절을 위한 이온주입을 실시하는 단계, 상기 반도체기판 상에 사진식각공정을 수행하여 활성영역과 소자분리영역을 정의하는 트렌치를 형성하는 단계, 상기 문턱전압 조절을 위해 주입된 이온이 상기 소자분리영역으로 확산되는 것을 최대한 억제하면서 상기 트렌치 측벽에 측벽산화막을 형성하는 산화공정을 수행하는 단계, 상기 측벽산화막상에 상기 문턱전압 조절용 이온이 주입된 영역의 이온확산을 방지하기 위한 확산방지막인 라이너막을 형성하는 단계 및 상기 측벽산화막과 라이너막이 형성된 상기 트렌치 내부에 산화막을 매립하여 소자분리막을 형성하는 단계를 포함한다.
상기 측벽산화막은 상기 트렌치 형성시 트렌치 상부 또는 바닥모서리의 라운딩(rounding)처리를 하면서 동시에 상기 트렌치 내부에 매립될 산화막의 접착력을 증대시키기 위해 형성하고, 40~ 60Å 정도의 두께로 형성하는 것이 바람직하고, 상기 산화공정은 700~ 900℃ 정도의 온도에서 건식산화방식에 의해 형성하는 것이 바람직하다.
상기 산화막은 HDP(high density plasma)산화막으로 형성하는 것이 바람직하고, 상기 문턱전압 조절을 위해 주입되는 이온은 보론을 이용하는 것이 바람직하고, 상기 라이너막은 상기 트렌치 내부를 매립하는 산화막과 동일한 재질로 형성하고, 100Å 정도의 두께로 형성하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나,본 발명의 실시 예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 5는 본 발명의 바람직한 일실시예에 관한 반도체소자의 소자분리막 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 사진식각공정을 이용하여 PMOS 및 NMOS영역 각각에 웰을 형성하기 위한 웰 형성 이온주입공정과 문턱전압 조절용 이온주입공정을 각각 수행하여, 각 영역에 웰영역(미도시) 및 문턱전압 조절용 이온이 주입된 영역(미도시)을 각각 형성한다.
상기 반도체 기판(10)은 PMOS영역 즉, P형 트랜지스터가 형성되는 영역 및 NMOS영역 즉, N형 트랜지스터가 형성되는 영역으로 구분 정의되어 있다. 상기 도 1에는 NMOS영역에 형성된 문턱전압 조절용 이온이 주입된 영역(A)만이 도시되어 있다.
상기 PMOS영역의 웰영역 및 문턱전압 조절용 이온이 주입된 영역을 형성하기위한 이온주입 도펀트는 비소(As)나 인(P)을 이용하고, NMOS영역의 웰영역 및 문턱전압 조절용 이온이 주입된 영역을 형성하기 위한 이온주입 도펀트는 보론(B)을 이용한다.
도 2를 참조하면, 반도체 기판(10)상부 전면에 게이트 산화막(12), 폴리실리콘막(14) 및 패드 질화막(16)을 순차적으로 형성한다.
상기 게이트 산화막(12)은 750~ 850℃ 정도의 온도에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃ 정도의 온도범위에서 N2가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 50~ 70Å 정도의 두께로 형성할 수 있다. 상기 폴리실리콘막(14)은 500~ 550℃ 정도의 온도범위에서 0.1~ 3torr 정도의 압력, SiH4또는 Si2H6과 같은 Si 소스 가스와 PH3가스분위기에서 도프드 비정질실리콘(doped Poly Silcon)막을 250~ 500Å 정도의 두께로 형성할 수 있다. 또한, 패드 질화막(16)은 저압화학기상증착(LOW pressure chemical vapor deposition: 이하는 'LP- CVD'이라 칭함)법에 의해 900~ 2000Å 정도의 두께로 형성할 수 있다.
도 3을 참조하면, 상기 결과물 상부에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴(미도시)을 식각마스크로 식각공정을 수행하면 소자분리막의 영역을 정의하는 트렌치(T)를 형성한다.
상기 트렌치(T)를 형성함에 있어서 상기 반도체 기판(10)은 75 ~ 85°정도의 특정한 기울기를 갖도록 식각을 수행하고, 상기 2300Å 정도의 깊이로 형성되도록 한다.
도 4를 참조하면, 상기 트렌치(T) 측벽에 산화공정을 통해 측벽산화막(18)을 형성한다. 이 측벽산화막(18)은 상기 트렌치(T) 형성 식각시 측벽에 대해 발생한 식각손상을 보상하고, 트렌치(T) 상부 또는 바닥모서리의 라운딩(rounding)처리 및 상기 트렌치(T) 내부가 매립될 산화막의 접착력을 증대시키기 위해 형성한다. 이때, 상기 측벽산화막(18)은 700~ 900℃ 정도의 온도에서 건식산화방식에 의해 40~ 60Å 정도의 두께로 형성할 수 있다. 종래기술에서의 측벽산화막 형성을 위한 산화공정시 800~ 1150℃ 정도의 온도에서 수행하였는데, NMOS영역에 형성된 문턱전압 조절용 이온이 주입된 영역(A)의 보론이온이 상기 측벽산화막(18)으로 확산하여 문턱전압 조절용 이온이 주입된 영역(A)의 농도를 떨어지게 하였다. 따라서 본 발명에서는 700~ 900℃ 정도의 온도로 낮추어 상기 문턱전압 조절용 이온이 주입된 영역(A)의 보론이온이 측벽산화막(18)으로 확산하는 것을 다소 줄일 수 있게 한다.
이어서 트렌치(T)에 형성된 측벽산화막(18)상에 라이너막(20)을 형성한다. 상기 라이너막(20)은 이후 수행할 상기 트렌치(T)내부 매립공정시 사용하는 HDP(High Density plasma: 도 5의 20)산화막과 동일한 재질의 산화막으로 형성하고, 상기 HDP산화막(도 5의 20)이 형성되는 동일한 공정챔버 즉, 인 시튜(In- situ)로 수행하고, 100Å 정도의 두께로 형성할 수 있다. 이 라이너막(20)의 형성은 상기 문턱전압 조절용 이온이 주입된 영역(A)의 보론이온이 상기 산화공정시 측벽산화막(18)으로 확산하는 것을 방지하기 위해, 상기 HDP산화막과 동일한 막질을 한 번 더 증착하여 확산이 방지되는 속도를 다소 줄일 수 있도록 하는 확산방지막으로서의 역할을 수행하기 위해서이다.
또한, 상기 라이너막(20)은 엑스 시튜(Ex- situ)로 830℃ 정도의 온도에서 형성할 수도 있다.
도 5를 참조하면, 상기 확산방지막으로써의 라이너막(20)이 형성된 트렌치(T)내부에 갭필(Gap Fill)특성이 우수한 HDP산화막이 채워지도록 증착한 후 상기 폴리실리콘막(14)이 노출될 때까지 화학적 기계적 연마(chemical mechanical polishing: CMP)공정 등의 평탄화공정을 수행하여 소자분리막(22)을 형성한다. 상기 2300Å 정도의 깊이로 형성된 트렌치(T)에 형성되도록 5000 Å이하의 HDP산화막을 400~ 600℃ 정도의 온도에서 형성할 수 있다. 이어서 상기 패드질화막(16)을 식각공정을 통해 제거한다.
본 발명의 바람직한 일실시예에 따르면, 상기 트렌치에 측벽산화막을 형성하는 산화공정이 수행하는 온도를 낮추고, 상기 측벽산화막에 확산방지막으로써의 라이너막을 형성함으로써, 문턱전압 조절용 이온이 주입된 영역의 이온농도분포를 일정하게 하여 소자의 성능이 개선될 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 트렌치에 측벽산화막을 형성하는 산화공정이 수행하는 온도를 낮추고, 상기 측벽산화막에 확산방지막으로써의 라이너막을 형성함으로써, 문턱전압 조절용 이온이 주입된 영역의 이온농도분포를 일정하게 하여 소자의 성능이 개선될 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (6)

  1. 반도체기판 표면에 문턱전압 조절을 위한 이온주입을 실시하는 단계;
    상기 반도체기판 상에 사진식각공정을 수행하여 활성영역과 소자분리영역을 정의하는 트렌치를 형성하는 단계;
    상기 문턱전압 조절을 위해 주입된 이온이 상기 소자분리영역으로 확산되는 것을 최대한 억제하면서 상기 트렌치 측벽에 측벽산화막을 형성하는 산화공정을 수행하는 단계;
    상기 측벽산화막상에 상기 문턱전압 조절용 이온이 주입된 영역의 이온확산을 방지하기 위한 확산방지막인 라이너막을 형성하는 단계; 및
    상기 측벽산화막과 라이너막이 형성된 상기 트렌치 내부에 산화막을 매립하여 소자분리막을 형성하는 단계를 포함하는 반도체소자의 소자분리막 형성방법.
  2. 제1 항에 있어서, 상기 측벽산화막은
    상기 트렌치 형성시 트렌치 상부 또는 바닥모서리의 라운딩(rounding)처리를 하면서 동시에 상기 트렌치 내부에 매립될 산화막의 접착력을 증대시키기 위해 형성하고, 40~ 60Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 제1 항에 있어서, 상기 산화공정은
    700~ 900℃ 정도의 온도 범위내에서 건식산화방식에 의해 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  4. 제1 항에 있어서, 상기 산화막은
    HDP(high density plasma)산화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  5. 제1 항에 있어서, 상기 문턱전압 조절용 이온을 위해 주입되는 이온은
    보론을 이용하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  6. 제1 항에 있어서, 상기 라이너막은
    상기 트렌치 내부를 매립하는 산화막과 동일한 재질로 형성하고, 100Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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