KR101253740B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 SEG(Selective Epitaxy Growth)를 이용하여 ESD(Elevated Source/Drain)를 구현하는 반도체 소자의 제조를 위해 진행되는 코어 산화막(Core oxide)의 식각공정시 채널(channel) 영역의 기판에 댕글링 본드(dangling bond)가 형성되는 것을 억제하여 소자 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는, 기판 상에 코어 산화막을 증착하는 단계와, 상기 기판의 일부가 노출되도록 상기 코어 산화막을 식각하여 게이트 전극 홀을 형성하는 단계와, 상기 홀을 통해 노출된 상기 기판 상에 게이트 산화막을 형성하는 단계와, 노출된 상기 게이트 산화막 및 상기 코어 산화막에 수소이온이 결합된 본딩막을 형성하는 단계와, 상기 코어 산화막 상부가 노출되도록 상기 홀이 매립되는 게이트 전극용 물질을 형성하는 단계와, 상기 게이트 전극용 물질의 양측벽의 상기 본딩막이 잔류되도록 노출된 상기 코어 산화막을 선택적으로 일정 두께 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

ESD, 수소, 플라즈마, 본딩, 댕글링 본드.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}

도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 공정단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 반도체 기판 11 : 소자분리막

12 : 코어 산화막 13 : 포토레지스트 패턴

14, 21 : 식각공정 15 : 게이트 전극 홀

16 : 게이트 산화막 12a : 버퍼 산화막

17 : 수소이온을 이용한 플라즈마 또는 어닐공정

18 : 본딩막 19 : 폴리 실리콘

20 : 게이트 전극 22 : 정션

23 : LDD 질화막, LDD 스페이서 24 : 전면식각공정

26 : ESD

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 0.1㎛ 이하의 울트라 셀로우 정션(Ultra Shallow Junction)을 채용하면서 고속(high spped) 동작특성을 요구하는 로직 소자(logic device), 신뢰성 있는 전하 저장(charge storage) 특성을 요구하는 CIS(CMOS Image Sensor) 소자 또는 충전(refresh) 특성을 요구하는 피치 사이즈(pitch size) 0.07㎛급의 디램(DRAM) 메모리 소자의 게이트 형성방법에 관한 것이다.

최근 각종 전기적 소자의 소형화, 경량화, 박막화의 추세에 힘입어 반도체 소자의 크기 축소(scale down)도 점점 가속화 되고 있는데, 이러한 소자의 크기 감소는 게이트 유효 채널 길이(gate effect channel length)를 감소시켜 소오스와 드레인 정션(junction) 사이의 펀치 쓰루(punch through) 특성을 열화시키는 단채널효과(short channel effect)가 발생되는 문제점을 갖고 있다.

이를 해결하기 위하여 종래에는 소오스 및 드레인을 LDD(Lightly Doped Drain) 구조로 형성하여 전술한 단채널효과를 억제하는 얕은 정션을 갖는 소오스/드레인 구조(shallow junction source/drain)가 개발되었는데, 이러한 LDD 구조는 게이트 선폭이 0.35㎛ 이상의 반도체 소자까지는 단채널 효과의 발생을 억제하는 것이 가능하지만, 그 이하의 반도체 소자에는 적용할 수 없는 문제점이 있다.

따라서, 이러한 LDD 구조의 한계를 극복하기 위하여 초저정션을 구현하기 위한 소오스/드레인의 형성방법으로, 선택적인 에피택시 성장법(SEG : Selective Epitaxy Growth)을 이용하여 엘리베이티드된 소오스/드레인 정션(ESD : elevated source/drain)을 형성하는 방법이 각광받게 되었다. 따라서, 최근에는 고농도로 도핑된(highly doped) SEG를 이용하여 ESD를 구현하는 0.13/0.09㎛급 고속(high speed) 소자가 개발되었다.

이와 같이 고도핑된 SEG를 이용하여 ESD를 구현하는 0.13/0.90㎛급 고속 소자는 코어 산화막(core oxide)을 적용하여 게이트를 형성해야 한다. 이처럼, ESD로 구현하는 0.13/0.90㎛급 소자의 게이트를 형성하기 위해서는 반도체(실리콘) 기판 상에 코어 산화막을 증착한 후 건식식각공정을 실시하여 기판의 일부분이 노출되도록 코어 산화막을 식각한다. 그리고, 노출된 기판 상에 게이트 산화막을 형성하고 게이트 폴리 실리콘을 증착하여 게이트 전극을 형성한다. 결국, 채널(channel)이 형성되는 게이트 산화막 하부의 기판, 즉 채널영역의 기판이 큐어링(curing)되지 않은 상태에서 게이트를 형성해야 한다.

그러나, 상술한 건식식각공정시 큐어링 되지 않은 채널 영역의 기판이 데미지(damage)를 입을 수 있다. 그리고, 이러한 데미지로 인해 채널 영역의 기판 표면에 불안정한 댕글링 본드(dangling bond)가 많이 분포하게 된다. 이와 같이 큐어링 되지 않은 상태의 기판에 형성된 댕글링 본드는 후속공정시 소자의 특성을 매우 열화시킨다. 특히, 기판의 표면 상태가 극히 중요한 CIS(CMOS Image Sensor) 소자의 경우에는 암신호(dark signal) 특성열화에 기인하여 광특성 불량이 유발될 수 있으며, 디램(DRAM) 메모리 소자의 경우에는 충전(refresh) 특성이 심하게 열화될 수 있다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, SEG를 이용하여 ESD를 구현하는 반도체 소자의 제조를 위해 진행되는 코어 산화막의 식각공정시 채널 영역의 기판에 댕글링 본드(dangling bond)가 형성되는 것을 억제하여 소자 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 코어 산화막을 증착하는 단계와, 상기 기판의 일부가 노출되도록 상기 코어 산화막을 식각하여 게이트 전극 홀을 형성하는 단계와, 상기 홀을 통해 노출된 상기 기판 상에 게이트 산화막을 형성하는 단계와, 노출된 상기 게이트 산화막 및 상기 코어 산화막에 수소이온이 결합된 본딩막을 형성하는 단계와, 상기 코어 산화막 상부가 노출되도록 상기 홀이 매립되는 게이트 전극용 물질을 형성하는 단계와, 상기 게이트 전극용 물질의 양측벽의 상기 본딩막이 잔류되도록 노출된 상기 코어 산화막을 선택적으로 일정 두께 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 상기와 같은 게이트 전극을 형성한 후, 상기 게이트 전극을 포함한 전체 구조 상부 에 이온주입을 실시하여 상기 기판 내에 정션을 형성하는 단계와, 상기 정션이 형성된 전체 구조 상부에 질화막을 증착한 후 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하고, 상기 스페이서 하부를 제외한 나머지 영역에 잔류하는 상기 코어 산화막을 제거하는 단계와, 전체 구조 상부에 고도핑된SEG 공정을 실시하여 ESD를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

실시예

도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 1 내지 도 7에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다.

먼저, 도 1에 도시된 바와 같이, 반도체 기판(10)에 셀로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation)공정을 실시하여 STI 구조의 소자분리막(11)을 형성한다. 이로써, 반도체 기판(10)이 액티브 영역(active region)과 필드 영역(field region)으로 정의된다.

이어서, 소자분리막(11)이 형성된 기판(10) 상에 코어 산화막(Core Oxide, 12)을 증착한다. 이때, 코어 산화막(12)은 PE-TEOS(Plasma Enhanced Tetra Ethyle Otrho Silicate), LP-TEOS(Low Pressure TEOS), O₃-USG(Undoped Silicate Glass) 및 HDP(High Density Plasma) 산화막 중 어느 하나를 3000 내지 5000Å의 두께로 증착한다.

이어서, 코어 산화막(12) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(13)을 형성한다.

이어서, 포토레지스트 패턴(13)을 마스크(mask)로 이용한 식각공정(14)을 실시하여 후속 공정을 통해 게이트 전극(20, 도 3 참조)이 형성될 부분의 기판(10)이 노출되도록 게이트 전극 홀(15)을 형성한다.

이어서, 도 2에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(13, 도 1 참조)을 제거한다.

이어서, 게이트 산화공정(oxidation)을 실시하여 게이트 전극 홀(15) 내부의 노출된 기판(10) 상에 게이트 산화막(16)을 형성한다.

이어서, 수소 이온을 이용한 플라즈마(plasma) 공정 또는 어닐(anneal) 공정(17)을 실시하여 노출된 코어 산화막(12) 및 게이트 산화막(16)에 본딩막(18, bonding layer)을 형성한다. 이로써, 게이트 산화막(16) 하부의 기판(10), 즉 채널 영역의 기판(10)에 댕글링 본드가 형성되는 것을 억제할 수 있다.

여기서, 수소는 D₂ 또는 H₂이고, 이를 이용하여 형성되는 본딩막(18)은 수소와 산소가 결합된 D-O 또는 H-O 형태이며 10 내지 50Å의 두께로 형성된다.

이하에서는, 수소 이온을 이용한 플라즈마 공정 또는 어닐 공정(17)의 공정 조건에 대해 구체적으로 설명하기로 한다. 먼저, 플라즈마 공정은 DPS(Decoupled Plasma Source) 또는 TCP(Transformer Coupled Plasma) 방식을 이용하고, 200 내지 600℃의 온도에서 D₂ 또는 H₂가스를 10 내지 1000sccm 만큼 주입하여 실시한다. 또한, 어닐 공정은 퍼니스(furnace) 또는 RTP(Rapid Thermal Processing) 방식을 이용하고, 300 내지 1000℃의 온도에서 D₂ 또는 H₂가스를 10 내지 1000sccm 만큼 주입하여 실시한다.

이어서, 도 3에 도시된 바와 같이, 본딩막(18)이 형성된 전체 구조 상에 게이트 전극 홀(15, 도 1 참조)이 매립되도록, 게이트 전극용 물질인 폴리 실리콘(19)을 증착한다.

이어서, 전면식각(etch-back) 공정을 실시하여 코어 산화막(12) 상부로 노출된 폴리 실리콘(19) 및 본딩막(18)을 제거하여 게이트 전극(20)을 형성한다. 이로써, 게이트 전극(20) 측벽의 본딩막(18)은 남아있게 된다.

이어서, 도 4에 도시된 바와 같이, 습식식각공정을 실시하여 게이트 전극(20) 사이에 잔류하는 코어 산화막(12, 도 3 참조)을 일정 두께만큼 식각함으로써, 버퍼 산화막(12a)이 형성된다. 이때, 코어 산화막(12)은 게이트 전극(20) 측벽에 존재하는 본딩막(18)과의 식각 선택비에 의해 선택적으로 식각할 수 있다.

여기서, 습식식각공정은 1:99 내지 1:500의 비율을 갖는 HF 용액 또는 BOE 용액을 이용하고, 타겟(target)을 버퍼 산화막(12a)이 50 내지 500Å의 두께로 형 성되도록 한다. 이러한, 버퍼 산화막(12a)은 자기정렬(self-aligned)되어 후속으로 진행되는 이온주입공정시 기판(10)의 데미지를 최소화 할 수 있도록 한다. 즉, 습식식각공정의 시간을 조절하여 기판(10)의 데미지를 최소화 할 수 있다.

이어서, 익스텐션(extention) 이온주입공정(21)을 실시하여 기판(10)에 N 또는 P 타입(type)의 정션(22)을 형성한다. 예컨대, 3 내지 50KeV의 에너지로 As, P, B 및 BF₂ 중 어느 하나의 도펀트(dophant)를 1E14 내지 1E15(atoms/㎠)의 도즈량만큼 주입하여 600 내지 1200Å의 깊이를 갖는 정션(22)을 형성한다. 여기서, 정션(22)은 통상적으로 LDD(Lightly Doped Drain) 정션이라 불리는 정션을 지칭한다. 즉, LDD 스페이서(25, 도 5 참조) 하부에 형성되고 채널영역과 접촉되는 정션을 의미한다.

이어서, 버퍼 산화막(12a) 및 게이트 전극(20)을 포함한 전체 구조 상부의 단차를 따라 LDD 질화막(23)을 증착한다. 예컨대, LDD 질화막(23)은 400 내지 800℃의 온도에서 SiH₄+NH₃, Si₂H₄+NH₃ 및 DCS(DiChloroSilane(SiH₂Cl₂))+NH₃ 중 어느 하나의 혼합가스를 사용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 또는 PE-CVD(Plasma Enhanced CVD)방식을 통해 300 내지 1000Å의 두께로 증착한다. 여기서, 버퍼 산화막(12a)은 LDD 질화막(23) 증착시 LDD 질화막(23)과 게이트 전극(20) 간의 열팽창 계수에 의해 발생하는 스트레스(stress)를 완화시키는 역할을 한다.

이어서, 건식식각공정(24)을 실시하여 LDD 질화막(23)을 식각함으로써 LDD 스페이서(23)를 형성한다. 그리고, LDD 스페이서(23) 하부의 버퍼 산화막(12a)을 제외한 나머지 영역의 버퍼 산화막(12a)을 식각하여 액티브 영역의 기판(10)을 노출시킨다.

이어서, 도 6에 도시된 바와 같이, 습식식각공정을 실시하여 LDD 스페이서(23) 하부의 버퍼 산화막(12a)을 측면 방향(화살표 방향)으로 식각함으로써, 정션(22)이 확장된다. 따라서, 소오스/드레인의 가장 자리 부분과 경계면의 측면 필드 집중을 방지할 수 있다.

이어서, 도 7에 도시된 바와 같이, 확장된 정션(22) 상부에 고도핑된 SEG 공정을 적용하여 ESD(26)를 형성한다. 즉, 노출된 정션(22)과 게이트 전극(20) 상부에 도핑된 실리콘층이 성장하고, 이로써, 정션(22)의 기판(10) 상부에 도핑된 실리콘층으로 이루어진 ESD(26)가 형성된다. 여기서, 고도핑된 SEG 공정이란 노출된 기판(10)에 SEG공정(노출된 기판에 실리콘층을 성장)을 수행할 때 도핑 가스(doping gas)를 첨가하여 가스 단계(gas phase)에서 도핑된 실리콘층이 성장되는 것을 지칭한다. 예컨대, 실리콘 소스 가스로 SiH4, Si2H4 및 DCS 중 적어도 어느 하나를 사용하고, 도핑 가스로 PH₃, AsH₃(N⁺) 및 B₂H₆(P⁺) 중 어느 하나를 사용하여 500 내지 1000℃의 온도와 1 내지 1000mtorr의 압력하에서 1E14 내지 1E20의 도핑농도를 갖는 ESD(26)를 100 내지 1500Å의 두께로 성장시킨다.

이와 같이, 본 발명의 ESD(26)는 공정이 안정화된 고도핑 SEG 공정을 적용하여 형성함으로써, 소오스/드레인 이온주입 공정을 수행하지 않고 소오스/드레인이 형성되고 후속으로 진행되는 열처리 공정이 필요 없게 된다. 이로써, 이온주입시 발생하는 액티브 영역의 데미지를 방지할 수 있고, 열공정에 의한 반도체 소자의 열화와 열에 의한 정션의 확대로 인해 0.1㎛ 이하에서는 울트라 셀로우 정션 형성이 어렵다는 문제점을 해결할 수 있다. 상술한 기술에 의해 형성되는 반도체 소자의 정션은 이온주입에 의한 정션과 고도핑된 SEG에 의해 형성된 ESD로써 이루어진다. 따라서, ESD의 두께를 조절함으로써 전체적인 정션의 깊이 조절이 가능하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, SEG를 이용하여 ESD(elevated source/drain)를 구현하는 반도체 소자의 게이트 산화막 상부와 게이트 전극의 양측벽에 본딩막(D-O 또는 H-O)을 형성하여 채널 영역의 기판에 형성되는 댕글링 본드를 제거할 수 있다. 따라서, 반도체 소자의 핫 캐리어 특성을 개선시킬 수 있고, 이는 소자의 신뢰성을 증가시킬 수 있다.

또한, 고도핑된 SEG 공정을 적용하여 ESD를 형성하여 소오스/드레인 형성을위한 고농도의 이온주입과 열처리 공정을 수행하지 않음으로써, 이온주입에 의한 데미지와 열공정에 의한 소오스/드레인의 확대를 방지할 수 있다.

또한, SEG 공정시 ESD의 두께를 조절함으로써, 정션의 깊이를 조절하여 충분한 공정 마진을 확보할 수 있다.

또한, 버퍼 산화막을 형성하여 익스텐션 이온주입시 기판의 데미지를 줄임으로써, 정션의 누설전류를 방지할 수 있다.

또한, 게이트 전극 상부에도 ESD가 형성됨에 따라 ESD 형성시 게이트 전극에도 동시에 이온주입한 효과를 가질 수 있다.

Claims (12)

1. 기판 상에 코어 산화막을 증착하는 단계;

   상기 기판의 일부가 노출되도록 상기 코어 산화막의 기설정된 영역을 식각하여 게이트 전극 홀을 형성하는 단계;

   게이트 산화공정을 실시하여 상기 게이트 전극 홀 내부의 노출된 상기 기판 상에 게이트 산화막을 형성하는 단계;

   노출된 상기 게이트 산화막 및 상기 코어 산화막에 수소이온이 결합된 본딩막을 형성하는 단계;

   상기 게이트 전극 홀을 게이트 전극용 물질로 매립하는 단계;

   상기 코어 산화막 상에 형성된 상기 본딩막 및 상기 게이트 전극 홀 상의 상기 게이트 전극용 물질 일부를 제거하는 전면식각 공정을 수행하여 상기 코어 산화막을 노출시키는 단계; 및

   상기 게이트 전극용 물질의 양측벽의 상기 본딩막이 잔류되도록 노출된 상기 코어 산화막을 선택적으로 기설정된 두께만큼 식각하여 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 본딩막은 수소기체를 이용한 플라즈마 공정 또는 어닐 공정을 실시하여 형성하는 반도체 소자의 제조방법.
3. 삭제
4. 제 1 항 또는 제 2 항에 있어서,

   상기 본딩막은 H-0 또는 D-O로 형성되는 반도체 소자의 제조방법.
5. 제 1 항 또는 제 2 항에 있어서,

   상기 본딩막은 10 내지 50Å의 두께로 형성하는 반도체 소자의 제조방법.
6. 제 2 항에 있어서,

   상기 플라즈마 공정은 DPS 또는 TCP 방식으로 실시하는 반도체 소자의 제조방법.
7. 제 2 항에 있어서,

   상기 플라즈마 공정은 200 내지 600℃의 온도에서 상기 수소기체를 10 내지 1000sccm 주입하여 실시하는 반도체 소자의 제조방법.
8. 제 2 항에 있어서,

   상기 어닐 공정은 퍼니스 또는 RTP로 실시하는 반도체 소자의 제조방법.
9. 제 2 항에 있어서,

   상기 어닐 공정은 300 내지 1000℃의 온도에서 상기 수소기체를 10 내지 1000sccm 주입하여 실시하는 반도체 소자의 제조방법.
10. 제 1 항 또는 제 2 항에 있어서, 상기 게이트 전극을 형성한 후,

    상기 게이트 전극을 포함한 전체 구조 상부에 이온주입을 실시하여 상기 기판 내에 정션을 형성하는 단계;

    상기 정션이 형성된 전체 구조 상부에 질화막을 증착한 후 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하고, 상기 스페이서 하부를 제외한 나머지 영역에 잔류하는 상기 코어 산화막을 제거하는 단계; 및

    전체 구조 상부에 SEG 공정을 실시하여 ESD를 형성하는 단계

    를 더 포함하는 반도체 소자의 제조방법.
11. 제 10 항에 있어서,

    상기 SEG 공정은 실리콘 소스 가스로 SiH₄, Si₂H₄ 및 DCS 중 어느 하나를 이용하고, 도핑 가스로 PH₃, AsH₃(N+) 및 B₂H₆(P+) 중 어느 하나를 이용하는 반도체 소자의 제조방법.
12. 제 10 항에 있어서,

    상기 스페이서 하부를 제외한 나머지 영역에 잔류하는 상기 코어 산화막을 제거하는 단계 후, 정션의 확장을 위해 습식식각공정을 실시하여 측면방향으로 상기 코어 산화막을 일부분 제거하는 단계를 더 포함하는 반도체 소자의 제조방법.

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