KR100951740B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100951740B1 KR100951740B1 KR1020070134859A KR20070134859A KR100951740B1 KR 100951740 B1 KR100951740 B1 KR 100951740B1 KR 1020070134859 A KR1020070134859 A KR 1020070134859A KR 20070134859 A KR20070134859 A KR 20070134859A KR 100951740 B1 KR100951740 B1 KR 100951740B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- pattern
- polysilicon
- silicon substrate
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 54
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 53
- 239000010703 silicon Substances 0.000 claims abstract description 53
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 47
- 229920005591 polysilicon Polymers 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 52
- 230000015572 biosynthetic process Effects 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
실시예는 반도체 소자 및 그 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자의 제조 방법은, 실리콘기판 상에 제 1 산화막을 형성하는 단계, 상기 제 1 산화막 상에 폴리실리콘막을 증착하는 단계, 상기 폴리실리콘막 및 상기 제 1 산화막을 패터닝하여 상기 실리콘 기판의 일부를 노출시키도록 폴리실리콘막 패턴 및 제 1 산화막 패턴을 형성하는 단계, 상기 실리콘 기판 전면에 제 2 산화막을 형성하는 단계, 상기 제 2 산화막을 패터닝하여 상기 실리콘 기판의 일부를 노출시키는 단계, 상기 노출된 실리콘 기판 상에 실리콘을 성장시켜 실리콘에피층을 형성하는 단계 및 상기 폴리실리콘막 패턴 상에 형성된 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다. 실시예는 반도체 소자에서 반도체 기판에 트렌치형 게이트 구조의 트랜지스터를 형성하는 공정을 단순화시킬 수 있다.
트렌치형 게이트 구조
Description
실시예는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 트렌치 MOSFET(metal-oxide-semiconductor field-effect transistor)는, 채널이 수직으로 형성되고 게이트가 소스와 드레인으로부터 연장되어 소스와 드레인 사이에 트렌치(trench:도랑) 형태로 형성되는 트랜지스터이다.
상술한 트렌치는, 반도체 기판에 파인 홈에 산화물층과 같은 얇은 절연층으로 윤곽이 형성된다. 상기 트렌치에 다결정 실리콘(poly silicone)과 같은 도전체가 채워져 트렌치 게이트 구조를 형성한다.
상기 트렌치의 양측을 따라 고농도의 이온을 주입하여 소스 영역 및 드레인 영역이 형성된다.
현재는 상기 트렌치에 다결정 실리콘을 매립하며 상기 반도체 기판 전면에 다결정 실리콘막을 증착하는데, 일반적으로 트렌치 깊이는 1.5~2.0㎛ 가 되며 상기 다결정 실리콘막의 두께는 약 1.2㎛로 실시한다.
이후, 상기 반도체 기판 상에 형성된 다결정 실리콘막을 제거하기 위하여 폴 리 에치백(poly etch back) 공정을 실시하는데, 상기 폴리 에치백 공정에서 사용하는 SF6, HBr을 사용하고 있으나, 이 과정에서 생성된 부산물, 파티클에 의하여 불량이 발생하거나 트렌치 내에 형성된 다결정 실리콘막에 손상이 발생되어 소자 특성을 저하시키는 문제점이 있다.
실시예는 공정을 단순화시킨 반도체 소자 및 그 제조 방법을 제공한다.
실시예에 따른 반도체 소자는, 실리콘 기판 상에 형성된 제 1 산화막 패턴 및 폴리실리콘막 패턴, 상기 제 1 산화막 패턴 및 상기 폴리실리콘막 패턴의 양측에서 상기 실리콘 기판 상에 형성된 실리콘에피층, 상기 폴리실리콘막 패턴과 상기 실리콘에피층 사이에 형성된 제 2 산화막 패턴 및 상기 폴리실리콘막 패턴 양측의 상기 실리콘에피층에 형성된 소스 및 드레인 영역을 포함하는 것을 특징으로 한다.
실시예에 따른 반도체 소자의 제조 방법은, 실리콘기판 상에 제 1 산화막을 형성하는 단계, 상기 제 1 산화막 상에 폴리실리콘막을 증착하는 단계, 상기 폴리실리콘막 및 상기 제 1 산화막을 패터닝하여 상기 실리콘 기판의 일부를 노출시키도록 폴리실리콘막 패턴 및 제 1 산화막 패턴을 형성하는 단계, 상기 실리콘 기판 전면에 제 2 산화막을 형성하는 단계, 상기 제 2 산화막을 패터닝하여 상기 실리콘 기판의 일부를 노출시키는 단계, 상기 노출된 실리콘 기판 상에 실리콘을 성장시켜 실리콘에피층을 형성하는 단계 및 상기 폴리실리콘막 패턴 상에 형성된 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
실시예는 반도체 소자에서 반도체 기판에 트렌치형 게이트 구조의 트랜지스터를 형성하는 공정을 단순화시켜 수율을 향상시키는 효과가 있다.
실시예는 반도체 소자에서 게이트 전극의 손상을 방지하여 소자 특성 저하를 방지하는 효과가 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자 및 그 제조 방법에 대해 상세히 설명하도록 한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 추가, 부가, 삭제, 변경등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 권리범위에 속한다고 할 것이다.
첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자 및 그 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1 내지 도 7은 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.
도 1에 도시한 바와 같이, 서브 기판으로서 실리콘(Si) 기판(100) 상에 제 1 산화막(110)을 형성한다.
상기 제 1 산화막(110)은 열산화(thermal oxidation)법 또는 CVD(chemical vapor deposition)법을 사용하여 형성할 수 있다.
예를 들어, 상기 제 1 산화막(110)을 열산화법으로 형성할 경우 산소 분위기, 900~1000℃ 온도에서 형성할 수 있다.
상기 제 1 산화막(110)은 200~300Å의 두께로 형성할 수 있다.
도 2에 도시한 바와 같이, 상기 제 1 산화막(110) 상에 도핑된 폴리실리콘막(doped polysilicon layer)(120)을 형성한다.
상기 도핑된 폴리실리콘막(120)은 1.0 ~ 1.5㎛의 두께로 증착할 수 있으며, SiH4, PH3 를 이용하여 500~600℃ 온도에서 CVD법을 이용하여 증착할 수 있다.
상기 도핑된 폴리실리콘막(120) 상에 포토레지스트막을 형성한 후, 상기 포토레지스트막을 노광 및 현상하여 모트(moat) 형성 영역의 포토레지스트를 제거한 제 1 포토레지스트 패턴(151)을 형성한다.
도 3에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴을 마스크로 상기 폴리실리콘막(120) 및 상기 제 1 산화막(110)을 식각하여 상기 실리콘 기판(100)의 일부를 노출시킨다.
상기 폴리실리콘막(120)은 반응 이온 식각(RIE)과 같은 건식 식각 공정을 이용하여 형성될 수 있다. 이와 같은 건식 식각 공정은 주로 이온에 에너지를 주어 이온 가속시켜 물리적 또는 인위적으로 충돌시켜 폴리실리콘막(120)의 실리콘 원자를 제거하게 된다.
상기 노출된 실리콘 기판(100)은 모트 형성 영역에 대응한다.
도 4에 도시한 바와 같이, 상기 식각 공정에 의해 형성된 제 1 산화막 패턴(110a) 및 폴리실리콘막 패턴(120a) 상에 제 2 산화막(130)을 형성한다.
상기 제 2 산화막(130)은 HTO(high temperature oxidation) 또는 CVD(chemical vapor deposition) 방법을 이용하여 형성할 수 있다.
상기 제 1 산화막(110) 및 상기 제 2 산화막(130)은 동일한 물질로 이루어질 수 있으며, 동일한 방법으로 형성될 수도 있다.
예를 들어, 상기 CVD 방법을 사용하여 상기 제 2 산화막(130)을 형성할 경 우, TEOS(tetra-ethyl-ortho-silicate는)를 650~800℃ 온도, 0.3~0.5 torr 압력의 조건에서 증착할 수 있다.
상기 제 2 산화막(130)은 상기 폴리실리콘막 패턴(120a)의 상면 및 측면, 상기 제 1 산화막 패턴(110a)의 측면 및 노출된 실리콘 기판(100)의 상면을 따라 형성된다.
이후, 도 5에 도시한 바와 같이, 상기 실리콘 기판(100) 상면을 덮은 상기 제 2 산화막(130)을 선택적으로 제거하는 공정을 수행한다.
상기 제 2 산화막이 형성된 상기 실리콘 기판 상에 포토레지스트막을 노광한 후 현상하여 상기 모트 형성 영역을 제외한 영역, 즉 상기 폴리실리콘막 패턴 상부의 상기 제 2 산화막 상에 포토레지스트 패턴을 형성한다. 그리고, 상기 포토레지스트 패턴을 마스크로 상기 제 2 산화막을 식각하여 상기 폴리실리콘막 패턴 사이의 상기 실리콘 기판의 일부를 노출시킨다.
상기 제 2 산화막 패턴(130a)은 상기 폴리실리콘막 패턴(120a)의 상면 및 측면과 상기 제 1 산화막 패턴(120a)의 측면을 감싸며 형성되며 상기 실리콘 기판(100) 상면 일부가 다시 노출된다.
도 6에 도시한 바와 같이, 상기 제 2 산화막 패턴(130a) 및 노출된 실리콘 기판(100) 상에 실리콘을 성장시켜 상기 노출된 실리콘 기판(100) 상에 실리콘에피층(140)을 형성한다.
상기 실리콘에피층(140)은 상기 제 2 산화막 패턴(130a) 상에는 형성되지 않으며 상기 노출된 실리콘 기판(100)에서 성장한다.
상기 실리콘에피층(140)의 두께는 1.0~1.6㎛의 두께로 형성할 수 있다.
상기 실리콘에피층(140)의 상면은 상기 폴리실리콘막 패턴(120a)의 상면 높이와 같거나 그보다 높게 형성할 수 있다.
이후, 도 7에 도시한 바와 같이, 상기 폴리실리콘막 패턴(120a) 상면에 형성된 제 2산화막 패턴(130a)을 제거하여 상기 폴리실리콘막 패턴(120a)을 드러낸다.
상기 제 2 산화막 패턴(130a)은 화학적기계적연마 공정을 이용하여 제거할 수도 있고, 습식 식각을 이용하여 제거할 수도 있다.
이로써, 상기 실리콘 기판(100) 상에 제 1 산화막 패턴(110a) 및 폴리실리콘막 패턴(120a)이 순차적으로 형성되고, 상기 폴리실리콘막 패턴(120a)들 사이에 실리콘에피층(140)이 형성되며, 상기 폴리실리콘막 패턴(120a)과 상기 실리콘에피층(140) 사이에 제 2 산화막 패턴(130b)이 형성되어 있다.
상기와 같이 형성된 실리콘 기판 상의 상기 폴리실리콘막 패턴(120a)은 MOSFET(metal-oxide-semiconductor field-effect transistor)에서, 트렌치형 게이트를 형성한다.
또한, 상기 폴리실리콘막 패턴(120a)과 상기 실리콘 기판(100) 사이에 개재된 제 1 산화막 패턴(110a), 그리고 상기 폴리실리콘막 패턴120a)과 상기 실리콘에피층(140) 사이에 개재된 제 2 산화막 패턴(130b)은 게이트 절연막의 역할을 한다.
또한, 상기 모트 형성 영역에 형성된 상기 실리콘에피층(140)은 고농도의 이온이 주입되어 상기 트렌치형 게이트의 양측에서 소스 영역 및 드레인 영역을 각각 형성할 수 있다.
한편, 상기 폴리실리콘막 패턴(120a)을 포함하는 상기 모트 형성 영역은 상기 실리콘에피층(140)에 형성된 소자 분리막 패턴에 의하여 정의될 수 있다.
상기 소자 분리막 패턴은 상기 실리콘에피층(140)에 상기 모트 형성 영역 둘레를 따라 형성된 트렌치 및 상기 트렌치에 매립된 산화막으로 이루어진다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 7은 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.
Claims (10)
- 삭제
- 삭제
- 삭제
- 삭제
- 실리콘기판 상에 제 1 산화막을 형성하는 단계;상기 제 1 산화막 상에 폴리실리콘막을 증착하는 단계;상기 폴리실리콘막 및 상기 제 1 산화막을 패터닝하여 상기 실리콘 기판의 일부를 노출시키도록 폴리실리콘막 패턴 및 제 1 산화막 패턴을 형성하는 단계;상기 실리콘 기판 전면에 상기 제1산화막과 동일한 두께를 갖는 제 2 산화막을 형성하는 단계;상기 제 2 산화막을 패터닝하여 상기 실리콘 기판의 일부를 노출시키는 단계;상기 노출된 실리콘 기판 상에 실리콘을 성장시켜 실리콘에피층을 형성하는 단계;상기 폴리실리콘막 패턴 상에 형성된 제 2 산화막을 제거하는 단계; 및상기 폴리실리콘막 패턴 양측의 상기 실리콘에피층에 이온을 주입하여 소스 영역 및 드레인 영역을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 제 2 산화막을 패터닝하여 상기 실리콘 기판의 일부를 노출시키는 단계에 있어서,상기 폴리실리콘막 패턴 위치의 상기 제 2 산화막 상에 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 마스크로 상기 제 2 산화막을 식각하는 것을 특징 으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 제 2 산화막을 패터닝하여 상기 실리콘 기판의 일부를 노출시키는 단계 이후에, 상기 제 2 산화막이 상기 폴리실리콘막 패턴의 상면 및 측면을 감싸는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 폴리실리콘막 패턴 상에 형성된 제 2 산화막을 제거하는 단계에 있어서 화학적기계적 연마 방법 및 습식 식각 방법 중 적어도 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 제 1 산화막 및 상기 제 2 산화막은 열산화법 및 CVD(chemical vapor deposition)방법 중 적어도 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070134859A KR100951740B1 (ko) | 2007-12-21 | 2007-12-21 | 반도체 소자의 제조 방법 |
| CN2008101727677A CN101465373B (zh) | 2007-12-21 | 2008-12-12 | 半导体器件及其制造方法 |
| US12/334,506 US20090159993A1 (en) | 2007-12-21 | 2008-12-14 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070134859A KR100951740B1 (ko) | 2007-12-21 | 2007-12-21 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090067281A KR20090067281A (ko) | 2009-06-25 |
| KR100951740B1 true KR100951740B1 (ko) | 2010-04-08 |
Family
ID=40787589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070134859A KR100951740B1 (ko) | 2007-12-21 | 2007-12-21 | 반도체 소자의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20090159993A1 (ko) |
| KR (1) | KR100951740B1 (ko) |
| CN (1) | CN101465373B (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102270575A (zh) * | 2010-06-04 | 2011-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| US8735984B2 (en) * | 2010-07-06 | 2014-05-27 | Globalfoundries Singapore PTE, LTD. | FinFET with novel body contact for multiple Vt applications |
| KR101942517B1 (ko) * | 2011-12-19 | 2019-01-29 | 엘지이노텍 주식회사 | 에피텍셜 기판 및 그 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065853A (ja) * | 1992-06-18 | 1994-01-14 | Nec Corp | 電界効果トランジスタ |
| JP2003224271A (ja) | 2002-12-16 | 2003-08-08 | Sharp Corp | 半導体装置 |
| KR100725455B1 (ko) | 2005-12-12 | 2007-06-07 | 삼성전자주식회사 | 엘리베이티드 소스/드레인을 갖는 반도체 메모리 소자의 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739059A (en) * | 1997-05-05 | 1998-04-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming a semiconductor device having high and low resistance polysilicon |
| US6383864B2 (en) * | 1997-09-30 | 2002-05-07 | Siemens Aktiengesellschaft | Memory cell for dynamic random access memory (DRAM) |
| GB0229210D0 (en) * | 2002-12-14 | 2003-01-22 | Koninkl Philips Electronics Nv | Method of manufacture of a trench semiconductor device |
| US7279430B2 (en) * | 2004-08-17 | 2007-10-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for fabricating a strained channel MOSFET device |
-
2007
- 2007-12-21 KR KR1020070134859A patent/KR100951740B1/ko not_active IP Right Cessation
-
2008
- 2008-12-12 CN CN2008101727677A patent/CN101465373B/zh not_active Expired - Fee Related
- 2008-12-14 US US12/334,506 patent/US20090159993A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065853A (ja) * | 1992-06-18 | 1994-01-14 | Nec Corp | 電界効果トランジスタ |
| JP2003224271A (ja) | 2002-12-16 | 2003-08-08 | Sharp Corp | 半導体装置 |
| KR100725455B1 (ko) | 2005-12-12 | 2007-06-07 | 삼성전자주식회사 | 엘리베이티드 소스/드레인을 갖는 반도체 메모리 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090067281A (ko) | 2009-06-25 |
| CN101465373A (zh) | 2009-06-24 |
| US20090159993A1 (en) | 2009-06-25 |
| CN101465373B (zh) | 2011-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2007299951A (ja) | 半導体装置およびその製造方法 | |
| KR100683401B1 (ko) | 에피층을 이용한 반도체 장치 및 그 제조방법 | |
| KR100951740B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101017051B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR100832017B1 (ko) | 채널면적을 증가시킨 반도체소자 및 그의 제조 방법 | |
| US7863692B2 (en) | Semiconductor device | |
| CN108878361A (zh) | 半导体器件及其制造方法 | |
| KR100702324B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| JP4376505B2 (ja) | 半導体装置の製造方法 | |
| KR100781548B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| CN111755336B (zh) | 场效应管的制备方法、场效应管及半导体衬底 | |
| KR100650861B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100743652B1 (ko) | Ｓｏｉ 소자의 제조방법 | |
| KR20080059771A (ko) | 반도체장치의 제조방법 | |
| KR100464268B1 (ko) | 반도체 소자 제조 방법 | |
| KR101253740B1 (ko) | 반도체 소자의 제조방법 | |
| KR100632686B1 (ko) | 반도체 소자 분리 방법 | |
| KR100689677B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR101146956B1 (ko) | 반도체 소자의 제조방법 | |
| KR100591124B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100636934B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100373710B1 (ko) | 반도체 소자의 얕은 트렌치 소자 분리 영역 형성 방법 | |
| KR100833594B1 (ko) | 모스펫 소자 및 그 제조방법 | |
| KR100649873B1 (ko) | 트랜지스터 및 그 제조 방법 | |
| CN114497217A (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |