JP4376505B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置に関し、特にキャリア輸送領域が浅い半導体装置の製造方法および半導体装置に関する。
【０００２】
【関連技術】
シリコン基板に種々の半導体素子を形成することにより、種々の半導体装置が形成される。代表的な半導体素子は、ｎチャネル及びｐチャネルのＭＯＳトランジスタである。
【０００３】
近年、集積度の向上と共に、半導体集積回路装置を構成する半導体素子は微細化を続けている。微細化と共に、ＭＯＳトランジスタのゲート長は短くなり、ソース／ドレイン領域の接合深さは浅くなる。ゲート電極下のチャネル領域を流れる電子、正孔等のキャリアは、より半導体基板の表面近傍を輸送されることになる。半導体基板の表面に凹凸が存在すると、この凹凸がキャリアに対する散乱中心を形成するであろう。散乱中心が多いと、移動度が低下することになる。この観点から、チャネル領域の表面は平坦な方が好ましい。
【０００４】
ＭＯＳ型半導体集積回路装置のハイエンド品用に、低抵抗率の下地シリコン基板上に、結晶欠陥が少なく、高抵抗率のエピタキシャル層を形成したエピタキシャル基板が用いられる。ＭＯＳ型半導体集積回路装置用のシリコンウエハは、通常（１００）面方向にカットされている。
【０００５】
（１００）面に厳密に整合した表面を有するシリコン基板上には、エピタキシャル成長がし難く、異常成長が生じ、表面ヘイズ（荒れ）を生じさせ易い。表面ヘイズは、パーティクルカウンター等によりパーティクルとしてカウントされる場合があり、歩留りを上げ難くなる。
【０００６】
このため、（１００）エピタキシャル基板として、（１００）面から意識的に約０．３〜０．５度程度オフアングルを付けた表面を有する基板が用いられる。オフアングルを設けた下地基板上には、エピタキシャル成長がし易く、表面ヘイズが生じ難い。通常、（１００）面からｘ方向、ｙ方向にオフアングルを設けている。
【０００７】
半導体集積回路装置の製造工程においては、パーティクル除去、金属汚染除去等を目的とし、エピタキシャル成長後にシリコン表層を溶解させる薬液処理を行っている。これらの結果、半導体集積回路装置の活性領域表層のマイクロラフネスは決してよくない。このため、表面の凹凸によりキャリアの散乱が生じていることが予想される。
【０００８】
又、微細化と共にゲート絶縁膜は薄くなっている。マイクロラフネスの大きい基板表面に形成したゲート絶縁膜は耐圧が低くなり易い。また、薄いゲート酸化膜を形成するためには、活性領域表面に自然酸化膜等の不完全な酸化膜が存在しないことが好ましい。なお、本明細書においては、薬液処理等により生じる不完全な化学酸化膜も自然酸化膜と呼ぶ。
【０００９】
シリコン基板表面の平坦性を向上させるため、又はゲート絶縁膜の耐圧を向上させるため、真空中、水素ガス中又はＡｒガス中で高温アニールを行うことが提案されている。
【００１０】
【特許文献１】
特開平９−５１０９７号公報
【特許文献２】
特開平８−３２１４４３号公報
【特許文献３】
特開平５−３４７２５６号公報
【００１１】
【発明が解決しようとする課題】
本発明の目的は、シリコン基板表面のマイクロラフネスを減少させる技術を提供することである。
【００１２】
本発明の他の目的は、シリコン基板表面にステップとテラスの形状を回復する処理を行なう方法を提供することである。
本発明のさらに他の目的は、表面の平坦性を向上し、電子的特性を向上した半導体装置を提供することである。
【００１３】
【課題を解決するための手段】
本発明の１観点によれば、（ａ）（１００）面からのオフアングルが０．２度以下の表面を有するシリコン基板を準備する工程と、（ｂ）前記シリコン基板を水素を含む雰囲気中でアニールし、シリコン表面上の自然酸化膜を除去する水素アニール工程と、（ｃ）前記工程（ｂ）の後、前記シリコン基板を不活性ガス雰囲気中でアニールし、シリコン原子のマイグレーションを生じさせる不活性ガスアニール工程と、（ｄ）前記工程（ｃ）の後、前記シリコン基板表面にゲート絶縁膜を形成する工程と、を含む半導体装置の製造方法が提供される。
【００１４】
本発明の他の観点によれば、（ａ）（１００）面からのオフアングルが０．２度以下の表面を有するシリコン基板を準備する工程と、（ｂ）前記シリコン基板を，９００℃〜１０５０℃で６０秒以下の有限時間、水素を含む雰囲気中でアニールし、自然酸化膜を除去する水素アニール工程と、（ｃ）前記工程（ｂ）の後、前記シリコン基板表面にゲート絶縁膜を形成する工程と、（ｄ）前記工程（ｃ）の前に、前記シリコン基板を不活性ガス雰囲気中でアニールし、シリコン原子のマイグレーションを生じさせる不活性ガスアニール工程と、を含む半導体装置の製造方法が提供される。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
図１は、本発明の実施例による半導体装置の製造方法の主要工程を示すフローチャートである。図２〜５の断面図を参照しながら,半導体装置の製造方法を説明する。まず、ステップＳ１において、シリコン基板の表面に初期酸化を行ない,続いて窒化シリコン膜のマスク層を形成する。
【００１７】
図２（Ａ）に示すように、低抵抗率下地シリコン基板１００上に、高抵抗率エピタキシャル層１０１を成長したエピタキシャルシリコン基板１の表面に、例えば厚さ約１０ｎｍのバッファー酸化シリコン膜２を熱酸化により形成する。この酸化シリコン膜はその上に形成する窒化シリコン膜に対するバッファ層として機能し,窒化シリコン膜の与えるストレスを緩和する。
【００１８】
下地のシリコン基板１００は、対称性の高い結晶面またはその近傍に沿う表面、例えば（１００）面から０．２度以下の表面を有する。
図２（Ｂ）に示すように、シリコン基板１表面にはマイクロラフネスが存在し、（１００）面などの結晶面は顕在化していない。熱酸化膜２は表面の凹凸を反映して成長する。
【００１９】
図２（Ｃ）に示すように、バッファ酸化シリコン膜２の上に、例えば厚さ約１００〜１５０ｎｍの窒化シリコン膜３を化学気相堆積（ＣＶＤ）により堆積する。窒化シリコン膜３は、後のエッチング工程においてマスク層として機能する。
【００２０】
図１に戻り、ステップＳ１に続き、ステップＳ２において、素子分離溝の形成を行う。
図２（Ｃ）に示すように、素子分離溝を形成するため、窒化シリコン膜３の上に、ホトレジスト層を塗布し、露光現像して素子分離領域形成用のレジストパターン４を形成する。レジストパターン４は、素子分離溝に対応する開口を有する。
【００２１】
レジストパターン４をマスクとして、窒化シリコン膜３、酸化シリコン膜２をエッチングし、さらにシリコン基板１をエッチングして、例えば深さ５００ｎｍのトレンチ６を形成する。窒化シリコン膜３が、トレンチをエッチングする時のマスクとして機能し、トレンチの形状を正確に保つ。
【００２２】
なお、窒化シリコン膜、酸化シリコン膜のエッチングは、ＣＦ4、ＣＨＦ3、Ａｒの混合ガスをエッチングガスとして用いる。シリコン基板のエッチングは、例えばＨＢｒ、Ｏ2の混合ガスをエッチングガスとして用いる。その後、レジストパターン４は除去する。このようにして素子分離溝が形成される。
【００２３】
図１に戻り、ステップＳ２に続きステップＳ３を行い、素子分離層を形成する。
図２（Ｄ）に示すように、先ずトレンチ６に露出したシリコン基板１表面上に、熱酸化により例えば厚さ約１０ｎｍの酸化シリコン膜７を形成する。酸化シリコン膜７が形成されたトレンチ６を埋め込むように、例えば高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）により、酸化シリコン膜９を例えば厚さ５００ｎｍ堆積する。酸化シリコン膜９は、下地表面の凹凸に従い、凹凸のある表面を形成する。
【００２４】
図１において、ステップＳ３に続き、ステップＳ４を行い、形成した膜の不要部分を除去する。
図３（Ｅ）に示すように、例えば化学機械研磨（ＣＭＰ）により、窒化シリコン膜３表面上の酸化シリコン膜９を研磨し、平坦な表面を形成する。ＣＭＰは、窒化シリコン膜３で停止させる。その後、窒素（Ｎ2）雰囲気中、例えば１０００℃でアニールを行ない、埋め込み酸化シリコン膜９の緻密化を行なうことが好ましい。
【００２５】
図３（Ｆ）に示すように、素子分離溝形成用のマスクとして用いた窒化シリコン膜３を熱燐酸でウエットエッチングして除去する。埋め込み酸化シリコン膜９も若干エッチングされる。
【００２６】
図１において、ステップＳ４に続き、ステップＳ５でウエル形成用のイオン注入、イオン注入後のバッファ酸化シリコン膜除去のための薬液処理等を行う。
図３（Ｇ）に示すように、レジストマスクでｎチャネル領域、ｐチャネル領域を個々に露出し、それぞれ酸化シリコン膜２を介してイオン注入を行なってｐ型ウェル１０ｐ、ｎ型ウェル１０ｎを形成する。
【００２７】
その後バッファ酸化シリコン膜２は、例えば希釈フッ酸によるウエットエッチングで除去する。活性領域のシリコン表面が露出する。パーティクル除去、金属除去などの薬液処理を併せて行ってもよい。薬液処理の副産物としてシリコン表面にはケミカルオキサイドと呼ばれる自然酸化膜が生じる。
【００２８】
図１において、活性領域表面を露出した後、ゲート酸化前に、ステップＳ６、Ｓ７の水素アニール及び不活性ガスアニールを行う。
図４（Ｈ）は、水素アニールを示す。例えば１５０ｔｏｒｒ以下の水素雰囲気中で、シリコン基板１を９００℃〜１０５０℃に加熱し、６０秒以下の有限時間のアニールを行う。薬液処理によりシリコン基板１表面に形成された自然酸化膜は、この水素アニールによりエッチングされて除去される。シリコン基板１表面には、結晶面のテラスとステップの形状が表出されると考えられる。
【００２９】
図４（Ｉ）は、水素アニールに続く不活性ガスアニールを示す。例えば、常圧又は減圧状態のＨｅ雰囲気中でシリコン基板１を５００℃〜１０５０℃で６０秒以下の有限時間アニールする。この不活性ガスアニールにより、シリコン基板１表面でシリコン原子のマイグレーションが生じ、テラス上の分離したシリコン原子等をテラス端部等にマイグレーションさせ、マイクロラフネスを減少させると考えられる。局所的なアイランド状の領域が減少し、表面の平坦性が向上し、平均的テラス長が増大する。
【００３０】
不活性ガスアニールは、Ｈｅ雰囲気の他、Ａｒ等他の不活性ガス雰囲気で行ってもよい。減圧、常圧の他加圧雰囲気で行なってもよい。なお、不活性ガスアニールは必ずしも必須工程ではなく、省略してもよい。
【００３１】
図４（Ｊ）は、巨視的な表面が平坦な場合の、テラスとステップの構造を概略的に示す。ステップの高さｈが単原子層に相当する２．７Ａであるとした場合、テラスの長さＬは、シリコン基板１のオフアングルに依存する。（１００）面からのオフアングルがθ＝０．４°の場合、平均的テラス長Ｌは、理想的には３７ｎｍとなる。
【００３２】
（１００）面からのオフアングルを０．０５°に減少させると、テラス長Ｌは３１１ｎｍに増加する。このように、オフアングルを低く設定すれば、広いテラス長が実現可能となる。シリコン基板１の表面が、（１００）面ジャストである場合、テラス長Ｌは理想的には無限大となる。テラス長を広くする観点からは、従来のオフアングル０．３°〜０．５°に代え、０．２°以下の小さいオフアングルを採用することが好ましい。
【００３３】
ウエハ切り出しのために行われるＸ線測定の精度は、１分であるため、（１００）面ジャストでウエハを切り出しても、約±０．０２°弱のオフアングルが発生し得る。対称性の高い結晶面ジャストを目的とした方向をオフアングル０．０２°以下と表現する。
【００３４】
アニール処理に続き、図１におけるステップＳ８のゲート酸化を行なう。
図５（Ｋ）に示すように、活性領域の露出したシリコン表面に対し、熱酸化を行い、例えば厚さ約２ｎｍのゲート酸化膜１１を形成する。図４（Ｊ）のようなテラスとステップの構造が表出している場合、酸化はほぼ均一に進行するため、テラスとステップの形状を反映してゲート酸化膜が形成される。
【００３５】
図６は、（１００）面から０．４°オフアングルを設けたシリコン基板に対し、１０００℃、３秒間の水素アニールを行った後、不活性ガスアニールは行わずゲート酸化を行なった表面の原子間力顕微鏡（ＡＦＭ）像を示す。表面に不規則な凹凸が、分布をしており、テラスとステップは未だ表出されていない。表面の荒さを示すＲｍｓは、約０．１２ｎｍであった。
【００３６】
図７は、（１００）面から０．０２°以下のオフアングルを設けたシリコン基板に対し、１０００℃、３秒間の水素アニールを行い、不活性ガスアニールは行わず、ゲート酸化を行なった場合の表面のＡＦＭ像を示す。平坦なテラス、テラス端部のステップ形状が表出していることが認められるが、テラスの形状はかなり不規則である。
図７において、表面の荒さを示すＲｍｓは約０．１４ｎｍであった。但し、１つのステップ内においては、Ｒｍｓは約０．０４９ｎｍと極めて小さかった。
【００３７】
図８は、（１００）面から０．０２°以下のオフアングルを設けたシリコン基板に対し、１０００℃、３秒間の水素アニールを行った後、さらに１０００℃、１０秒間のＨｅアニールを行い、その後ゲート酸化を行なった表面のＡＦＭ像を示す。明らかに、広いテラスとステップが表出している。ステップは、ほぼ＜１１０＞方向と直交する方向に観察される。
【００３８】
図８において、表面の荒さを示すＲｍｓは約０．１３ｎｍであった。各テラス内においては、Ｒｍｓは、約０．０３４ｎｍと極めて小さかった。
テラス幅が長くなれば、１つのテラス内、又は隣接する小数のテラス内にＭＯＳトランジスタのチャネルを形成することが容易になる。例えば、＜１１０＞方向をゲート長方向とすれば広いゲート幅のＭＯＳトランジスタを限られたテラス内に形成することができる。ゲート幅の狭いＭＯＳトランジスタを、ゲート幅方向を＜１１０＞として形成すれば、ソース−ドレイン間を１つ又は小数のテラスで接続することが容易になる。ステップによるキャリアの散乱を抑制した半導体素子を実現できる。
【００３９】
図６、７、８の結果から以下のことが推論できる。オフアングルが従来同様０．３〜０．５°の場合にも、水素アニールを行うことにより、表面ラフネスを減少できることが分かる。オフアングルを０．０２°以下に減少させると、水素アニールのみでもテラスとステップ構造を表出させやすくなる。
【００４０】
アニール処理により、シリコン基板表面上の自然酸化膜が除去されてテラスとステップの結晶面構造が顕在化する。オフアングルは０．２°以下とすることが好ましい。
【００４１】
水素アニールに続き、不活性ガスアニールも行うとテラスとステップの構造がより表出しやすい。オフアングルを減少させた基板において水素アニールと不活性ガスアニールを行うと、広いテラスを現出させることが可能となる。このような基板を用いれば、表面の凹凸が少なく、高いキャリア移動度を実現できるであろう。
【００４２】
ゲート酸化の後、図１におけるステップＳ９に進み、ゲート電極を形成する。その後、ステップＳ１０のソース／ドレイン領域形成を行い、ステップＳ１１の配線形成を行う。
【００４３】
図５（Ｌ）は、ゲート電極形成のために、ゲート絶縁膜１１を形成したシリコン基板表面上に、多結晶シリコン層１２を、例えば６００℃程度の温度で、低圧（ＬＰ）ＣＶＤにより厚さ約１００ｎｍ形成した状態を示す。なお、多結晶シリコン層１２は、ノンドープシリコン膜でも不純物をドープしたシリコン膜でもよい。不純物をドープしたシリコン膜の場合は、ｎチャネルＭＯＳトランジスタを形成する領域には燐（Ｐ）をドープし、ｐチャネルＭＯＳトランジスタを形成する領域にはボロン（Ｂ）をドープする。
【００４４】
図５（Ｍ）に示すように、多結晶シリコン層１２をレジストマスクを用いてパターニングし、ゲート電極１２を形成する。イオン注入を行なってゲート電極１２両側にＬＤＤ（lightly doped drain）領域１５を形成する。
【００４５】
その後、例えば厚さ１０ｎｍの酸化シリコン膜１６をＬＰＣＶＤにより基板温度６００℃で堆積し、その上にＬＰＣＶＤにより例えば厚さ９０ｎｍの窒化シリコン膜１７を基板温度６００℃程度で堆積する。その後、異方性エッチングを行うことにより、ゲート電極１２側壁上にのみサイドウォールスペーサ１６、１７を残す。ソース／ドレイン領域形成用のイオン注入を行ない、接合深さ０．１μｍ以下の高濃度ソース／ドレイン領域１９を形成する。
【００４６】
さらに、必要に応じてＣｏ等のシリサイド化可能な金属を表面に堆積し、必要に応じてＴｉＮ等の酸素遮蔽層をその上に形成し、加熱してシリサイド化反応を生じさせることにより、露出しているシリコン表面にシリサイド層２０を形成する。未反応金属層、酸素遮蔽層は除去する。
【００４７】
その後、公知の方法により絶縁膜でゲート電極を埋め込み、必要なＷプラグ等を形成し、さらに絶縁層を形成し、配線層を形成する。配線層数は必要に応じて任意層数を設ける。このようにして、半導体集積回路装置を形成することができる。
【００４８】
以上説明した実施例においては、水素ガスアニールによりシリコン基板表面上の自然酸化膜等をエッチング除去し、Ｈｅガスアニールでシリコン原子のマイグレーションを生じさせた。Ｈｅガスの代りに、他の不活性ガスを用いても同様の効果が期待できる。例えば、Ａｒガスを用いてもよいであろう。
【００４９】
作成する半導体素子はＭＯＳトランジスタに限定されない。対称性の高い結晶面は（１００）面の他（１１１）面等でもよい。その他、種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、シリコン基板表面の平坦性を向上させることができる。
【００５１】
キャリアの散乱を減少させ、高移動度を実現することが可能となる。
上記実施例から、以下の付記に示された発明が導出される。
（付記１） （ａ）対称性の高い結晶面、またはその近傍に沿う表面を有するシリコン基板を準備する工程と、
（ｂ）前記シリコン基板を水素を含む雰囲気中でアニールし、シリコン表面上の自然酸化膜を除去する水素アニール工程と、
（ｃ）前記工程（ｂ）の後、前記シリコン基板を不活性ガス雰囲気中でアニールし、シリコン原子のマイグレーションを生じさせる不活性ガスアニール工程と、
（ｄ）前記工程（ｃ）の後、前記シリコン基板表面にゲート絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【００５２】
（付記２） 前記工程（ｂ）は、９００℃〜１０５０℃で６０秒以下の有限時間行われる付記１記載の半導体装置の製造方法。
（付記３） 前記工程（ｂ）は、常圧より低い減圧下で行われる付記１または２記載の半導体装置の製造方法。
【００５３】
（付記４） 前記工程（ｃ）は、５００℃〜１０５０℃で６０秒以下の有限時間長行われる付記１〜３のいずれか１項記載の半導体装置の製造方法。
（付記５） 前記工程（ｃ）は、Ｈｅ雰囲気中で行われる付記１〜４のいずれか１項記載の半導体装置の製造方法。
【００５４】
（付記６） 前記シリコン基板が、（１００）面からのオフアングルが０．２度以下の表面を有するシリコン下地基板上に、エピタキシャル層シリコンを成長したエピタキシャル基板であり、さらに
（ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程
を含む付記１〜５のいずれか１項記載の半導体装置の製造方法。
【００５５】
（付記７） （ａ）対称性の高い結晶面、またはその近傍に沿う表面を有するシリコン基板を準備する工程と、
（ｂ）前記シリコン基板を,９００℃〜１０５０℃で６０秒以下の有限時間、水素を含む雰囲気中でアニールし、自然酸化膜を除去する水素アニール工程と、
（ｃ）前記工程（ｂ）の後、前記シリコン基板表面にゲート絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【００５６】
（付記８） さらに、
（ｄ）前記工程（ｃ）の前に、前記シリコン基板を不活性ガス雰囲気中でアニールし、シリコン原子のマイグレーションを生じさせる不活性ガスアニール工程、
を含む付記７記載の半導体装置の製造方法。
【００５７】
（付記９） 前記シリコン基板が,低抵抗率のシリコン下地基板上に高抵抗率エピタキシャル層を成長したエピタキシャル基板であり、さらに、
（ｘ）前記工程（ｂ）前にシャロートレンチ素子分離領域を形成する工程と、
（ｙ）前記工程（ｘ）の後,基板表面を薬液処理し,シリコン表面を露出する工程と、
（ｅ）前記工程（ｃ）の後,前記ゲート絶縁膜の上にゲート電極を形成する工程と、
（ｆ）前記ゲート電極両側に,接合深さ０．１μｍ以下のソース／ドレイン不純物添加領域を形成する工程と、
を含む付記８記載の半導体装置の製造方法。
【００５８】
（付記１０） 対称性の高い結晶面からのオフアングルが０．０２度以下の表面を有するシリコン下地基板と、
前記シリコン下地基板上に形成され、テラスとステップが顕在化した表面を持つエピタキシャルシリコン層と、
前記エピタキシャルシリコン層中に形成され、活性領域を画定するシャロートレンチ素子分離領域と、
前記活性領域表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側で活性領域中に形成された接合深さ０．１μｍ以下のソース／ドレイン不純物添加領域と、
を有する半導体装置。
【００５９】
（付記１１） 前記シリコン下地基板が前記エピタキシャルシリコン層より低い抵抗率を有する付記６または９記載の半導体装置の製造方法。
（付記１２） 前記シリコン下地基板が前記エピタキシャルシリコン層より低い抵抗率を有する付記１０記載の半導体装置。
【図面の簡単な説明】
【図１】 本発明の実施例による半導体装置の製造方法の主要工程を示すフローチャートである。
【図２】 本発明の実施例による半導体装置の製造方法の主要工程を説明するための断面図である。
【図３】 本発明の実施例による半導体装置の製造方法の主要工程を説明するための断面図である。
【図４】 本発明の実施例による半導体装置の製造方法の主要工程を説明するための断面図である。
【図５】 本発明の実施例による半導体装置の製造方法の主要工程を説明するための断面図である。
【図６】 本発明の実施例により作成したシリコン基板の表面のＡＦＭ像である。
【図７】 本発明の実施例により作成したシリコン基板の表面のＡＦＭ像である。
【図８】 本発明の実施例により作成したシリコン基板の表面のＡＦＭ像である。
【符号の説明】
１ シリコン基板
２ バッファ酸化シリコン膜
３ 窒化シリコン膜
４ レジストパターン
６ トレンチ
７ 酸化シリコン膜
９ 酸化シリコン膜
１０ ウエル
１１ ゲート酸化膜
１２ 多結晶シリコン膜
１５ ＬＤＤ領域
１６ 酸化シリコン膜
１７ 窒化シリコン膜
１９ 高濃度ソース／ドレイン領域
２０ シリサイド領域
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置に関し、特にキャリア輸送領域が浅い半導体装置の製造方法および半導体装置に関する。
【０００２】
【関連技術】
シリコン基板に種々の半導体素子を形成することにより、種々の半導体装置が形成される。代表的な半導体素子は、ｎチャネル及びｐチャネルのＭＯＳトランジスタである。
【０００３】
近年、集積度の向上と共に、半導体集積回路装置を構成する半導体素子は微細化を続けている。微細化と共に、ＭＯＳトランジスタのゲート長は短くなり、ソース／ドレイン領域の接合深さは浅くなる。ゲート電極下のチャネル領域を流れる電子、正孔等のキャリアは、より半導体基板の表面近傍を輸送されることになる。半導体基板の表面に凹凸が存在すると、この凹凸がキャリアに対する散乱中心を形成するであろう。散乱中心が多いと、移動度が低下することになる。この観点から、チャネル領域の表面は平坦な方が好ましい。
【０００４】
ＭＯＳ型半導体集積回路装置のハイエンド品用に、低抵抗率の下地シリコン基板上に、結晶欠陥が少なく、高抵抗率のエピタキシャル層を形成したエピタキシャル基板が用いられる。ＭＯＳ型半導体集積回路装置用のシリコンウエハは、通常（１００）面方向にカットされている。
【０００５】
（１００）面に厳密に整合した表面を有するシリコン基板上には、エピタキシャル成長がし難く、異常成長が生じ、表面ヘイズ（荒れ）を生じさせ易い。表面ヘイズは、パーティクルカウンター等によりパーティクルとしてカウントされる場合があり、歩留りを上げ難くなる。
【０００６】
このため、（１００）エピタキシャル基板として、（１００）面から意識的に約０．３〜０．５度程度オフアングルを付けた表面を有する基板が用いられる。オフアングルを設けた下地基板上には、エピタキシャル成長がし易く、表面ヘイズが生じ難い。通常、（１００）面からｘ方向、ｙ方向にオフアングルを設けている。
【０００７】
半導体集積回路装置の製造工程においては、パーティクル除去、金属汚染除去等を目的とし、エピタキシャル成長後にシリコン表層を溶解させる薬液処理を行っている。これらの結果、半導体集積回路装置の活性領域表層のマイクロラフネスは決してよくない。このため、表面の凹凸によりキャリアの散乱が生じていることが予想される。
【０００８】
又、微細化と共にゲート絶縁膜は薄くなっている。マイクロラフネスの大きい基板表面に形成したゲート絶縁膜は耐圧が低くなり易い。また、薄いゲート酸化膜を形成するためには、活性領域表面に自然酸化膜等の不完全な酸化膜が存在しないことが好ましい。なお、本明細書においては、薬液処理等により生じる不完全な化学酸化膜も自然酸化膜と呼ぶ。
【０００９】
シリコン基板表面の平坦性を向上させるため、又はゲート絶縁膜の耐圧を向上させるため、真空中、水素ガス中又はＡｒガス中で高温アニールを行うことが提案されている。
【００１０】
【特許文献１】
特開平９−５１０９７号公報
【特許文献２】
特開平８−３２１４４３号公報
【特許文献３】
特開平５−３４７２５６号公報
【００１１】
【発明が解決しようとする課題】
本発明の目的は、シリコン基板表面のマイクロラフネスを減少させる技術を提供することである。
【００１２】
本発明の他の目的は、シリコン基板表面にステップとテラスの形状を回復する処理を行なう方法を提供することである。
本発明のさらに他の目的は、表面の平坦性を向上し、電子的特性を向上した半導体装置を提供することである。
【００１３】
【課題を解決するための手段】
本発明の１観点によれば、（ａ）（１００）面からのオフアングルが０．２度以下の表面を有するシリコン基板を準備する工程と、（ｂ）前記シリコン基板を水素を含む雰囲気中でアニールし、シリコン表面上の自然酸化膜を除去する水素アニール工程と、（ｃ）前記工程（ｂ）の後、前記シリコン基板を不活性ガス雰囲気中でアニールし、シリコン原子のマイグレーションを生じさせる不活性ガスアニール工程と、（ｄ）前記工程（ｃ）の後、前記シリコン基板表面にゲート絶縁膜を形成する工程と、を含む半導体装置の製造方法が提供される。
【００１４】
本発明の他の観点によれば、（ａ）（１００）面からのオフアングルが０．２度以下の表面を有するシリコン基板を準備する工程と、（ｂ）前記シリコン基板を，９００℃〜１０５０℃で６０秒以下の有限時間、水素を含む雰囲気中でアニールし、自然酸化膜を除去する水素アニール工程と、（ｃ）前記工程（ｂ）の後、前記シリコン基板表面にゲート絶縁膜を形成する工程と、（ｄ）前記工程（ｃ）の前に、前記シリコン基板を不活性ガス雰囲気中でアニールし、シリコン原子のマイグレーションを生じさせる不活性ガスアニール工程と、を含む半導体装置の製造方法が提供される。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
図１は、本発明の実施例による半導体装置の製造方法の主要工程を示すフローチャートである。図２〜５の断面図を参照しながら,半導体装置の製造方法を説明する。まず、ステップＳ１において、シリコン基板の表面に初期酸化を行ない,続いて窒化シリコン膜のマスク層を形成する。
【００１７】
図２（Ａ）に示すように、低抵抗率下地シリコン基板１００上に、高抵抗率エピタキシャル層１０１を成長したエピタキシャルシリコン基板１の表面に、例えば厚さ約１０ｎｍのバッファー酸化シリコン膜２を熱酸化により形成する。この酸化シリコン膜はその上に形成する窒化シリコン膜に対するバッファ層として機能し,窒化シリコン膜の与えるストレスを緩和する。
【００１８】
下地のシリコン基板１００は、対称性の高い結晶面またはその近傍に沿う表面、例えば（１００）面から０．２度以下の表面を有する。
図２（Ｂ）に示すように、シリコン基板１表面にはマイクロラフネスが存在し、（１００）面などの結晶面は顕在化していない。熱酸化膜２は表面の凹凸を反映して成長する。
【００１９】
図２（Ｃ）に示すように、バッファ酸化シリコン膜２の上に、例えば厚さ約１００〜１５０ｎｍの窒化シリコン膜３を化学気相堆積（ＣＶＤ）により堆積する。窒化シリコン膜３は、後のエッチング工程においてマスク層として機能する。
【００２０】
図１に戻り、ステップＳ１に続き、ステップＳ２において、素子分離溝の形成を行う。
図２（Ｃ）に示すように、素子分離溝を形成するため、窒化シリコン膜３の上に、ホトレジスト層を塗布し、露光現像して素子分離領域形成用のレジストパターン４を形成する。レジストパターン４は、素子分離溝に対応する開口を有する。
【００２１】
レジストパターン４をマスクとして、窒化シリコン膜３、酸化シリコン膜２をエッチングし、さらにシリコン基板１をエッチングして、例えば深さ５００ｎｍのトレンチ６を形成する。窒化シリコン膜３が、トレンチをエッチングする時のマスクとして機能し、トレンチの形状を正確に保つ。
【００２２】
なお、窒化シリコン膜、酸化シリコン膜のエッチングは、ＣＦ4、ＣＨＦ3、Ａｒの混合ガスをエッチングガスとして用いる。シリコン基板のエッチングは、例えばＨＢｒ、Ｏ2の混合ガスをエッチングガスとして用いる。その後、レジストパターン４は除去する。このようにして素子分離溝が形成される。
【００２３】
図１に戻り、ステップＳ２に続きステップＳ３を行い、素子分離層を形成する。
図２（Ｄ）に示すように、先ずトレンチ６に露出したシリコン基板１表面上に、熱酸化により例えば厚さ約１０ｎｍの酸化シリコン膜７を形成する。酸化シリコン膜７が形成されたトレンチ６を埋め込むように、例えば高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）により、酸化シリコン膜９を例えば厚さ５００ｎｍ堆積する。酸化シリコン膜９は、下地表面の凹凸に従い、凹凸のある表面を形成する。
【００２４】
図１において、ステップＳ３に続き、ステップＳ４を行い、形成した膜の不要部分を除去する。
図３（Ｅ）に示すように、例えば化学機械研磨（ＣＭＰ）により、窒化シリコン膜３表面上の酸化シリコン膜９を研磨し、平坦な表面を形成する。ＣＭＰは、窒化シリコン膜３で停止させる。その後、窒素（Ｎ2）雰囲気中、例えば１０００℃でアニールを行ない、埋め込み酸化シリコン膜９の緻密化を行なうことが好ましい。
【００２５】
図３（Ｆ）に示すように、素子分離溝形成用のマスクとして用いた窒化シリコン膜３を熱燐酸でウエットエッチングして除去する。埋め込み酸化シリコン膜９も若干エッチングされる。
【００２６】
図１において、ステップＳ４に続き、ステップＳ５でウエル形成用のイオン注入、イオン注入後のバッファ酸化シリコン膜除去のための薬液処理等を行う。
図３（Ｇ）に示すように、レジストマスクでｎチャネル領域、ｐチャネル領域を個々に露出し、それぞれ酸化シリコン膜２を介してイオン注入を行なってｐ型ウェル１０ｐ、ｎ型ウェル１０ｎを形成する。
【００２７】
その後バッファ酸化シリコン膜２は、例えば希釈フッ酸によるウエットエッチングで除去する。活性領域のシリコン表面が露出する。パーティクル除去、金属除去などの薬液処理を併せて行ってもよい。薬液処理の副産物としてシリコン表面にはケミカルオキサイドと呼ばれる自然酸化膜が生じる。
【００２８】
図１において、活性領域表面を露出した後、ゲート酸化前に、ステップＳ６、Ｓ７の水素アニール及び不活性ガスアニールを行う。
図４（Ｈ）は、水素アニールを示す。例えば１５０ｔｏｒｒ以下の水素雰囲気中で、シリコン基板１を９００℃〜１０５０℃に加熱し、６０秒以下の有限時間のアニールを行う。薬液処理によりシリコン基板１表面に形成された自然酸化膜は、この水素アニールによりエッチングされて除去される。シリコン基板１表面には、結晶面のテラスとステップの形状が表出されると考えられる。
【００２９】
図４（Ｉ）は、水素アニールに続く不活性ガスアニールを示す。例えば、常圧又は減圧状態のＨｅ雰囲気中でシリコン基板１を５００℃〜１０５０℃で６０秒以下の有限時間アニールする。この不活性ガスアニールにより、シリコン基板１表面でシリコン原子のマイグレーションが生じ、テラス上の分離したシリコン原子等をテラス端部等にマイグレーションさせ、マイクロラフネスを減少させると考えられる。局所的なアイランド状の領域が減少し、表面の平坦性が向上し、平均的テラス長が増大する。
【００３０】
不活性ガスアニールは、Ｈｅ雰囲気の他、Ａｒ等他の不活性ガス雰囲気で行ってもよい。減圧、常圧の他加圧雰囲気で行なってもよい。なお、不活性ガスアニールは必ずしも必須工程ではなく、省略してもよい。
【００３１】
図４（Ｊ）は、巨視的な表面が平坦な場合の、テラスとステップの構造を概略的に示す。ステップの高さｈが単原子層に相当する２．７Ａであるとした場合、テラスの長さＬは、シリコン基板１のオフアングルに依存する。（１００）面からのオフアングルがθ＝０．４°の場合、平均的テラス長Ｌは、理想的には３７ｎｍとなる。
【００３２】
（１００）面からのオフアングルを０．０５°に減少させると、テラス長Ｌは３１１ｎｍに増加する。このように、オフアングルを低く設定すれば、広いテラス長が実現可能となる。シリコン基板１の表面が、（１００）面ジャストである場合、テラス長Ｌは理想的には無限大となる。テラス長を広くする観点からは、従来のオフアングル０．３°〜０．５°に代え、０．２°以下の小さいオフアングルを採用することが好ましい。
【００３３】
ウエハ切り出しのために行われるＸ線測定の精度は、１分であるため、（１００）面ジャストでウエハを切り出しても、約±０．０２°弱のオフアングルが発生し得る。対称性の高い結晶面ジャストを目的とした方向をオフアングル０．０２°以下と表現する。
【００３４】
アニール処理に続き、図１におけるステップＳ８のゲート酸化を行なう。
図５（Ｋ）に示すように、活性領域の露出したシリコン表面に対し、熱酸化を行い、例えば厚さ約２ｎｍのゲート酸化膜１１を形成する。図４（Ｊ）のようなテラスとステップの構造が表出している場合、酸化はほぼ均一に進行するため、テラスとステップの形状を反映してゲート酸化膜が形成される。
【００３５】
図６は、（１００）面から０．４°オフアングルを設けたシリコン基板に対し、１０００℃、３秒間の水素アニールを行った後、不活性ガスアニールは行わずゲート酸化を行なった表面の原子間力顕微鏡（ＡＦＭ）像を示す。表面に不規則な凹凸が、分布をしており、テラスとステップは未だ表出されていない。表面の荒さを示すＲｍｓは、約０．１２ｎｍであった。
【００３６】
図７は、（１００）面から０．０２°以下のオフアングルを設けたシリコン基板に対し、１０００℃、３秒間の水素アニールを行い、不活性ガスアニールは行わず、ゲート酸化を行なった場合の表面のＡＦＭ像を示す。平坦なテラス、テラス端部のステップ形状が表出していることが認められるが、テラスの形状はかなり不規則である。
図７において、表面の荒さを示すＲｍｓは約０．１４ｎｍであった。但し、１つのステップ内においては、Ｒｍｓは約０．０４９ｎｍと極めて小さかった。
【００３７】
図８は、（１００）面から０．０２°以下のオフアングルを設けたシリコン基板に対し、１０００℃、３秒間の水素アニールを行った後、さらに１０００℃、１０秒間のＨｅアニールを行い、その後ゲート酸化を行なった表面のＡＦＭ像を示す。明らかに、広いテラスとステップが表出している。ステップは、ほぼ＜１１０＞方向と直交する方向に観察される。
【００３８】
図８において、表面の荒さを示すＲｍｓは約０．１３ｎｍであった。各テラス内においては、Ｒｍｓは、約０．０３４ｎｍと極めて小さかった。
テラス幅が長くなれば、１つのテラス内、又は隣接する小数のテラス内にＭＯＳトランジスタのチャネルを形成することが容易になる。例えば、＜１１０＞方向をゲート長方向とすれば広いゲート幅のＭＯＳトランジスタを限られたテラス内に形成することができる。ゲート幅の狭いＭＯＳトランジスタを、ゲート幅方向を＜１１０＞として形成すれば、ソース−ドレイン間を１つ又は小数のテラスで接続することが容易になる。ステップによるキャリアの散乱を抑制した半導体素子を実現できる。
【００３９】
図６、７、８の結果から以下のことが推論できる。オフアングルが従来同様０．３〜０．５°の場合にも、水素アニールを行うことにより、表面ラフネスを減少できることが分かる。オフアングルを０．０２°以下に減少させると、水素アニールのみでもテラスとステップ構造を表出させやすくなる。
【００４０】
アニール処理により、シリコン基板表面上の自然酸化膜が除去されてテラスとステップの結晶面構造が顕在化する。オフアングルは０．２°以下とすることが好ましい。
【００４１】
水素アニールに続き、不活性ガスアニールも行うとテラスとステップの構造がより表出しやすい。オフアングルを減少させた基板において水素アニールと不活性ガスアニールを行うと、広いテラスを現出させることが可能となる。このような基板を用いれば、表面の凹凸が少なく、高いキャリア移動度を実現できるであろう。
【００４２】
ゲート酸化の後、図１におけるステップＳ９に進み、ゲート電極を形成する。その後、ステップＳ１０のソース／ドレイン領域形成を行い、ステップＳ１１の配線形成を行う。
【００４３】
図５（Ｌ）は、ゲート電極形成のために、ゲート絶縁膜１１を形成したシリコン基板表面上に、多結晶シリコン層１２を、例えば６００℃程度の温度で、低圧（ＬＰ）ＣＶＤにより厚さ約１００ｎｍ形成した状態を示す。なお、多結晶シリコン層１２は、ノンドープシリコン膜でも不純物をドープしたシリコン膜でもよい。不純物をドープしたシリコン膜の場合は、ｎチャネルＭＯＳトランジスタを形成する領域には燐（Ｐ）をドープし、ｐチャネルＭＯＳトランジスタを形成する領域にはボロン（Ｂ）をドープする。
【００４４】
図５（Ｍ）に示すように、多結晶シリコン層１２をレジストマスクを用いてパターニングし、ゲート電極１２を形成する。イオン注入を行なってゲート電極１２両側にＬＤＤ（lightly doped drain）領域１５を形成する。
【００４５】
その後、例えば厚さ１０ｎｍの酸化シリコン膜１６をＬＰＣＶＤにより基板温度６００℃で堆積し、その上にＬＰＣＶＤにより例えば厚さ９０ｎｍの窒化シリコン膜１７を基板温度６００℃程度で堆積する。その後、異方性エッチングを行うことにより、ゲート電極１２側壁上にのみサイドウォールスペーサ１６、１７を残す。ソース／ドレイン領域形成用のイオン注入を行ない、接合深さ０．１μｍ以下の高濃度ソース／ドレイン領域１９を形成する。
【００４６】
さらに、必要に応じてＣｏ等のシリサイド化可能な金属を表面に堆積し、必要に応じてＴｉＮ等の酸素遮蔽層をその上に形成し、加熱してシリサイド化反応を生じさせることにより、露出しているシリコン表面にシリサイド層２０を形成する。未反応金属層、酸素遮蔽層は除去する。
【００４７】
その後、公知の方法により絶縁膜でゲート電極を埋め込み、必要なＷプラグ等を形成し、さらに絶縁層を形成し、配線層を形成する。配線層数は必要に応じて任意層数を設ける。このようにして、半導体集積回路装置を形成することができる。
【００４８】
以上説明した実施例においては、水素ガスアニールによりシリコン基板表面上の自然酸化膜等をエッチング除去し、Ｈｅガスアニールでシリコン原子のマイグレーションを生じさせた。Ｈｅガスの代りに、他の不活性ガスを用いても同様の効果が期待できる。例えば、Ａｒガスを用いてもよいであろう。
【００４９】
作成する半導体素子はＭＯＳトランジスタに限定されない。対称性の高い結晶面は（１００）面の他（１１１）面等でもよい。その他、種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、シリコン基板表面の平坦性を向上させることができる。
【００５１】
キャリアの散乱を減少させ、高移動度を実現することが可能となる。
上記実施例から、以下の付記に示された発明が導出される。
（付記１） （ａ）対称性の高い結晶面、またはその近傍に沿う表面を有するシリコン基板を準備する工程と、
（ｂ）前記シリコン基板を水素を含む雰囲気中でアニールし、シリコン表面上の自然酸化膜を除去する水素アニール工程と、
（ｃ）前記工程（ｂ）の後、前記シリコン基板を不活性ガス雰囲気中でアニールし、シリコン原子のマイグレーションを生じさせる不活性ガスアニール工程と、
（ｄ）前記工程（ｃ）の後、前記シリコン基板表面にゲート絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【００５２】
（付記２） 前記工程（ｂ）は、９００℃〜１０５０℃で６０秒以下の有限時間行われる付記１記載の半導体装置の製造方法。
（付記３） 前記工程（ｂ）は、常圧より低い減圧下で行われる付記１または２記載の半導体装置の製造方法。
【００５３】
（付記４） 前記工程（ｃ）は、５００℃〜１０５０℃で６０秒以下の有限時間長行われる付記１〜３のいずれか１項記載の半導体装置の製造方法。
（付記５） 前記工程（ｃ）は、Ｈｅ雰囲気中で行われる付記１〜４のいずれか１項記載の半導体装置の製造方法。
【００５４】
（付記６） 前記シリコン基板が、（１００）面からのオフアングルが０．２度以下の表面を有するシリコン下地基板上に、エピタキシャル層シリコンを成長したエピタキシャル基板であり、さらに
（ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程
を含む付記１〜５のいずれか１項記載の半導体装置の製造方法。
【００５５】
（付記７） （ａ）対称性の高い結晶面、またはその近傍に沿う表面を有するシリコン基板を準備する工程と、
（ｂ）前記シリコン基板を,９００℃〜１０５０℃で６０秒以下の有限時間、水素を含む雰囲気中でアニールし、自然酸化膜を除去する水素アニール工程と、
（ｃ）前記工程（ｂ）の後、前記シリコン基板表面にゲート絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【００５６】
（付記８） さらに、
（ｄ）前記工程（ｃ）の前に、前記シリコン基板を不活性ガス雰囲気中でアニールし、シリコン原子のマイグレーションを生じさせる不活性ガスアニール工程、
を含む付記７記載の半導体装置の製造方法。
【００５７】
（付記９） 前記シリコン基板が,低抵抗率のシリコン下地基板上に高抵抗率エピタキシャル層を成長したエピタキシャル基板であり、さらに、
（ｘ）前記工程（ｂ）前にシャロートレンチ素子分離領域を形成する工程と、
（ｙ）前記工程（ｘ）の後,基板表面を薬液処理し,シリコン表面を露出する工程と、
（ｅ）前記工程（ｃ）の後,前記ゲート絶縁膜の上にゲート電極を形成する工程と、
（ｆ）前記ゲート電極両側に,接合深さ０．１μｍ以下のソース／ドレイン不純物添加領域を形成する工程と、
を含む付記８記載の半導体装置の製造方法。
【００５８】
（付記１０） 対称性の高い結晶面からのオフアングルが０．０２度以下の表面を有するシリコン下地基板と、
前記シリコン下地基板上に形成され、テラスとステップが顕在化した表面を持つエピタキシャルシリコン層と、
前記エピタキシャルシリコン層中に形成され、活性領域を画定するシャロートレンチ素子分離領域と、
前記活性領域表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側で活性領域中に形成された接合深さ０．１μｍ以下のソース／ドレイン不純物添加領域と、
を有する半導体装置。
【００５９】
（付記１１） 前記シリコン下地基板が前記エピタキシャルシリコン層より低い抵抗率を有する付記６または９記載の半導体装置の製造方法。
（付記１２） 前記シリコン下地基板が前記エピタキシャルシリコン層より低い抵抗率を有する付記１０記載の半導体装置。
【図面の簡単な説明】
【図１】 本発明の実施例による半導体装置の製造方法の主要工程を示すフローチャートである。
【図２】 本発明の実施例による半導体装置の製造方法の主要工程を説明するための断面図である。
【図３】 本発明の実施例による半導体装置の製造方法の主要工程を説明するための断面図である。
【図４】 本発明の実施例による半導体装置の製造方法の主要工程を説明するための断面図である。
【図５】 本発明の実施例による半導体装置の製造方法の主要工程を説明するための断面図である。
【図６】 本発明の実施例により作成したシリコン基板の表面のＡＦＭ像である。
【図７】 本発明の実施例により作成したシリコン基板の表面のＡＦＭ像である。
【図８】 本発明の実施例により作成したシリコン基板の表面のＡＦＭ像である。
【符号の説明】
１ シリコン基板
２ バッファ酸化シリコン膜
３ 窒化シリコン膜
４ レジストパターン
６ トレンチ
７ 酸化シリコン膜
９ 酸化シリコン膜
１０ ウエル
１１ ゲート酸化膜
１２ 多結晶シリコン膜
１５ ＬＤＤ領域
１６ 酸化シリコン膜
１７ 窒化シリコン膜
１９ 高濃度ソース／ドレイン領域
２０ シリサイド領域
Claims (8)
- （ａ）（１００）面からのオフアングルが０．２度以下の表面を有するシリコン基板を準備する工程と、
（ｂ）前記シリコン基板を水素を含む雰囲気中でアニールし、シリコン表面上の自然酸化膜を除去する水素アニール工程と、
（ｃ）前記工程（ｂ）の後、前記シリコン基板を不活性ガス雰囲気中でアニールし、シリコン原子のマイグレーションを生じさせる不活性ガスアニール工程と、
（ｄ）前記工程（ｃ）の後、前記シリコン基板表面にゲート絶縁膜を形成する工程と、
を含む半導体装置の製造方法。 - 前記工程（ｂ）は、９００℃〜１０５０℃で６０秒以下の有限時間行われる請求項１記載の半導体装置の製造方法。
- 前記工程（ｂ）は、常圧より低い減圧下で行われる請求項１または２記載の半導体装置の製造方法。
- 前記工程（ｃ）は、５００℃〜１０５０℃で６０秒以下の有限時間長行われる請求項１〜３のいずれか１項記載の半導体装置の製造方法。
- 前記工程（ｃ）は、Ｈｅ雰囲気中で行われる請求項１〜４のいずれか１項記載の半導体装置の製造方法。
- 前記シリコン基板が、（１００）面からのオフアングルが０．２度以下の表面を有するシリコン下地基板上に、エピタキシャル層シリコンを成長したエピタキシャル基板であり、さらに
（ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程
を含む請求項１〜５のいずれか１項記載の半導体装置の製造方法。 - （ａ）（１００）面からのオフアングルが０．２度以下の表面を有するシリコン基板を準備する工程と、
（ｂ）前記シリコン基板を，９００℃〜１０５０℃で６０秒以下の有限時間、水素を含む雰囲気中でアニールし、自然酸化膜を除去する水素アニール工程と、
（ｃ）前記工程（ｂ）の後、前記シリコン基板表面にゲート絶縁膜を形成する工程と、
（ｄ）前記工程（ｃ）の前に、前記シリコン基板を不活性ガス雰囲気中でアニールし、シリコン原子のマイグレーションを生じさせる不活性ガスアニール工程と、
を含む半導体装置の製造方法。 - 前記シリコン基板が，低抵抗率のシリコン下地基板上に高抵抗率エピタキシャル層を成長したエピタキシャル基板であり、さらに、
（ｘ）前記工程（ｂ）前にシャロートレンチ素子分離領域を形成する工程と、
（ｙ）前記工程（ｘ）の後，基板表面を薬液処理し，シリコン表面を露出する工程と、
（ｅ）前記工程（ｃ）の後，前記ゲート絶縁膜の上にゲート電極を形成する工程と、
（ｆ）前記ゲート電極両側に，接合深さ０．１μｍ以下のソース／ドレイン不純物添加領域を形成する工程と、
を含む請求項７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002315901A JP4376505B2 (ja) | 2002-10-30 | 2002-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002315901A JP4376505B2 (ja) | 2002-10-30 | 2002-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004152965A JP2004152965A (ja) | 2004-05-27 |
| JP4376505B2 true JP4376505B2 (ja) | 2009-12-02 |
Family
ID=32459764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002315901A Expired - Fee Related JP4376505B2 (ja) | 2002-10-30 | 2002-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4376505B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102254817A (zh) * | 2011-08-01 | 2011-11-23 | 上海宏力半导体制造有限公司 | 沟槽制造方法及半导体器件制造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296496A (ja) | 2003-03-25 | 2004-10-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| EP2442363A3 (en) * | 2006-07-13 | 2012-07-11 | National University Corporation Tohoku Unversity | Semiconductor device |
| JP6065366B2 (ja) * | 2012-01-30 | 2017-01-25 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP6530377B2 (ja) * | 2014-03-24 | 2019-06-12 | キヤノンアネルバ株式会社 | 半導体基板の凹部の角部を丸める方法及び装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61193456A (ja) * | 1985-02-21 | 1986-08-27 | Toshiba Corp | 半導体素子の製造方法 |
| JPS62226891A (ja) * | 1986-03-28 | 1987-10-05 | Shin Etsu Handotai Co Ltd | 半導体装置用基板 |
| JP3081706B2 (ja) * | 1992-06-12 | 2000-08-28 | 株式会社東芝 | 半導体装置用基板 |
| JPH08321443A (ja) * | 1995-05-25 | 1996-12-03 | Toshiba Microelectron Corp | 半導体装置の製造方法 |
| JP2749030B2 (ja) * | 1995-05-31 | 1998-05-13 | 松下電器産業株式会社 | 電界効果トランジスタおよびその製造方法 |
| JPH10303310A (ja) * | 1997-04-30 | 1998-11-13 | Sony Corp | 半導体装置におけるゲート電極の作製方法 |
| JP3611290B2 (ja) * | 1998-07-23 | 2005-01-19 | キヤノン株式会社 | 半導体基材の作製方法および半導体基材 |
| JP3601383B2 (ja) * | 1999-11-25 | 2004-12-15 | 信越半導体株式会社 | エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法 |
| JP3899810B2 (ja) * | 2000-12-14 | 2007-03-28 | 株式会社Ｓｕｍｃｏ | シリコン酸化膜の形成方法及びｍｏｓデバイス用ウェーハの製造方法 |
| JP3285855B2 (ja) * | 2001-05-17 | 2002-05-27 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
-
2002
- 2002-10-30 JP JP2002315901A patent/JP4376505B2/ja not_active Expired - Fee Related
Cited By (1)
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|---|---|---|---|---|
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